JPS6020565A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6020565A JPS6020565A JP58129051A JP12905183A JPS6020565A JP S6020565 A JPS6020565 A JP S6020565A JP 58129051 A JP58129051 A JP 58129051A JP 12905183 A JP12905183 A JP 12905183A JP S6020565 A JPS6020565 A JP S6020565A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- voltage detection
- detection circuit
- transistor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はディジタル数値で情報を保持し、訃よび読出
し処理する半導体装置に関するものであるＯ 〔従来技術〕 第１図は従来の半導体装置を示す回路図である。
し処理する半導体装置に関するものであるＯ 〔従来技術〕 第１図は従来の半導体装置を示す回路図である。
同図において、（Ｑ）はトランジスタであシ、その１電
極（Ｓ）は端子（Ｂ）に接続され、ゲート電極は端子（
Ｘ）に接続され、他の電極（Ｄ）は端子（Ｙ）に接続さ
れるか否かを半導体装置の製造過程で選択的に行なうも
のである。この半導体装置では端子（Ｘ）には”０″、
、”１”の情報を保持するトランジスタの選択信号が与
えられ、トランジスタ（ｑ）が選択されたとき、端子（
Ｂ）と端子（Ｙ）がトランジスタ（Ｑ）によって電気的
に導通されるか否かで端子Ｙに０″または１″の情報が
読み出される。
極（Ｓ）は端子（Ｂ）に接続され、ゲート電極は端子（
Ｘ）に接続され、他の電極（Ｄ）は端子（Ｙ）に接続さ
れるか否かを半導体装置の製造過程で選択的に行なうも
のである。この半導体装置では端子（Ｘ）には”０″、
、”１”の情報を保持するトランジスタの選択信号が与
えられ、トランジスタ（ｑ）が選択されたとき、端子（
Ｂ）と端子（Ｙ）がトランジスタ（Ｑ）によって電気的
に導通されるか否かで端子Ｙに０″または１″の情報が
読み出される。
第２図は第１図のＯ″または１″の情報をもったトラン
ジスタ（Ｑ）を４列４行（Ｑｌ）〜（Ｑｌ６）に配置し
、計１６ビツトの情報をもった半導体記憶装置を示す回
路図である。同図において、（ｘ’）〜（Ｘ４）は図示
せぬ列選択回路の出力端子に接続される端子、（Ｙｌ）
〜（Ｙりは”０”または”１”の電圧を検出する回路（
図示せず）に接続される端子、（Ｑｌ ７） 〜（Ｑ２
０）はそれぞれ端子（Ｙｌ） 〜（Ｙ４）をそれぞれ充
電するように動作するトランジスタである。
ジスタ（Ｑ）を４列４行（Ｑｌ）〜（Ｑｌ６）に配置し
、計１６ビツトの情報をもった半導体記憶装置を示す回
路図である。同図において、（ｘ’）〜（Ｘ４）は図示
せぬ列選択回路の出力端子に接続される端子、（Ｙｌ）
〜（Ｙりは”０”または”１”の電圧を検出する回路（
図示せず）に接続される端子、（Ｑｌ ７） 〜（Ｑ２
０）はそれぞれ端子（Ｙｌ） 〜（Ｙ４）をそれぞれ充
電するように動作するトランジスタである。
なお、トランジスタ（Ｑｌ）、（Ｑ５）、（Ｑ９） お
よび（Ｑｌ３）のケ゛−ト電極およびソース電極はそれ
ぞれ端子（Ｘｌ）および端子（Ｂ）に接続される。トラ
ンジスタ（Ｑｌ）および（Ｑ５）のドレイン電極はそれ
ぞれ端子（Ｙｌ）および端子（Ｙ２）に接続される。ト
ランジスタ（Ｑ２）、（Ｑ６）、（ＱＩＯ）および（Ｑ
ｌ４）のゲート電極およびソース電極はそれぞれ端子（
Ｘ２）および端子（Ｂ）に接続される。トランジスタ（
Ｑ２）粧び（ＱＩＯ）のドレイン電極はそれぞれ端子（
Ｙｌ）および（Ｙ３）に接続される。トランジスタ（Ｑ
ａ） 、（Ｑ７） 、（Ｑｌｌ）および（Ｑｌｓ）のゲ
ート電極およびソース電極はそれぞれ端子（Ｘ３）およ
び端子（Ｂ）に接続される。トランジスタ（Ｑ７）およ
び（Ｑｌ ｓ）のドレイン電極はそれぞれ端子（Ｙ２）
および（Ｙ４）に接続される。トランジスタ（Ｑ４）
ｔ（ｑｓ）ｌ（Ｑｌ ２）および（Ｑｌ６）のゲート電
極およびソース電極はそれぞれ端子（Ｘ４）および端子
（Ｂ）に接続される。トランジスタ（Ｑｌ２）および（
Ｑｌｅ）のドレイン電極は端子（Ｙ３）および（Ｙ４）
に接続される。トランジスタ（Ｑｌ７）〜（Ｑ２０）の
ソース電極はそれぞれ端子（Ｙｌ）〜（Ｙ４）に接続さ
れ、各ドレイン電極は端子（Ａ）に接続され、各ゲート
電極は端子（Ｃ）に接続される。
よび（Ｑｌ３）のケ゛−ト電極およびソース電極はそれ
ぞれ端子（Ｘｌ）および端子（Ｂ）に接続される。トラ
ンジスタ（Ｑｌ）および（Ｑ５）のドレイン電極はそれ
ぞれ端子（Ｙｌ）および端子（Ｙ２）に接続される。ト
ランジスタ（Ｑ２）、（Ｑ６）、（ＱＩＯ）および（Ｑ
ｌ４）のゲート電極およびソース電極はそれぞれ端子（
Ｘ２）および端子（Ｂ）に接続される。トランジスタ（
Ｑ２）粧び（ＱＩＯ）のドレイン電極はそれぞれ端子（
Ｙｌ）および（Ｙ３）に接続される。トランジスタ（Ｑ
ａ） 、（Ｑ７） 、（Ｑｌｌ）および（Ｑｌｓ）のゲ
ート電極およびソース電極はそれぞれ端子（Ｘ３）およ
び端子（Ｂ）に接続される。トランジスタ（Ｑ７）およ
び（Ｑｌ ｓ）のドレイン電極はそれぞれ端子（Ｙ２）
および（Ｙ４）に接続される。トランジスタ（Ｑ４）
ｔ（ｑｓ）ｌ（Ｑｌ ２）および（Ｑｌ６）のゲート電
極およびソース電極はそれぞれ端子（Ｘ４）および端子
（Ｂ）に接続される。トランジスタ（Ｑｌ２）および（
Ｑｌｅ）のドレイン電極は端子（Ｙ３）および（Ｙ４）
に接続される。トランジスタ（Ｑｌ７）〜（Ｑ２０）の
ソース電極はそれぞれ端子（Ｙｌ）〜（Ｙ４）に接続さ
れ、各ドレイン電極は端子（Ａ）に接続され、各ゲート
電極は端子（Ｃ）に接続される。
この構成による半導体記憶装置ではトランジスタ（Ｑｌ
）（Ｑｌ ６）は図示せぬ列選択回路で選択されたと
き、端子（Ｉ１）〜（Ｉ４）を充電されたままにするか
、放電するかによシ、情報を読み出すものである０ しかしながら、従来の半導体装置ではＮビットの情報を
保持し、情報を読み出すだめにはＮ個のトランジスタを
必要とし、ビット数が増大すると、半導体装置そのもの
が増大する欠点があった。
）（Ｑｌ ６）は図示せぬ列選択回路で選択されたと
き、端子（Ｉ１）〜（Ｉ４）を充電されたままにするか
、放電するかによシ、情報を読み出すものである０ しかしながら、従来の半導体装置ではＮビットの情報を
保持し、情報を読み出すだめにはＮ個のトランジスタを
必要とし、ビット数が増大すると、半導体装置そのもの
が増大する欠点があった。
したがって、この発明の目的は２ビツトの情報を１つの
トランジスタに持たせることにより、Ｎビットの情報を
保持し、情報を読み出すためにはＮ／２個のトランジス
タでよく、半導体装置を小形化することができる半導体
装置を提供するものであるＯ このような目的を達成するため、この発明はトランジス
タのしきい値として４つの値から１つを選択的に設定す
ることによシ４値の情報を持たせるため、トランジスタ
のしきい値をとシ得る４つの値をトランジスタのゲート
領域へのイオン注入量の差などで行なうものであシ、以
下実施例を用いて詳細に説明する。
トランジスタに持たせることにより、Ｎビットの情報を
保持し、情報を読み出すためにはＮ／２個のトランジス
タでよく、半導体装置を小形化することができる半導体
装置を提供するものであるＯ このような目的を達成するため、この発明はトランジス
タのしきい値として４つの値から１つを選択的に設定す
ることによシ４値の情報を持たせるため、トランジスタ
のしきい値をとシ得る４つの値をトランジスタのゲート
領域へのイオン注入量の差などで行なうものであシ、以
下実施例を用いて詳細に説明する。
第３図はこの発明に係る半導体装置の一実施例を示す回
路図である。同図において、（Ｑ２１） はそのゲート
電極が端子ＣＸ）に接続され、ドレイン電極は端子（Ｅ
）に接続され、ソース電極が端子（Ｙ）に接続されるト
ランジスタであシ、そのしきい値はゲート領域へのイオ
ン注入量を選択的に行なうことによシ、４個のしきい値
ｖｔｈｔ 、ｖｔｈｚ 、ｖｔｈａ 。
路図である。同図において、（Ｑ２１） はそのゲート
電極が端子ＣＸ）に接続され、ドレイン電極は端子（Ｅ
）に接続され、ソース電極が端子（Ｙ）に接続されるト
ランジスタであシ、そのしきい値はゲート領域へのイオ
ン注入量を選択的に行なうことによシ、４個のしきい値
ｖｔｈｔ 、ｖｔｈｚ 、ｖｔｈａ 。
Ｖｔｈ４の１つを設定することができ、４値の情報を持
つことが可能である。
つことが可能である。
第４図は第３図に示す４値の情報を持つことが可能なト
ランジスタ（Ｑ２２）〜（Ｑ２のを使用して、１６ビツ
トの情報を持つ半導体装置を示す回路図である。同図に
おいて、（Ｉｆ）および（Ｉ２）はその詳細な回路を第
５図に示す信号分離回路、（Ｑ３０）および（Ｑ３１
）はトランジスタである。
ランジスタ（Ｑ２２）〜（Ｑ２のを使用して、１６ビツ
トの情報を持つ半導体装置を示す回路図である。同図に
おいて、（Ｉｆ）および（Ｉ２）はその詳細な回路を第
５図に示す信号分離回路、（Ｑ３０）および（Ｑ３１
）はトランジスタである。
なお、トランジスタ（Ｑ２２）および（Ｑ２６）のゲー
ト電極は端子（Ｘｌ）に接続され、そのドレイン電極は
端子ＣＥ）に接続される。トランジスタ（Ｑ２２）のソ
ース電極は端子（Ｉ１２）に接続される。トランジスタ
（Ｑ２６）のソース電極は端子（Ｉ３ ＜ ）に接続さ
れる。トランジスタ（Ｑ２３）および（ＱＺ？）のゲー
ト電極は端子（Ｉ２）に接続され、そのドレイン電極は
端子（Ｅ）に接続される０トランジスタ（Ｑ’２３）の
ソース電極は端子（ＹＩ２）に接続される。トランジス
タ（Ｑ２７）のソース電極は端子（、Ｉ３４）に接続さ
れる。トランジスタ（Ｑ２４）および（Ｑ２８）のゲー
ト電極は端子（Ｉ３）に接続され、そのドレイン電極は
端子（Ｅ）に接続される。トランジスタ（Ｑ２りのソー
スは端子（ＹＩ２）に接続される。トランジスタ（Ｑ２
８）のソース電極は端子（Ｉ３４）に接続される。
ト電極は端子（Ｘｌ）に接続され、そのドレイン電極は
端子ＣＥ）に接続される。トランジスタ（Ｑ２２）のソ
ース電極は端子（Ｉ１２）に接続される。トランジスタ
（Ｑ２６）のソース電極は端子（Ｉ３ ＜ ）に接続さ
れる。トランジスタ（Ｑ２３）および（ＱＺ？）のゲー
ト電極は端子（Ｉ２）に接続され、そのドレイン電極は
端子（Ｅ）に接続される０トランジスタ（Ｑ’２３）の
ソース電極は端子（ＹＩ２）に接続される。トランジス
タ（Ｑ２７）のソース電極は端子（、Ｉ３４）に接続さ
れる。トランジスタ（Ｑ２４）および（Ｑ２８）のゲー
ト電極は端子（Ｉ３）に接続され、そのドレイン電極は
端子（Ｅ）に接続される。トランジスタ（Ｑ２りのソー
スは端子（ＹＩ２）に接続される。トランジスタ（Ｑ２
８）のソース電極は端子（Ｉ３４）に接続される。
トランジスタ（Ｑ２５）および（Ｑ２９）のゲート電極
は端子（Ｉ４）に接続され、そのドレイン電極は端子（
Ｅ）に接続される。トランジスタ（Ｑ２Ｓ）のソース電
極は端子（Ｙ＋ｚ）に接続される。トランジスタ（Ｑ２
９ ）のソース電極は端子（Ｉ３４）に接続される。
は端子（Ｉ４）に接続され、そのドレイン電極は端子（
Ｅ）に接続される。トランジスタ（Ｑ２Ｓ）のソース電
極は端子（Ｙ＋ｚ）に接続される。トランジスタ（Ｑ２
９ ）のソース電極は端子（Ｉ３４）に接続される。
トランジスタ（Ｑ３０）および（Ｑ３＋）のゲート電極
は端子（Ｃ）に接続され、ソース電極は端子（Ｆ）に接
続される。トランジスタ（Ｑ３０）のドレイン電極は端
子（Ｉ１２）に接続される。トランジスタ（Ｑ３１）の
ドレイン電極は端子（Ｉ３４）に接続される。また、第
５図に示す信号分離回路（１１）および（Ｉ２）におい
て、（８１）、（８２）および（Ｓ３）はそれぞれその
詳細な回路を第６図に示す電圧検出回路、（ＴＩ）およ
び（Ｔ２′″）はそれぞれ前記電圧検出回路（Ｓｌ）の
出力信号によって制御されるトランジスタ、（”）はイ
ンバータである。この構成による信号分離回路（Ｉ］）
および（Ｉ２）ではトランジスタ（１’ｌ）のゲート電
極には電圧検出回路（Ｓ＋ ）の出力信号が入力し、ト
ランジスタ（Ｉ２）のゲート電極に電圧検出回路（Ｓｌ
）の出力信号がインバータ（Ｇ＋）を介して入力するた
め、トランジスタ（Ｔ＋）および（Ｉ２）の一方が導通
状態のときには他方が導通状態になる。また、第６図に
示す電圧検出回路（Ｓ＋）バＳｚ）において、（丁３）
はそのゲート［極が入力端子（ＩＮ）に接続され、ドレ
イン電極が抵抗素子（Ｒ１）を介して電源端子に接続さ
れ、ソース電極が他の電源端子に接続されるトランジス
タである。
は端子（Ｃ）に接続され、ソース電極は端子（Ｆ）に接
続される。トランジスタ（Ｑ３０）のドレイン電極は端
子（Ｉ１２）に接続される。トランジスタ（Ｑ３１）の
ドレイン電極は端子（Ｉ３４）に接続される。また、第
５図に示す信号分離回路（１１）および（Ｉ２）におい
て、（８１）、（８２）および（Ｓ３）はそれぞれその
詳細な回路を第６図に示す電圧検出回路、（ＴＩ）およ
び（Ｔ２′″）はそれぞれ前記電圧検出回路（Ｓｌ）の
出力信号によって制御されるトランジスタ、（”）はイ
ンバータである。この構成による信号分離回路（Ｉ］）
および（Ｉ２）ではトランジスタ（１’ｌ）のゲート電
極には電圧検出回路（Ｓ＋ ）の出力信号が入力し、ト
ランジスタ（Ｉ２）のゲート電極に電圧検出回路（Ｓｌ
）の出力信号がインバータ（Ｇ＋）を介して入力するた
め、トランジスタ（Ｔ＋）および（Ｉ２）の一方が導通
状態のときには他方が導通状態になる。また、第６図に
示す電圧検出回路（Ｓ＋）バＳｚ）において、（丁３）
はそのゲート［極が入力端子（ＩＮ）に接続され、ドレ
イン電極が抵抗素子（Ｒ１）を介して電源端子に接続さ
れ、ソース電極が他の電源端子に接続されるトランジス
タである。
次に上記構成による半導体装置の動作について説明する
。まず、第４図において、トランジスタ（Ｑ２２）は第
２図のトランジスタ（Ｑｌ）および（Ｑ５）に対応する
情報を同時に保持する。また、端子（Ｉ１２）は第２図
の端子（Ｙｌ）および（Ｉ２）に対応する情報を同時に
保持するので、信号分離回路（１１）はこの端子（Ｉ１
２）に表われた４値の情報を２値の情報をもった２本の
端子（Ｙｌ）および（Ｉ２）に分離する。したがって、
第４図に示す８個のトランジスタ（Ｑ２２）〜（Ｑ２９
）の各々は（００，０１゜１０．１１）の４値の情報を
とシ得る。そして、信号分離回路（Ｉ１）および（Ｉ２
）はそれぞれ（００）を（０）と（０）に分離し、（０
１）を（０）と（１）に分離し、（１０）を（１）と（
０）に分離し、（１１）を（１）と（１）に分離するよ
うに動作する。また、トランジスタ（Ｑ３ｏ）および（
Ｑｌ１）はトランジスタ（Ｑ２２）〜（Ｑ２９）の情報
を読み出す前に端子（Ｉ１２）および（Ｙｓ ４ ）を
初期設定するように動作する。次に、端子（Ｅ）をＶｃ
ｃ電源とし、端子（Ｆ）をＧＮＤとし、端子（Ｃ）にト
ランジスタ（Ｑ３０）および（Ｑｌ１）を導通させる信
号が入力すると、このトランジスタ（、ｑ ３０ ）お
よび（Ｑａｔ）が導通状態になる。このため、端子（Ｉ
１２）および（Ｉ３４）はＧＮＤレベルになる。次に、
トランジスタ（Ｑ１０）および（Ｑｌ１）が非導通にな
シ、端子（ＸＩ）〜（Ｉ４）のいずれか１つが選択され
るが、例えば端子（Ｘｌ）が選択されたとする。ξこで
、トランジスタ（Ｑ２２）のしきい値がＶｔｈ４ Ｋ設
定され、トランジスタ（Ｑ２６）のしきい値がＶｔｈｘ
に設定されたとすると、端子（Ｉ１２）および（Ｙａり
にはそれぞれｖｃｃ −Ｖｔｈ４ 、 ｖｃｃ −ｖｔ
ｈｌの電圧が出力される。そして、信号分離回路（Ｉ）
の電圧検出回路（：Ｓ、ｌ） 、’、（Ｓ、！ ）およ
び（８３） にＱ人カ端子が接続されるトランジスタの
しきい値をＶｔ１１３゜ｖｔｈ４．Ｖｔｈ２ とすると
、各電圧検出回路（ｓｌ）。
。まず、第４図において、トランジスタ（Ｑ２２）は第
２図のトランジスタ（Ｑｌ）および（Ｑ５）に対応する
情報を同時に保持する。また、端子（Ｉ１２）は第２図
の端子（Ｙｌ）および（Ｉ２）に対応する情報を同時に
保持するので、信号分離回路（１１）はこの端子（Ｉ１
２）に表われた４値の情報を２値の情報をもった２本の
端子（Ｙｌ）および（Ｉ２）に分離する。したがって、
第４図に示す８個のトランジスタ（Ｑ２２）〜（Ｑ２９
）の各々は（００，０１゜１０．１１）の４値の情報を
とシ得る。そして、信号分離回路（Ｉ１）および（Ｉ２
）はそれぞれ（００）を（０）と（０）に分離し、（０
１）を（０）と（１）に分離し、（１０）を（１）と（
０）に分離し、（１１）を（１）と（１）に分離するよ
うに動作する。また、トランジスタ（Ｑ３ｏ）および（
Ｑｌ１）はトランジスタ（Ｑ２２）〜（Ｑ２９）の情報
を読み出す前に端子（Ｉ１２）および（Ｙｓ ４ ）を
初期設定するように動作する。次に、端子（Ｅ）をＶｃ
ｃ電源とし、端子（Ｆ）をＧＮＤとし、端子（Ｃ）にト
ランジスタ（Ｑ３０）および（Ｑｌ１）を導通させる信
号が入力すると、このトランジスタ（、ｑ ３０ ）お
よび（Ｑａｔ）が導通状態になる。このため、端子（Ｉ
１２）および（Ｉ３４）はＧＮＤレベルになる。次に、
トランジスタ（Ｑ１０）および（Ｑｌ１）が非導通にな
シ、端子（ＸＩ）〜（Ｉ４）のいずれか１つが選択され
るが、例えば端子（Ｘｌ）が選択されたとする。ξこで
、トランジスタ（Ｑ２２）のしきい値がＶｔｈ４ Ｋ設
定され、トランジスタ（Ｑ２６）のしきい値がＶｔｈｘ
に設定されたとすると、端子（Ｉ１２）および（Ｙａり
にはそれぞれｖｃｃ −Ｖｔｈ４ 、 ｖｃｃ −ｖｔ
ｈｌの電圧が出力される。そして、信号分離回路（Ｉ）
の電圧検出回路（：Ｓ、ｌ） 、’、（Ｓ、！ ）およ
び（８３） にＱ人カ端子が接続されるトランジスタの
しきい値をＶｔ１１３゜ｖｔｈ４．Ｖｔｈ２ とすると
、各電圧検出回路（ｓｌ）。
（Ｓ２）および（Ｓ３）の検出すべき電圧の境界値はＶ
ｔｈｇ＋ｃＥｓ 、Ｖｔｈ４−４−（１＜ 、Ｖｔｈｚ
＋ｃｔ２となル。したがって、電圧検出回路（ハ）は
Ｖｔｂ３＋α３よシ高い入力電圧が入力端子に印加され
ると、出方端子に”０”が出力され、ｖｔｈ３＋α３よ
シ低い入力電圧が入力端子に印加されると、出方端子に
１”が出力される。同様に、電圧検出回路（ｓ２）は入
力端子にＶｔｈ４＋α４よシ高い電圧が印加されると１
０”が出力され、Ｖｔｈ４＋α４よシ低い電圧が印加さ
れると”１”が出力される。同様に、電圧検出回路（Ｓ
３）は入力端子にＶｔｈ２＋α２よ）高い電圧が印加さ
れると、”０”が出力され、ｖｔｈ２＋α２よシ低い電
圧が印加されると”１”が出力される。いま、Ｖｃｃ
−Ｖｔｈ４）Ｖｔｈｚ ＋ｃｔ ２ 〉Ｖｔｈｓ ＋
ｃｔ ３ ）Ｖｔｈ４十α４ ＞ Ｖｃｃ−ｖｔｈｌな
る関係を設定すると、端子（Ｙｌ２）にはＶｃｃ−Ｖｔ
ｈ４がトランジスタ（Ｑ２２）を介して出力されている
ため、信号分離回路（Ｉ１）の電圧検出回路（８１）、
（８２）および（ｓ３）には−ｏ”。
ｔｈｇ＋ｃＥｓ 、Ｖｔｈ４−４−（１＜ 、Ｖｔｈｚ
＋ｃｔ２となル。したがって、電圧検出回路（ハ）は
Ｖｔｂ３＋α３よシ高い入力電圧が入力端子に印加され
ると、出方端子に”０”が出力され、ｖｔｈ３＋α３よ
シ低い入力電圧が入力端子に印加されると、出方端子に
１”が出力される。同様に、電圧検出回路（ｓ２）は入
力端子にＶｔｈ４＋α４よシ高い電圧が印加されると１
０”が出力され、Ｖｔｈ４＋α４よシ低い電圧が印加さ
れると”１”が出力される。同様に、電圧検出回路（Ｓ
３）は入力端子にＶｔｈ２＋α２よ）高い電圧が印加さ
れると、”０”が出力され、ｖｔｈ２＋α２よシ低い電
圧が印加されると”１”が出力される。いま、Ｖｃｃ
−Ｖｔｈ４）Ｖｔｈｚ ＋ｃｔ ２ 〉Ｖｔｈｓ ＋
ｃｔ ３ ）Ｖｔｈ４十α４ ＞ Ｖｃｃ−ｖｔｈｌな
る関係を設定すると、端子（Ｙｌ２）にはＶｃｃ−Ｖｔ
ｈ４がトランジスタ（Ｑ２２）を介して出力されている
ため、信号分離回路（Ｉ１）の電圧検出回路（８１）、
（８２）および（ｓ３）には−ｏ”。
”０″、”０”が出力され、端子（Ｙｌ）には電圧検出
回路（Ｓｌ）の出力が”０”が出力され、端子（Ｉ２）
には電圧検出回路（Ｓ３）の出力゛０”が出方される。
回路（Ｓｌ）の出力が”０”が出力され、端子（Ｉ２）
には電圧検出回路（Ｓ３）の出力゛０”が出方される。
また、端子（Ｉ３りにはＶｃ Ｃ−Ｖｔ ｈ １が出力
されているため、信号分離回路（Ｉ２）の電圧検出回路
（ｓｌ）、（８２）および（Ｓ３）には”１”、”１”
、”１″が出力され、端子（Ｉ３）および（Ｉ４）には
電圧検出回路（８１）の出力“１”と電圧検出回路（ｓ
２）の出力”１”が出力される。同様にして、例えば端
子（Ｉ２）が選択された場合について説明する。ここで
、トランジスタ（Ｑ２３） ｊ？よび（Ｑ２７）のしき
い値がＶｔｈｓにそれぞれ設定されていたとすると、端
子（Ｉ１２）および（Ｉ３４）にはＶＣ，、ｃ！二Ｖｔ
ｈ ３の電圧がそれぞれ出力される。いま、Ｖｔｈｚ
＋ｃｔ２） Ｖｃｃ−Ｖｔｈｓ）Ｖｔｈ３＋α３：）Ｖ
ｔｈ４＋α４なる関係を設定すると、信号分離回路（Ｉ
ｔ）および（Ｉ２）の電圧検出回路（Ｓｌ）の出力には
”０”が出力され、電圧検出回路（Ｓ２）および（Ｓ３
）の出力には”０“および”１”が出力される。したが
って、電圧検出回路（Ｓｌ）の出力が０”のため、端子
（Ｉ２）および（Ｉ４）にはそれぞれ電圧検出回路（Ｓ
３）の出力が接続され、信号分離回路（１１）の出力端
子（Ｙｌ）および（Ｉ２）には”０”と”１”が出力さ
れ、信号分離回路（Ｉ２）の出力端子（Ｉ３）および（
Ｉ４）には“０”と”１”が出力される。同様にして１
、例えば端子（Ｉ３）が選択された場合について説明す
る。ここで、トランジスタ（Ｑ２４）および（Ｑ２８）
（７）しきい値がＶｔｈｚにそれぞれ設定されていた
とすると、端子（Ｉ１２）および（Ｔ３４）にはＶＣＣ
−Ｖｔｂ２の電圧がそれぞれ出力される。いま、Ｖｔｈ
２＋αｚ）Ｖｔｂ ３−４−α３）ｖｃｃ ＝Ｖｔｂｚ
＞Ｖｔ１１４＋α４なる関係を設定すると、信号分離回
路（１１）および（Ｉ２）の電圧検出回路（Ｓｌ）の出
力には”１”が出力され、電圧検出回路（Ｓ２）および
（Ｓ３）の出力には”Ｏ”および”１”が出力される。
されているため、信号分離回路（Ｉ２）の電圧検出回路
（ｓｌ）、（８２）および（Ｓ３）には”１”、”１”
、”１″が出力され、端子（Ｉ３）および（Ｉ４）には
電圧検出回路（８１）の出力“１”と電圧検出回路（ｓ
２）の出力”１”が出力される。同様にして、例えば端
子（Ｉ２）が選択された場合について説明する。ここで
、トランジスタ（Ｑ２３） ｊ？よび（Ｑ２７）のしき
い値がＶｔｈｓにそれぞれ設定されていたとすると、端
子（Ｉ１２）および（Ｉ３４）にはＶＣ，、ｃ！二Ｖｔ
ｈ ３の電圧がそれぞれ出力される。いま、Ｖｔｈｚ
＋ｃｔ２） Ｖｃｃ−Ｖｔｈｓ）Ｖｔｈ３＋α３：）Ｖ
ｔｈ４＋α４なる関係を設定すると、信号分離回路（Ｉ
ｔ）および（Ｉ２）の電圧検出回路（Ｓｌ）の出力には
”０”が出力され、電圧検出回路（Ｓ２）および（Ｓ３
）の出力には”０“および”１”が出力される。したが
って、電圧検出回路（Ｓｌ）の出力が０”のため、端子
（Ｉ２）および（Ｉ４）にはそれぞれ電圧検出回路（Ｓ
３）の出力が接続され、信号分離回路（１１）の出力端
子（Ｙｌ）および（Ｉ２）には”０”と”１”が出力さ
れ、信号分離回路（Ｉ２）の出力端子（Ｉ３）および（
Ｉ４）には“０”と”１”が出力される。同様にして１
、例えば端子（Ｉ３）が選択された場合について説明す
る。ここで、トランジスタ（Ｑ２４）および（Ｑ２８）
（７）しきい値がＶｔｈｚにそれぞれ設定されていた
とすると、端子（Ｉ１２）および（Ｔ３４）にはＶＣＣ
−Ｖｔｂ２の電圧がそれぞれ出力される。いま、Ｖｔｈ
２＋αｚ）Ｖｔｂ ３−４−α３）ｖｃｃ ＝Ｖｔｂｚ
＞Ｖｔ１１４＋α４なる関係を設定すると、信号分離回
路（１１）および（Ｉ２）の電圧検出回路（Ｓｌ）の出
力には”１”が出力され、電圧検出回路（Ｓ２）および
（Ｓ３）の出力には”Ｏ”および”１”が出力される。
したがって、信号分離回路（ｒｌ）の電圧検出回路（Ｓ
ｌ）の出力が”ｌ”のとき、信号分離回路（Ｉ１）の出
力（Ｙｌ）および（Ｔ２）はそれぞれ“１″および”０
″になる。同様に、信号分離回路（Ｉ２）の電圧検出回
路（Ｓｌ）の出力が“１”のとき、信号分離回路（Ｉ２
）の出力（Ｔ３）および（Ｔ４）はそれぞれ“１”およ
び”Ｏ”になる。以上から、トランジスタ（Ｑ２２）〜
（Ｑ２９）のしきい値をＶｔｂ４ （Ｖｔｂ３ （Ｖｔ
ｈｚ （Ｖｔｈｌ なる設定と電圧検出回路（Ｓｌ）、
（Ｓ２）および（Ｓ３） ｔｖ検出レしルノ境界値をＶ
ｔｈｓ＋α３．Ｖｔｈ４十Ｃ１４、Ｖｔｂ２−１−α２
とし、ＶＣＣ−Ｖｔｂ４ ）Ｖｔｌｉ２−４−α２）Ｖ
ＣＣ−Ｖｔｂ３＋） Ｖｔｂ３−）−α３ ）ＶＣＣ−
Ｖｔｂ２）Ｖｔｈ４＋α４＞ＶＣＣ−ｖｔｈｌなる条件
を設定すると、トランジスタ（Ｑ２２）〜（Ｑ２９）の
しきい値Ｖｔｈ４は（０゜０）、Ｖｔｂ３は（０＋１）
、 ｖｔｂ２は（１，０）、 ｖｔｈｔは（１，１）の
情報を持つことができる。
ｌ）の出力が”ｌ”のとき、信号分離回路（Ｉ１）の出
力（Ｙｌ）および（Ｔ２）はそれぞれ“１″および”０
″になる。同様に、信号分離回路（Ｉ２）の電圧検出回
路（Ｓｌ）の出力が“１”のとき、信号分離回路（Ｉ２
）の出力（Ｔ３）および（Ｔ４）はそれぞれ“１”およ
び”Ｏ”になる。以上から、トランジスタ（Ｑ２２）〜
（Ｑ２９）のしきい値をＶｔｂ４ （Ｖｔｂ３ （Ｖｔ
ｈｚ （Ｖｔｈｌ なる設定と電圧検出回路（Ｓｌ）、
（Ｓ２）および（Ｓ３） ｔｖ検出レしルノ境界値をＶ
ｔｈｓ＋α３．Ｖｔｈ４十Ｃ１４、Ｖｔｂ２−１−α２
とし、ＶＣＣ−Ｖｔｂ４ ）Ｖｔｌｉ２−４−α２）Ｖ
ＣＣ−Ｖｔｂ３＋） Ｖｔｂ３−）−α３ ）ＶＣＣ−
Ｖｔｂ２）Ｖｔｈ４＋α４＞ＶＣＣ−ｖｔｈｌなる条件
を設定すると、トランジスタ（Ｑ２２）〜（Ｑ２９）の
しきい値Ｖｔｈ４は（０゜０）、Ｖｔｂ３は（０＋１）
、 ｖｔｂ２は（１，０）、 ｖｔｈｔは（１，１）の
情報を持つことができる。
なお、第７図は第５図に示す信号分離回路の他の回路を
示す回路図であり、第５図に示す信号分離回路の電圧検
出回路（Ｓ２）および（Ｓ３）の出力とその出力端子（
Ｔ２）との接続関係を逆にした場合である。このとき、
トランジスタ（Ｑ２２）〜（Ｑ２９）のとシ得るしきい
値ｖｔｈ４は（１，１） 、Ｖｔｂ３は（１、Ｏ） 、
Ｖｔｂｚは（０，１）、 Ｖｔｈｔは（０，０） （７
）情報を意味することになる。
示す回路図であり、第５図に示す信号分離回路の電圧検
出回路（Ｓ２）および（Ｓ３）の出力とその出力端子（
Ｔ２）との接続関係を逆にした場合である。このとき、
トランジスタ（Ｑ２２）〜（Ｑ２９）のとシ得るしきい
値ｖｔｈ４は（１，１） 、Ｖｔｂ３は（１、Ｏ） 、
Ｖｔｂｚは（０，１）、 Ｖｔｈｔは（０，０） （７
）情報を意味することになる。
なお、上述の実施例では電圧検出回路をインバータ回路
で形成したが、入出力同期のレベル検出、増幅回路で構
成してもよいことはもちろんである。
で形成したが、入出力同期のレベル検出、増幅回路で構
成してもよいことはもちろんである。
ｇ発明の効果〕
以上詳細に説明したように、この発明に係る半導体装置
によればトランジスタのしきい値が４つの値をとり得る
こと、まへ信号分離回路にもそのトランジスタの３つの
しきい値を利用し、１つのトランジスタに４値の情報を
もたせることができるので、従来の半分のトランジスタ
数で等価な情報を持たせることができる効果がある。
によればトランジスタのしきい値が４つの値をとり得る
こと、まへ信号分離回路にもそのトランジスタの３つの
しきい値を利用し、１つのトランジスタに４値の情報を
もたせることができるので、従来の半分のトランジスタ
数で等価な情報を持たせることができる効果がある。
第１図は従来の半導体装置を示す回路図、第２図は第１
図の′０″または６１″の情報をもったトランジスタを
４列４行に配置した半導体装置を示す回路図、第３図は
この発明に係る半導体装置の一実施例を示す回路図、第
４図は第３図に示す４値の情報を持つことが可能なトラ
ンジスタを使用して、１６ビツトの情報を持つ半導体装
置を示す回路図、第５図は第４図に示す信号分離回路を
示す回路図、第６図は第５図の電圧検出回路を示す回路
図、第７図は第５図に示す信号分離回路の他の例を示す
回路図である。 （Ｑ）、（Ｑ＋）〜（Ｑ３ｔ） ＃ ａ ｅ １） ）
ｙンジスタ、（Ｘｌ）〜（Ｉ４）・・・・端子、（Ｙ
ｌ）〜（Ｔ４）・・・・端子、（”）および（Ｉ２）・
・・・信号分離回路、（Ｓｌ）〜（Ｓ３）・・・・電圧
検出回路、（Ｔ１）〜（Ｉ３）―・ｅ・トランジスタ、
（Ｇ、）・−―・インバータ、（Ｒ１）・・・・抵抗素
子。 なお、図中、同一符号は同一または相当部分を示す。 代理人大岩増雄 第１図 、 第２図 ＸＩ Ｘ２ Ｘ３ Ｘ４ 第３図 第４図 第Ｓ図 １ Ｌ〜−Ｗ
図の′０″または６１″の情報をもったトランジスタを
４列４行に配置した半導体装置を示す回路図、第３図は
この発明に係る半導体装置の一実施例を示す回路図、第
４図は第３図に示す４値の情報を持つことが可能なトラ
ンジスタを使用して、１６ビツトの情報を持つ半導体装
置を示す回路図、第５図は第４図に示す信号分離回路を
示す回路図、第６図は第５図の電圧検出回路を示す回路
図、第７図は第５図に示す信号分離回路の他の例を示す
回路図である。 （Ｑ）、（Ｑ＋）〜（Ｑ３ｔ） ＃ ａ ｅ １） ）
ｙンジスタ、（Ｘｌ）〜（Ｉ４）・・・・端子、（Ｙ
ｌ）〜（Ｔ４）・・・・端子、（”）および（Ｉ２）・
・・・信号分離回路、（Ｓｌ）〜（Ｓ３）・・・・電圧
検出回路、（Ｔ１）〜（Ｉ３）―・ｅ・トランジスタ、
（Ｇ、）・−―・インバータ、（Ｒ１）・・・・抵抗素
子。 なお、図中、同一符号は同一または相当部分を示す。 代理人大岩増雄 第１図 、 第２図 ＸＩ Ｘ２ Ｘ３ Ｘ４ 第３図 第４図 第Ｓ図 １ Ｌ〜−Ｗ
Claims (1)
- 【特許請求の範囲】 （ｌ）トランジスタのしきい値として４つの値から１つ
を選択的に設定することによシ４値の情報を持たせるた
め、トランジスタのしきい値がとシ得る４つの値をトラ
ンジスタのゲート領域へのイオン注入量の差などで行な
うことを特徴とする半導体装置。 （２）前記トランジスタのドレイン電極は一方の電位に
接続され、このトランジスタのゲート電極が前記ドレイ
ンと同じ電位に設定されたとき、トランジスタのソース
電極にトランジスタのしきい値に対応した電位が表われ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 （３）前記トランジスタのゲート電極が列を形成するだ
めの第１の端子に接続され、ドレイン電極が第２の端子
に接続され、ソース電極が行を形成するだめの第３の端
子に接続され、前記第３の端子は前記トランジスタの持
つ４値の情報を持ち、２本の信号線に分離する信号分離
回路の入力端子に接続されることを特徴とする特許請求
の範囲第２項記載の半導体装置。 （４）前記信号分離回路の入力端子は入力信号の検出レ
ベルが異なる第１電圧検出回路、第２電圧検出回路およ
び第３電圧検出回路の入力端子に接続され、前記第１電
圧検出回路の出力端子は前記信号分離回路の一方の出力
端子に接続され、前記第２電圧検出回路の出力端子およ
び第３電圧検出回路の出力端子は前記第１電圧検出回路
の出力に対応して選択的に動作する回路を介して前記信
号分離回路の他方の出力端子に接続されることを特徴と
する特許請求の範囲第３項記載の半導体装置。 （５）前記信号分離回路の入力信号はＶ】、Ｖ２ 、’
Ｖ３およびｖ４の４電位をとることがあり、かつ■１＜
Ｖ ２ （Ｖ ３ （Ｖ ４の関係があり、前記第１電
圧検出回路は入力信号の電位ｖ１およびｖ２を１つの同
一電位として検出する一方、入力信号の電位ｖ３および
ｖ４を他の同一電位として検出し、第２電圧検出回路は
入力信号の電位ｖ１を１つの電位として検出する一方、
入力信号の電位ｖ２．．Ｖ３および■４を他の同一電位
として検出し、第３電圧検出回路は入力信号の電位Ｖ１
．Ｖ２および■３を１つの電位として検出する一方、入
力信号の電位ｖ４を他の電位として検出することを特徴
とする特許請求の範囲第４項記載の半導体装置。 （６）前記各電圧検出回路の入力端子はトランジスタの
ゲート電極に接続され、そのドレイン電極は各電圧検出
回路の出力端子および抵抗素子を通して一方の電源に接
続され、そのソース電極は他の電源に接続され、検出す
べき電圧の境界点がトランジスタのしぎい値およびトラ
ンジスタの導通時のドレイン・ソース電極間の抵抗値と
前記抵抗素子の抵抗値によって決定されることを特徴と
する特許請求の範囲第５項記載の半導体装置。 （７）情報を保持するトランジスタが持ち得るしきい値
をＶｔｈｔ 、Ｖｔｈ２ 、Ｖｔｈａ 、Ｖｔｈ４とし
、Ｖｔｈｔ）Ｖｔｈ２）Ｖｔｈ３）Ｖｔｈ４ なる関係
があシ、電圧検出回路の検出すべき電圧の境界値が、電
圧検出回路の入力端子にゲート電極が接続されるトラン
ジスタのしきい値の差によって設定され、そして、半導
体装置の一電源電圧をＶｃｃとし、電圧検出回路の検出
すべき電圧の境界値を第１電圧検出回路ではＶｔｈ ３
＋ｃ１３ 、第２電圧検出回路ではＶｔｈ ４＋α４゜
第３電圧検出回路ではＶｔｈ２＋α２とし、Ｖｃｃ−Ｖ
ｔｈｌ〈Ｖｔｈ４＋α４ ＜ＶＣＣ−Ｖｔｈ２ （Ｖｔ
ｂ３＋ａｓ＜ｖｃｃ−Ｖｔｈａ （Ｖｔｈｚ＋α２ （
Ｖｃｃ−Ｖｔｈ４の関係をもつことを特徴とする特許請
求の範囲第６項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129051A JPS6020565A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129051A JPS6020565A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020565A true JPS6020565A (ja) | 1985-02-01 |
Family
ID=14999867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129051A Pending JPS6020565A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143255A (ja) * | 1987-11-10 | 1989-06-05 | Internatl Business Mach Corp <Ibm> | 読取り専用メモリ |
-
1983
- 1983-07-13 JP JP58129051A patent/JPS6020565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143255A (ja) * | 1987-11-10 | 1989-06-05 | Internatl Business Mach Corp <Ibm> | 読取り専用メモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5495181A (en) | Integrated circuit facilitating simultaneous programming of multiple antifuses | |
| JPS5812676B2 (ja) | センス増幅器 | |
| JPS5916350B2 (ja) | ２進信号用再生回路 | |
| US4150311A (en) | Differential amplifier circuit | |
| JPH0640621B2 (ja) | Ｍｏｓ型集積回路装置 | |
| KR890004332A (ko) | 반도체 기억장치 | |
| JPH0241211B2 (ja) | ||
| JPS6035755B2 (ja) | センス増幅器 | |
| JPH02213771A (ja) | 供給電圧降下検出回路、および供給電圧降下を検出し、初期化回路をリセットする回路 | |
| GB2175476A (en) | Dynamic memory | |
| JPS6020565A (ja) | 半導体装置 | |
| US7002377B2 (en) | Clock signal detection circuit and semiconductor integrated circuit using the same | |
| US4006458A (en) | Detector circuit | |
| GB1457685A (en) | Decoder circuits | |
| JPH0574158B2 (ja) | ||
| JPS6010772A (ja) | 半導体装置 | |
| JPS60145598A (ja) | 電荷パケツト測定方法 | |
| JPS5979486A (ja) | センスアンプ | |
| US4780853A (en) | Memory device | |
| JP2944348B2 (ja) | 半導体メモリ | |
| JPS5946424B2 (ja) | 電荷転送素子 | |
| JPS62254073A (ja) | Ｃｍｏｓパワ−オン検出回路 | |
| JPH02263385A (ja) | 半導体記憶装置 | |
| JPH0428096A (ja) | 不揮発性半導体記憶装置 | |
| TW202347335A (zh) | 基於包含電阻性記憶體元件的電路的物理不可複製函數 |