JPH04153998A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04153998A JPH04153998A JP2278258A JP27825890A JPH04153998A JP H04153998 A JPH04153998 A JP H04153998A JP 2278258 A JP2278258 A JP 2278258A JP 27825890 A JP27825890 A JP 27825890A JP H04153998 A JPH04153998 A JP H04153998A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に２つのメモリ素子で
１ビット分のデータを構成し、これらメモリ素子に流れ
る電流の差を検出するセンス回路を備えた半導体メモリ
に関する。
１ビット分のデータを構成し、これらメモリ素子に流れ
る電流の差を検出するセンス回路を備えた半導体メモリ
に関する。
電気的に情報の書込みが可能のメモリ素子には、例えば
浮遊ゲートと制御ゲートの２層ゲート構造を有するＭＯ
３型電界効果トランジスタ（以下ＭＯ３ＦＥＴという）
がある。
浮遊ゲートと制御ゲートの２層ゲート構造を有するＭＯ
３型電界効果トランジスタ（以下ＭＯ３ＦＥＴという）
がある。
第７図（ａ）〜（Ｃ）にこのメモリ素子の断面図。
シンボル図及び書込み状態、非書込み状態の特性図を示
す。
す。
このメモリ素子は、Ｐ型基板１０上にＮ型のソース拡散
層２０．ドレイン拡散層３０が設けられ、さらにＰ型基
板１０上に、絶縁層６０により外部から電気的に絶縁さ
れた浮遊ゲート４０と、メモリ素子をスイッチング制御
する制御ゲート５０とが設けられている。
層２０．ドレイン拡散層３０が設けられ、さらにＰ型基
板１０上に、絶縁層６０により外部から電気的に絶縁さ
れた浮遊ゲート４０と、メモリ素子をスイッチング制御
する制御ゲート５０とが設けられている。
このメモリ素子は、浮遊ゲート４０が電気的に中性状態
の時（以下非書込み状態という）は、第７図（ｃ）の実
線ＣｖＮｗに示すように低い制御ゲート電圧Ｖ。（例え
ば２Ｖ）で導通状態になるが、制御ゲートとドレインに
高電圧（例えば１２．５Ｖ）を印加すると、浮遊ゲート
に電子が注入され、制御ゲートから見たメモリ素子のし
きい値電圧は高くなり（以下書込み状態という）、実線
ＣＶ ｗに示すように、制御ゲートに高電圧（例えば７
Ｖ）を印加しないと導通状態にならない。このしきい値
電圧の変化を利用して情報を記憶させる。
の時（以下非書込み状態という）は、第７図（ｃ）の実
線ＣｖＮｗに示すように低い制御ゲート電圧Ｖ。（例え
ば２Ｖ）で導通状態になるが、制御ゲートとドレインに
高電圧（例えば１２．５Ｖ）を印加すると、浮遊ゲート
に電子が注入され、制御ゲートから見たメモリ素子のし
きい値電圧は高くなり（以下書込み状態という）、実線
ＣＶ ｗに示すように、制御ゲートに高電圧（例えば７
Ｖ）を印加しないと導通状態にならない。このしきい値
電圧の変化を利用して情報を記憶させる。
第８図は、このようなメモリ素子を用いた不揮発性の半
導体メモリの従来例を示す回路図であり、特にデータ読
出しスピードの高速化を図るため、２つのメモリ素子で
１ビット分のデータを構成している。
導体メモリの従来例を示す回路図であり、特にデータ読
出しスピードの高速化を図るため、２つのメモリ素子で
１ビット分のデータを構成している。
この半導体メモリは、行方向１列方向に配列され、一端
を第１の電源電圧■６．（接地電位）を供給する第１の
電源端子（以下電源端子（ＶＳＳ）という）と接続する
複数の対をなす第１及び第２のメモリ素子Ｍ Ａ Ｉ
Ｌ １Ｍ Ｂ ｌ ｌ〜ＭＡＭＮ、 ＭＢＭＮ、選択レ
ベルのときこれらメモリ素子ＭＡ＋３．ＭＢ １１〜Ｍ
Ａ ＭＮ 、 Ｍ Ｂ ＭＮを行単位で選択する複数
の行線Ｗ１〜ＷＭ、並びにメモリ素子Ｍ Ａ ｌ ｌ
、 Ｍ Ｂ ＋ ＋〜Ｍ Ａ ｙＮ、 Ｍ Ｂ ＭＷの
他端と各列単位でそれぞれ対応して接続する複数の第１
及び第２の列ｌ線ＤＡＩ。
を第１の電源電圧■６．（接地電位）を供給する第１の
電源端子（以下電源端子（ＶＳＳ）という）と接続する
複数の対をなす第１及び第２のメモリ素子Ｍ Ａ Ｉ
Ｌ １Ｍ Ｂ ｌ ｌ〜ＭＡＭＮ、 ＭＢＭＮ、選択レ
ベルのときこれらメモリ素子ＭＡ＋３．ＭＢ １１〜Ｍ
Ａ ＭＮ 、 Ｍ Ｂ ＭＮを行単位で選択する複数
の行線Ｗ１〜ＷＭ、並びにメモリ素子Ｍ Ａ ｌ ｌ
、 Ｍ Ｂ ＋ ＋〜Ｍ Ａ ｙＮ、 Ｍ Ｂ ＭＷの
他端と各列単位でそれぞれ対応して接続する複数の第１
及び第２の列ｌ線ＤＡＩ。
ＤＢ、〜ＤＡＮ、ＤＢＮを備えたメモリセルアレイｌと
、行アドレス信号に従って複数の行線Ｗ１〜Ｗ８のうち
の所定のものを選択レベルとする行デコーダＸＤと、列
アドレス信号に従って列選択信号ＳＹ、〜ＳＹＮのうち
の所定のものを選択レベルとする列デコーダＹＤと、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ Ｙ ＋ ｌ〜ＭＹ、、、、、
ＭＹ、〜ＭＹ２Ｎを備え、列選択信号ＳＹ、〜ＳＹ、が
選択レベルのとき第１の列線ＤＡ、〜ＤＡ８を第１の出
力端Ｎ２１に、第２の列線ＤＢ、〜ＤＢＮを第２の圧力
端Ｎ２２に接続する列選択回路２と、選択された第１及
び第２の列線をデータ読出し電圧にそれぞれに対応して
プリチャージする第１のインバータＩＮＶ１．ＭＯ３Ｆ
ＥＴ Ｍ２及び第２のインバータＩＮＶ２．ＭＯ８ＦＥ
Ｔ Ｍ、、、ソースを第２の電源電圧■。０を供給する
第２の電源端子（以下電源端子（ＶＣＣ）という）と接
続するＰ型のＭＯＳＦＥＴ Ｍ、。
、行アドレス信号に従って複数の行線Ｗ１〜Ｗ８のうち
の所定のものを選択レベルとする行デコーダＸＤと、列
アドレス信号に従って列選択信号ＳＹ、〜ＳＹＮのうち
の所定のものを選択レベルとする列デコーダＹＤと、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ Ｙ ＋ ｌ〜ＭＹ、、、、、
ＭＹ、〜ＭＹ２Ｎを備え、列選択信号ＳＹ、〜ＳＹ、が
選択レベルのとき第１の列線ＤＡ、〜ＤＡ８を第１の出
力端Ｎ２１に、第２の列線ＤＢ、〜ＤＢＮを第２の圧力
端Ｎ２２に接続する列選択回路２と、選択された第１及
び第２の列線をデータ読出し電圧にそれぞれに対応して
プリチャージする第１のインバータＩＮＶ１．ＭＯ３Ｆ
ＥＴ Ｍ２及び第２のインバータＩＮＶ２．ＭＯ８ＦＥ
Ｔ Ｍ、、、ソースを第２の電源電圧■。０を供給する
第２の電源端子（以下電源端子（ＶＣＣ）という）と接
続するＰ型のＭＯＳＦＥＴ Ｍ、。
Ｍ３を備え、ＭＯＳＦＥＴ Ｍ２を介して入力された列
選択回路２の第１の出力端Ｎ２１からの電流を出力端へ
伝達する第１の電流ミラー回路３１Ａ。
選択回路２の第１の出力端Ｎ２１からの電流を出力端へ
伝達する第１の電流ミラー回路３１Ａ。
ソースを第２の電源端子（Ｖｃｃ）と接続するＰ型のＭ
ＯＳＦＥＴ Ｍ、。２Ｍ１２を備え、ＭＯ８ＦＥＴＭ＋
＋を介して入力された列選択回路２の第２の出力端Ｎ２
２からの電流を圧力端へ伝達する第２の電流ミラー回路
３１ｏ、ｆｆ、ソースを第１の電源端子（ＶＳＳ）と接
続するＮ型のＭＯＳＦＥＴ Ｍ４゜Ｍ、を備え、第１の
電流ミラー回路３１Ａの出力端から入力される電流を出
力端へ伝達しこの出力端を第２の電流ミラー回路３１ｏ
の出力端と接続する第３の電流ミラー回路３１□、並び
に入力端を第２及び第３の電流ミラー回路３１Ｃ，３１
，の接続点Ｎ１と接続しこの接続点Ｎ１の電圧を反転増
幅して出力信号Ｓ。として出力するインバータＩＮｖ３
を含むセンス回路３Ｂとを有する構成となっている。
ＯＳＦＥＴ Ｍ、。２Ｍ１２を備え、ＭＯ８ＦＥＴＭ＋
＋を介して入力された列選択回路２の第２の出力端Ｎ２
２からの電流を圧力端へ伝達する第２の電流ミラー回路
３１ｏ、ｆｆ、ソースを第１の電源端子（ＶＳＳ）と接
続するＮ型のＭＯＳＦＥＴ Ｍ４゜Ｍ、を備え、第１の
電流ミラー回路３１Ａの出力端から入力される電流を出
力端へ伝達しこの出力端を第２の電流ミラー回路３１ｏ
の出力端と接続する第３の電流ミラー回路３１□、並び
に入力端を第２及び第３の電流ミラー回路３１Ｃ，３１
，の接続点Ｎ１と接続しこの接続点Ｎ１の電圧を反転増
幅して出力信号Ｓ。として出力するインバータＩＮｖ３
を含むセンス回路３Ｂとを有する構成となっている。
次に、この半導体メモリの動作について説明する。
ここでは、説明を容易にするため、電流ミラー回路３１
４．３１ Ｅ、 ３１ｃを構成するＰ型のＭＯ８Ｆ Ｅ
Ｔ Ｍ ３． Ｍ ３、Ｎ型のＭＯＳＦＥＴ Ｍ４．
Ｍｓ、Ｐ型のＭＯＳＦＥＴ Ｍ、ｏ、Ｍ、２のそれぞれ
は等しい相互伝達コンダクタンスを有するものとする。
４．３１ Ｅ、 ３１ｃを構成するＰ型のＭＯ８Ｆ Ｅ
Ｔ Ｍ ３． Ｍ ３、Ｎ型のＭＯＳＦＥＴ Ｍ４．
Ｍｓ、Ｐ型のＭＯＳＦＥＴ Ｍ、ｏ、Ｍ、２のそれぞれ
は等しい相互伝達コンダクタンスを有するものとする。
列デコータＹＤにより、列選択回路２のＭＯＳＦＥＴ
で４Ｙ３、およびＭ Ｙ ２ ）がオンとなり、行テコ
ータＸＤにより行線Ｗ１が選択されたとすると列線ＤＡ
、、ＤＥ、と行線Ｗ、の交点に配置されたメモリ素子Ｍ
Ａ ＋ ＋ 、 Ｍ Ｂ ＋ ＋が選択される。
で４Ｙ３、およびＭ Ｙ ２ ）がオンとなり、行テコ
ータＸＤにより行線Ｗ１が選択されたとすると列線ＤＡ
、、ＤＥ、と行線Ｗ、の交点に配置されたメモリ素子Ｍ
Ａ ＋ ＋ 、 Ｍ Ｂ ＋ ＋が選択される。
選択された列線ＤＡ、、ＤＢ＋には、センス回路３ Ｂ
ノインハータＩ ＮＶ １ 、 ＭＯＳ Ｆ Ｅ Ｔ
Ｍ２、及びインバータＩ ＮＶ ２ 、 ＭＯＳ Ｆ
Ｅ ＴＭ１＋により、データ読出し電圧が供給されてチ
ャージアップされ、選択されたメモリ素子ＭＡ ＋０１
ＭＢ ＋□に電流が流れる。
ノインハータＩ ＮＶ １ 、 ＭＯＳ Ｆ Ｅ Ｔ
Ｍ２、及びインバータＩ ＮＶ ２ 、 ＭＯＳ Ｆ
Ｅ ＴＭ１＋により、データ読出し電圧が供給されてチ
ャージアップされ、選択されたメモリ素子ＭＡ ＋０１
ＭＢ ＋□に電流が流れる。
メモリ素子Ｍ Ａ ＋ ＋に流れる電流を工ＭＡＩ＋、
メモリ素子Ｍ Ｂ １＋に流れる電流をＩ ＭＢｌｌと
すると、電流ミラー回路３１ＡのＭＯ８ＦＥＴＭ３には
電流■い１、が流れ、従って電流ミラー回路３１ｇのＭ
ＯＳ Ｆ Ｅ Ｔ Ｍ ｓには電流Ｉ ＭＡ＋□が逆
向きに流れる。
メモリ素子Ｍ Ｂ １＋に流れる電流をＩ ＭＢｌｌと
すると、電流ミラー回路３１ＡのＭＯ８ＦＥＴＭ３には
電流■い１、が流れ、従って電流ミラー回路３１ｇのＭ
ＯＳ Ｆ Ｅ Ｔ Ｍ ｓには電流Ｉ ＭＡ＋□が逆
向きに流れる。
一方電流ミラー回路３１ｃのＭＯＳ Ｆ Ｅ Ｔ Ｍ＋
２には電流ＩＭＢＩＩが流れ、Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ｌ ２とＭＯ３Ｆ Ｅ Ｔ Ｍ ５との接続点Ｎ１
の電位は、これらＭＯ８Ｆ Ｅ Ｔ ＭＳ 、 Ｍ＋２
に流れる電流Ｉ ＭＡＩＩ Ｉ Ｉ ＭＢＩ□によっ
て決定される。
２には電流ＩＭＢＩＩが流れ、Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ｌ ２とＭＯ３Ｆ Ｅ Ｔ Ｍ ５との接続点Ｎ１
の電位は、これらＭＯ８Ｆ Ｅ Ｔ ＭＳ 、 Ｍ＋２
に流れる電流Ｉ ＭＡＩＩ Ｉ Ｉ ＭＢＩ□によっ
て決定される。
メモリ素子Ｍ Ａ ＋ ＋が書込み状態、メモリ素子Ｍ
Ｂ 、、が非書込み状態の場合は、メモリ素子ＭＡ。
Ｂ 、、が非書込み状態の場合は、メモリ素子ＭＡ。
〆
には電流げ流れないのでＩＭＡ１１＝０となり、接続点
Ｎ１の電位はＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ ２に流れ
る電流ＩＭＢＩ＋により高レベルになり、センス回路３
Ｂの出力信号Ｓ。低レベルとなる。
Ｎ１の電位はＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ ２に流れ
る電流ＩＭＢＩ＋により高レベルになり、センス回路３
Ｂの出力信号Ｓ。低レベルとなる。
メモリ素子Ｍ Ａ ＋ 、が非書込み状態、メモリ素子
Ｍ Ｂ ＋ ＋が書込み状態の場合は、メモリ素子ＭＢ
、□には電流が流れないのでＩＭＢｌｌ＝Ｏとなり、接
続点Ｎ１はＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓに流れる電流
ＩＭＡ１１により低いレベルになり、センス回路３ヨの
出力信号Ｓ０は高レベルとなる。
Ｍ Ｂ ＋ ＋が書込み状態の場合は、メモリ素子ＭＢ
、□には電流が流れないのでＩＭＢｌｌ＝Ｏとなり、接
続点Ｎ１はＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓに流れる電流
ＩＭＡ１１により低いレベルになり、センス回路３ヨの
出力信号Ｓ０は高レベルとなる。
上述した従来の半導体メモリは、選択された対をなす第
１及び第２の列線をデータ読出し電圧にチャージアップ
して選択された対をなす第１及び第２のメモリ素子に流
れる電流を、Ｎ型のＭＯＳＦＥＴ Ｍ４．ＭＳで形成さ
れた電流ミラー回路３１□ヒ の出力端ｔＰ型のＭＯＳ Ｆ Ｅ Ｔ Ｍｌａ 、 Ｍ
１２で形成された電流ミラー回路３１Ｃの出力端との接
続点Ｎ１の電位により比較、検圧する構成となっている
ので、選択された列線がチャージアップする期間に、選
択されたメモリ素子の記憶情報とは異なるレベルの出力
信号Ｓ。が出力される誤動作が発生するという欠点があ
る。
１及び第２の列線をデータ読出し電圧にチャージアップ
して選択された対をなす第１及び第２のメモリ素子に流
れる電流を、Ｎ型のＭＯＳＦＥＴ Ｍ４．ＭＳで形成さ
れた電流ミラー回路３１□ヒ の出力端ｔＰ型のＭＯＳ Ｆ Ｅ Ｔ Ｍｌａ 、 Ｍ
１２で形成された電流ミラー回路３１Ｃの出力端との接
続点Ｎ１の電位により比較、検圧する構成となっている
ので、選択された列線がチャージアップする期間に、選
択されたメモリ素子の記憶情報とは異なるレベルの出力
信号Ｓ。が出力される誤動作が発生するという欠点があ
る。
次に、この誤動作の発生について説明する。
第９図及び第１０図はそれぞれこの半導体メモリの誤動
作を説明するための、各部信号の波形図及び電流ミラー
回路３１Ｅ、３１ＣのＭＯＳＦＥＴＭｓ、Ｍ＋□に流れ
る電流ＩＭ５１ ＩＭ１２の特性図である。
作を説明するための、各部信号の波形図及び電流ミラー
回路３１Ｅ、３１ＣのＭＯＳＦＥＴＭｓ、Ｍ＋□に流れ
る電流ＩＭ５１ ＩＭ１２の特性図である。
非書込み状態のメモリ素子ＭＡ、、と書込み状態のメモ
リ素子ＭＢ、、が選択されていた状態から、列デコーダ
ＹＤの出力が変化し、非書込み状態のメモリ素子Ｍ Ａ
＋ ２と書込み状態のメモリ素子ＭＢ、。
リ素子ＭＢ、、が選択されていた状態から、列デコーダ
ＹＤの出力が変化し、非書込み状態のメモリ素子Ｍ Ａ
＋ ２と書込み状態のメモリ素子ＭＢ、。
が選択された場合、第９図に示すように、列線ＤＡ２．
ＤＢ２がデータ読出し電圧（通常はインバータＩＮＶＩ
、ＩＮＶ２の論理しきい値電圧付近）にチャージアップ
され、この期間ＴＩには、列線ＤＡ２．ＤＢ２にはほぼ
等しい電流が流れる。このとき、ＭＯＳＦＥＴ Ｍ１２
．Ｍｓに流れる電流Ｉ Ｍ＋２１ ＩＭＳは、第１０図
に示すような特性を示し、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
＋ ２ 、 Ｍ ５の接続点Ｎ１の電位は、電流Ｉ Ｍ
１２＋ ＩＭＳの曲線の交点ＶＮＩＬでほぼ■。０／２
となる。
ＤＢ２がデータ読出し電圧（通常はインバータＩＮＶＩ
、ＩＮＶ２の論理しきい値電圧付近）にチャージアップ
され、この期間ＴＩには、列線ＤＡ２．ＤＢ２にはほぼ
等しい電流が流れる。このとき、ＭＯＳＦＥＴ Ｍ１２
．Ｍｓに流れる電流Ｉ Ｍ＋２１ ＩＭＳは、第１０図
に示すような特性を示し、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
＋ ２ 、 Ｍ ５の接続点Ｎ１の電位は、電流Ｉ Ｍ
１２＋ ＩＭＳの曲線の交点ＶＮＩＬでほぼ■。０／２
となる。
ここで、インバータＩＮＶ３のしきい値電圧がＶｏｏ／
２よりも低い場合には、センス回路３□の出力信号Ｓ。
２よりも低い場合には、センス回路３□の出力信号Ｓ。
は−時的に低レベルとなってしまう。
本発明の目的は、列線をチャージアップする期間で誤動
作することがない半導体メモリを提供することにある。
作することがない半導体メモリを提供することにある。
本発明の半導体メモリは、行方向１列方向に配列され一
端を第１の電源電圧を供給する第１の電源端子と接続す
る複数の対をなす第１及び第２のメモリ素子、選択レベ
ルのとき前記複数のメモリ素子を行単位で選択する複数
の行線、並ひに前記複数のメモリ素子の他端と列単位で
それぞれ対応して接続する複数の第１及び第２の列線を
備えたメモリセル７レイと、前記複数の行線のうちの所
定のものを選択レベルとする行デコータと、列選択信号
のうちの所定のものを選択レベルとする列デコータと、
前記列選択信号に従って第１の列線を第１の出力端子に
第２の列線を第２の出力端に接続する列選択回路と、こ
の列選択回路の第１及び第２の出力端と接続する第１及
び第２の列線をそれぞれ対応してデータ読出し電圧にプ
リチャージする第１及び第２のインバータ及び−導電型
のＭＯＳＦＥＴＮソースを第２の電源端子と接続する逆
導電型の第３及び第４のＭＯＳＦＥＴを備え前記列選択
回路の第１の出力端からの電流を出力端へ伝達する第１
の電流ミラー回路、ソースを前記第２の電源端子と接続
する逆導電型の第５及び第６のＭＯＳＦＥＴを備え前記
列選択回路の第２の出力端からの電流を出力端へ伝達す
る第２の電流ミラー回路、ソースを前記第１の電源端子
と接続しゲート及びドレインを前記第ｔの電流ミラー回
路の出力端と接続する一導電型の第７のＭＯＳＦＥＴ及
びソースを前記第１の電源端子と接続しゲートを前記第
７のＭＯＳＦＥＴのゲートと接続しドレインを前記第２
の電流ミラー回路の出力端と接続し出力端とする一導電
型の第８のＭＯＳＦＥＴを備え前記第１の電流ミラー回
路の圧力端からの電流を出力端へ伝達する第３の電流ミ
ラー回路、並びに入力端を前記第２及び第３の電流ミラ
ー回路の出力端と接続しこの入力端の電圧を反転増幅す
る第３のインバータを含むセンス回路とを有する半導体
メモリにおいて、前記第３の電流ミラー回路の入力端に
流れる電流と圧力端に流れる電流との比を、前記第３の
インバータの圧力信号により切換える電流比切換手段を
設けて構成される。
端を第１の電源電圧を供給する第１の電源端子と接続す
る複数の対をなす第１及び第２のメモリ素子、選択レベ
ルのとき前記複数のメモリ素子を行単位で選択する複数
の行線、並ひに前記複数のメモリ素子の他端と列単位で
それぞれ対応して接続する複数の第１及び第２の列線を
備えたメモリセル７レイと、前記複数の行線のうちの所
定のものを選択レベルとする行デコータと、列選択信号
のうちの所定のものを選択レベルとする列デコータと、
前記列選択信号に従って第１の列線を第１の出力端子に
第２の列線を第２の出力端に接続する列選択回路と、こ
の列選択回路の第１及び第２の出力端と接続する第１及
び第２の列線をそれぞれ対応してデータ読出し電圧にプ
リチャージする第１及び第２のインバータ及び−導電型
のＭＯＳＦＥＴＮソースを第２の電源端子と接続する逆
導電型の第３及び第４のＭＯＳＦＥＴを備え前記列選択
回路の第１の出力端からの電流を出力端へ伝達する第１
の電流ミラー回路、ソースを前記第２の電源端子と接続
する逆導電型の第５及び第６のＭＯＳＦＥＴを備え前記
列選択回路の第２の出力端からの電流を出力端へ伝達す
る第２の電流ミラー回路、ソースを前記第１の電源端子
と接続しゲート及びドレインを前記第ｔの電流ミラー回
路の出力端と接続する一導電型の第７のＭＯＳＦＥＴ及
びソースを前記第１の電源端子と接続しゲートを前記第
７のＭＯＳＦＥＴのゲートと接続しドレインを前記第２
の電流ミラー回路の出力端と接続し出力端とする一導電
型の第８のＭＯＳＦＥＴを備え前記第１の電流ミラー回
路の圧力端からの電流を出力端へ伝達する第３の電流ミ
ラー回路、並びに入力端を前記第２及び第３の電流ミラ
ー回路の出力端と接続しこの入力端の電圧を反転増幅す
る第３のインバータを含むセンス回路とを有する半導体
メモリにおいて、前記第３の電流ミラー回路の入力端に
流れる電流と圧力端に流れる電流との比を、前記第３の
インバータの圧力信号により切換える電流比切換手段を
設けて構成される。
また、電流比切換手段が、ゲート及びドレインを第８の
ＭＯＳＦＥＴのゲート及びドレインとそれぞれ対応して
接続する一導電型の第９のＭＯＳＦＥＴと、ソースを第
１の電源端子と接続しゲートを第３のインバータの出力
端と接続しドレインを前記第９のＭＯＳＦＥＴのソース
と接続する一導電型の第１０のＭＯＳＦＥＴとを含んで
構成される。
ＭＯＳＦＥＴのゲート及びドレインとそれぞれ対応して
接続する一導電型の第９のＭＯＳＦＥＴと、ソースを第
１の電源端子と接続しゲートを第３のインバータの出力
端と接続しドレインを前記第９のＭＯＳＦＥＴのソース
と接続する一導電型の第１０のＭＯＳＦＥＴとを含んで
構成される。
また、電流比切換手段が、ゲート及びドレインを第８の
ＭＯＳＦＥＴのゲート及びドレインとそれぞれ対応して
接続する一導電型の少なくとも１つの第９のＭＯＳＦＥ
Ｔと、ソースを第１の電源端子と接続し、ゲートを第３
のインバータの出力端と接続しドレインを前記第９のＭ
ＯＳＦＥＴのソースと接続する一導電型の少くとも１つ
の第１０のＭＯＳＦＥＴと、ゲート及びドレインを第７
のＭＯＳＦＥＴのゲート及びドレインとそれぞれ対応し
て接続する一導電型の少くとも１つの第１１のＭＯＳＦ
ＥＴとを含んで構成される。
ＭＯＳＦＥＴのゲート及びドレインとそれぞれ対応して
接続する一導電型の少なくとも１つの第９のＭＯＳＦＥ
Ｔと、ソースを第１の電源端子と接続し、ゲートを第３
のインバータの出力端と接続しドレインを前記第９のＭ
ＯＳＦＥＴのソースと接続する一導電型の少くとも１つ
の第１０のＭＯＳＦＥＴと、ゲート及びドレインを第７
のＭＯＳＦＥＴのゲート及びドレインとそれぞれ対応し
て接続する一導電型の少くとも１つの第１１のＭＯＳＦ
ＥＴとを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例が第８図に示された従来の半導体メモリと相
違する点は、センス回路３に、ゲート及びドレインを第
３の電流ミラー回路の（第８の）ＭＯＳＦＥＴ Ｍ５の
ゲート及びドレインとそれぞれ対応して接続するＮ型の
（第９の）ＭＯＳＦＥＴ Ｍ６と、ソースを第１の電源
端子（Ｖｓｓ）と接続しゲートを第３のインバータＩＮ
Ｖ３の出力端と接続しドレインをＭＯＳＦＥＴ Ｍ、の
ソースと接続するＮ型の（第１０（７））ＭＯＳＦＥＴ
Ｍ、とを含む電流比切換手段を設け、ＭＯＳＦＥＴ
Ｍ６を含む第３の電流ミラー回路３１Ｂの入力端に流れ
る電流と出力端に流れる電流との比を、インバータＩＮ
Ｖ３の出力信号、すなわちセンス回路３の出力信号Ｓ。
違する点は、センス回路３に、ゲート及びドレインを第
３の電流ミラー回路の（第８の）ＭＯＳＦＥＴ Ｍ５の
ゲート及びドレインとそれぞれ対応して接続するＮ型の
（第９の）ＭＯＳＦＥＴ Ｍ６と、ソースを第１の電源
端子（Ｖｓｓ）と接続しゲートを第３のインバータＩＮ
Ｖ３の出力端と接続しドレインをＭＯＳＦＥＴ Ｍ、の
ソースと接続するＮ型の（第１０（７））ＭＯＳＦＥＴ
Ｍ、とを含む電流比切換手段を設け、ＭＯＳＦＥＴ
Ｍ６を含む第３の電流ミラー回路３１Ｂの入力端に流れ
る電流と出力端に流れる電流との比を、インバータＩＮ
Ｖ３の出力信号、すなわちセンス回路３の出力信号Ｓ。
のレベルに応じて切換えるようにした点にある。
なお、ＭＯＳＦＥＴ Ｍ、、Ｍ、はＭＯ８ＦＥＴＭ、が
挿入されたことに伴い、電流ミラー回路３１Ｂの特性を
確保するために設けられたものである。
挿入されたことに伴い、電流ミラー回路３１Ｂの特性を
確保するために設けられたものである。
次に、この実施例の動作について説明する第２図はこの
実施例の動作を説明するための各部信号の波形図である
。
実施例の動作を説明するための各部信号の波形図である
。
ここでは、説明を容易にするため、電流ミラー回路３１
Ａ、３１．を構成するＰ型のＭＯ８Ｆ’ＥＴ Ｍ １．
Ｍ ３、Ｍ Ｉ Ｏ、Ｍ １２のそれぞれは等しい相
互伝達コンダクタンスを有するものとする。また、電流
ミラー回路３１ＢのＮ型のＭＯＳＦＥＴ Ｍ４〜Ｍ６の
相互伝達コンダクタンスは等しく、Ｎ型のＭＯＳＦＥＴ
Ｍ、〜Ｍ、の相互伝達コンダクタンスも等しく設定さ
れているものとする。
Ａ、３１．を構成するＰ型のＭＯ８Ｆ’ＥＴ Ｍ １．
Ｍ ３、Ｍ Ｉ Ｏ、Ｍ １２のそれぞれは等しい相
互伝達コンダクタンスを有するものとする。また、電流
ミラー回路３１ＢのＮ型のＭＯＳＦＥＴ Ｍ４〜Ｍ６の
相互伝達コンダクタンスは等しく、Ｎ型のＭＯＳＦＥＴ
Ｍ、〜Ｍ、の相互伝達コンダクタンスも等しく設定さ
れているものとする。
第２図に示すように、非書込み状態のメモリ素子ＭＡ＋
１と書込み状態のメモリ素子ＭＢ、□を選択し、出力
信号Ｓｏが高レベルの状態から、列デコーダＹＤの出力
が変化し、選択するメモリ素子が非書込み状態のメモリ
素子Ｍ Ａ ＋ ２と書込み状態のメモリ素子Ｍ Ｂ
ｌ ２に変化した場合、列線ＤＡ２゜ＤＢ２をデータ読
比し電圧にチャージアップする期間Ｔ１は、従来例と同
様に、列線Ｄ Ａ ２ 、 Ｄ Ｂ ２にはほぼ等しい
電流が流れる。
１と書込み状態のメモリ素子ＭＢ、□を選択し、出力
信号Ｓｏが高レベルの状態から、列デコーダＹＤの出力
が変化し、選択するメモリ素子が非書込み状態のメモリ
素子Ｍ Ａ ＋ ２と書込み状態のメモリ素子Ｍ Ｂ
ｌ ２に変化した場合、列線ＤＡ２゜ＤＢ２をデータ読
比し電圧にチャージアップする期間Ｔ１は、従来例と同
様に、列線Ｄ Ａ ２ 、 Ｄ Ｂ ２にはほぼ等しい
電流が流れる。
しかしこの実施例では、列線をチャージアップする以前
に、センス回路３の出力信号Ｓ０が高レベルになってい
るので、Ｎ型のＭＯ８ＦＥ ＴＭ、は導通状態になって
おり、チャージアップする期間Ｔ１の接続点Ｎ、の電位
は、第３図に示すＭＯＳＦＥＴ Ｍｓ、Ｍｓ、Ｍ＋２の
特性図のように、Ｐ型のＭＯＳＦＥＴ Ｍ、□に流れる
電流Ｉ Ｍ１２と、Ｎ型のＭ ＯＳ Ｆ Ｅ Ｔ Ｍ
ｓ 、 Ｍ ｓに流れる電流を加算したＩＭＪ＋ＩＭ６
の交点Ｖｌ／ＩＬであり、従来例と比較して低電圧に抑
えられ、センス回路の圧力Ｓ０は変化しなくなり、この
期間に一時的に高レベルになるという誤動作がなくなる
。
に、センス回路３の出力信号Ｓ０が高レベルになってい
るので、Ｎ型のＭＯ８ＦＥ ＴＭ、は導通状態になって
おり、チャージアップする期間Ｔ１の接続点Ｎ、の電位
は、第３図に示すＭＯＳＦＥＴ Ｍｓ、Ｍｓ、Ｍ＋２の
特性図のように、Ｐ型のＭＯＳＦＥＴ Ｍ、□に流れる
電流Ｉ Ｍ１２と、Ｎ型のＭ ＯＳ Ｆ Ｅ Ｔ Ｍ
ｓ 、 Ｍ ｓに流れる電流を加算したＩＭＪ＋ＩＭ６
の交点Ｖｌ／ＩＬであり、従来例と比較して低電圧に抑
えられ、センス回路の圧力Ｓ０は変化しなくなり、この
期間に一時的に高レベルになるという誤動作がなくなる
。
第４図は本発明の第２の実施例を示す回路図である。
この実施例は、第８図のＭＯＳＦＥＴ Ｍ、、と接続す
る第９のＭＯＳＦＥＴをＭ）６〜Ｍ１．の３個とし、こ
れに伴い第１０Ｍ０３ＦＥＴをＭ２２〜Ｍ２４の３個と
し、更に第７のＭＯＳＦＥＴ Ｍ、。
る第９のＭＯＳＦＥＴをＭ）６〜Ｍ１．の３個とし、こ
れに伴い第１０Ｍ０３ＦＥＴをＭ２２〜Ｍ２４の３個と
し、更に第７のＭＯＳＦＥＴ Ｍ、。
と並列に第１１のＮ型のＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ
５を設け、ＭＯＳＦＥＴ Ｍ、３屹Ｍ＋ａを含む第３
の電流ミラー回路３１Ｄの入力電流と出力電流との切換
比率を第１の実施例と異なるようにしたものである。
５を設け、ＭＯＳＦＥＴ Ｍ、３屹Ｍ＋ａを含む第３
の電流ミラー回路３１Ｄの入力電流と出力電流との切換
比率を第１の実施例と異なるようにしたものである。
次に、この実施例の動作について説明する。
この実施例においても、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １
． Ｍ ｓ、Ｍ、。５Ｍ、２はそれぞれ等しい相互伝達
コンダクタンスを有するものとし、また、ＭＯＳＦＥＴ
Ｍ、３〜Ｍ＋８の相互伝達コンダクタンスは等しく、
ＭＯ３Ｆ Ｅ Ｔ Ｍ 、ｅ〜Ｍ２４の相互伝達コンダ
クタンスも等しいものとする。
． Ｍ ｓ、Ｍ、。５Ｍ、２はそれぞれ等しい相互伝達
コンダクタンスを有するものとし、また、ＭＯＳＦＥＴ
Ｍ、３〜Ｍ＋８の相互伝達コンダクタンスは等しく、
ＭＯ３Ｆ Ｅ Ｔ Ｍ 、ｅ〜Ｍ２４の相互伝達コンダ
クタンスも等しいものとする。
まず、メモリ素子Ｍ Ａ ＋ ｔ 、 Ｍ Ａ ｌ ２
が非書込状態で、メモリ素子ＭＢ ＋＋ 、 ＭＢ １
２が書込み状態の場合に、選択するメモリ素子が、メモ
リ素子Ｍ Ａ １＋ 。
が非書込状態で、メモリ素子ＭＢ ＋＋ 、 ＭＢ １
２が書込み状態の場合に、選択するメモリ素子が、メモ
リ素子Ｍ Ａ １＋ 。
Ｍ Ｂ ２．からメモリ素子Ｍ Ａ ＋□、 Ｍ Ｂ
ｌ ２に変化した場合、センス回路３Ａの出力信号Ｓ。
ｌ ２に変化した場合、センス回路３Ａの出力信号Ｓ。
はメモリ素子ＭＡ、、、ＭＢ、、を選択している時点で
高レベルになっているので、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
２２〜Ｍ２１は導通状態になっており、列デコーダＹ
Ｄの出力が変化し、列線Ｄ Ａ ２ 、 Ｄ Ｂ ２を
チャージアップするために列線Ｄ Ａ ２ 、 Ｄ Ｂ
２に等しい電流が流れたとしても、接続点Ｎ１の電位
はあまり変化せず、センス回路３Ａの出力信号Ｓ００レ
ベルも変化しない。
高レベルになっているので、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
２２〜Ｍ２１は導通状態になっており、列デコーダＹ
Ｄの出力が変化し、列線Ｄ Ａ ２ 、 Ｄ Ｂ ２を
チャージアップするために列線Ｄ Ａ ２ 、 Ｄ Ｂ
２に等しい電流が流れたとしても、接続点Ｎ１の電位
はあまり変化せず、センス回路３Ａの出力信号Ｓ００レ
ベルも変化しない。
一方、メモリ素子ＭＡ、、、ＭＡ、□が書込み状態で、
メモリ素子ＭＢ＋＋、ＭＢ、２が非書込み状態の場合、
第５図に示すように、選択するメモリ素子がメモリ素子
ＭＡ＋＋、ＭＢ＋＋からメモリ素子Ｍ Ａ ＋ ２ 。
メモリ素子ＭＢ＋＋、ＭＢ、２が非書込み状態の場合、
第５図に示すように、選択するメモリ素子がメモリ素子
ＭＡ＋＋、ＭＢ＋＋からメモリ素子Ｍ Ａ ＋ ２ 。
Ｍ Ｂ ｌ ２に変化した場合には、センス回路３Ａの
出力信号Ｓ。はメモリ素子ＭＡ ＋＋ 、 ＭＢ ＋＋
を選択している時点で、低レベルになっているので、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ ２２〜Ｍ２１は非導通状態にな
っている。
出力信号Ｓ。はメモリ素子ＭＡ ＋＋ 、 ＭＢ ＋＋
を選択している時点で、低レベルになっているので、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ ２２〜Ｍ２１は非導通状態にな
っている。
このため、列デコーダＹＤの出力が変化し、列線Ｄ Ａ
２ 、 Ｄ Ｂ ２をチャージアップする期間Ｔ１、
列線ＤＡ、、ＤＢ２に等しい電流が流れたとしても、接
続点Ｎ１の電位は、第６図に示すＭＯ８ＦＥ Ｔ Ｍ１
２ 、 Ｍ＋５の特性図のように、Ｐ型のＭＯＳと Ｆ Ｅ Ｔ Ｍ ｌ ２に流れる電流ＩＭＩ□ＺＮ型の
ＭＯＳＦＥＴ Ｍ、５に流れる電流下６，５の交点ｖＮ
＋やであり、列線をチャージアップする期間Ｔ１におい
て、接続点Ｎ）の電位はあまり変化せず、センス回路３
Ａの出力信号Ｓ。のレベルも変化しない。
２ 、 Ｄ Ｂ ２をチャージアップする期間Ｔ１、
列線ＤＡ、、ＤＢ２に等しい電流が流れたとしても、接
続点Ｎ１の電位は、第６図に示すＭＯ８ＦＥ Ｔ Ｍ１
２ 、 Ｍ＋５の特性図のように、Ｐ型のＭＯＳと Ｆ Ｅ Ｔ Ｍ ｌ ２に流れる電流ＩＭＩ□ＺＮ型の
ＭＯＳＦＥＴ Ｍ、５に流れる電流下６，５の交点ｖＮ
＋やであり、列線をチャージアップする期間Ｔ１におい
て、接続点Ｎ）の電位はあまり変化せず、センス回路３
Ａの出力信号Ｓ。のレベルも変化しない。
このように、この実施例によれば、出力信号Ｓｏが高レ
ベルから高レベル、または低レベルから低レベルになる
場合の相方において、出力信号Ｓ０が一時的に変化する
という誤動作を防止することができる。
ベルから高レベル、または低レベルから低レベルになる
場合の相方において、出力信号Ｓ０が一時的に変化する
という誤動作を防止することができる。
以上説明したように本発明は、センス回路の第３の電流
ミラー回路の入力電流と出力電流との比率を、センス回
路の出力信号のレベルに応じて切換える電流比切換手段
を設けた構成とすることにより、列線をチャージアップ
する期間でも、センス回路の出力信号のレベルが一時的
に変化するという誤動作を防止することができる効果が
ある。
ミラー回路の入力電流と出力電流との比率を、センス回
路の出力信号のレベルに応じて切換える電流比切換手段
を設けた構成とすることにより、列線をチャージアップ
する期間でも、センス回路の出力信号のレベルが一時的
に変化するという誤動作を防止することができる効果が
ある。
第１図〜第３図はそれぞれ本発明の第１の実施例の回路
図、この実施例の動作を説明するための各部信号の波形
図及び電流ミラー回路ＭＯ８ＦＥＴの特性図、第４図〜
第６図はそれぞれ本発明の第２の実施例の回路図、この
実施例の動作を説明するための各部信号の波形図及び電
流ミラー回路のＭＯＳＦＥＴの特性図、第７図（ａ）〜
（ｃ）はそれぞれ従来の半導体メモリに使用されるメモ
リ素子の断面図、シンボル図及び特性図、第８図〜第１
０図はそれぞれ従来の半導体メモリの一例の回路図、こ
の半導体メモリの動作及び課題を説明するための各部信
号の波形図及び電流ミラー回路のＭＯＳＦＥＴの特性図
である。 １・・・・・・メモリセルアレイ、２・・・・・・列選
択回路、３．３Ａ、３Ｂ・・・・・・センス回路、１０
・・・・・・Ｐ型基板、２０・・・・・・ソース拡散層
、３０・・・・・・ドレイン拡散層、３１Ａ〜３１８・
・・・・・電流ミラー回路、Ｄ Ａ １〜ＤＡＮ、ＤＢ
、〜ＤＢ、・・・・・列線、ＩＮＶＩ〜ＩＮＶ３・・・
・・インバータ、Ｍ、〜Ｍ ２４ 、 Ｍ Ｙ １＋〜
ＭＹＩＮ〜ＭＹ２１〜Ｍ Ｙ ｔ Ｎ・・・・・・ＭＯ
ＳＦＥＴＮＭＡ、、〜Ｍ Ａ ＭＮ 。 ＭＢ＋ １〜Ｍ Ｂ Ｍ’ｓ・・・・・・メモリ素子、
Ｗ、〜Ｗヮ・・・・・・行線、ＸＤ・・・・・・行デコ
ーダ、ＹＤ・・・・・・テコーダ。 代理人 弁理士 内 原 晋 第２図 第３図 第５図 （を圧） 第６図 Ｏ−ｍ− ｃｃ−−−−
図、この実施例の動作を説明するための各部信号の波形
図及び電流ミラー回路ＭＯ８ＦＥＴの特性図、第４図〜
第６図はそれぞれ本発明の第２の実施例の回路図、この
実施例の動作を説明するための各部信号の波形図及び電
流ミラー回路のＭＯＳＦＥＴの特性図、第７図（ａ）〜
（ｃ）はそれぞれ従来の半導体メモリに使用されるメモ
リ素子の断面図、シンボル図及び特性図、第８図〜第１
０図はそれぞれ従来の半導体メモリの一例の回路図、こ
の半導体メモリの動作及び課題を説明するための各部信
号の波形図及び電流ミラー回路のＭＯＳＦＥＴの特性図
である。 １・・・・・・メモリセルアレイ、２・・・・・・列選
択回路、３．３Ａ、３Ｂ・・・・・・センス回路、１０
・・・・・・Ｐ型基板、２０・・・・・・ソース拡散層
、３０・・・・・・ドレイン拡散層、３１Ａ〜３１８・
・・・・・電流ミラー回路、Ｄ Ａ １〜ＤＡＮ、ＤＢ
、〜ＤＢ、・・・・・列線、ＩＮＶＩ〜ＩＮＶ３・・・
・・インバータ、Ｍ、〜Ｍ ２４ 、 Ｍ Ｙ １＋〜
ＭＹＩＮ〜ＭＹ２１〜Ｍ Ｙ ｔ Ｎ・・・・・・ＭＯ
ＳＦＥＴＮＭＡ、、〜Ｍ Ａ ＭＮ 。 ＭＢ＋ １〜Ｍ Ｂ Ｍ’ｓ・・・・・・メモリ素子、
Ｗ、〜Ｗヮ・・・・・・行線、ＸＤ・・・・・・行デコ
ーダ、ＹＤ・・・・・・テコーダ。 代理人 弁理士 内 原 晋 第２図 第３図 第５図 （を圧） 第６図 Ｏ−ｍ− ｃｃ−−−−
Claims (1)
- 【特許請求の範囲】 １、行方向、列方向に配列され一端を第１の電源電圧を
供給する第１の電源端子と接続する複数の対をなす第１
及び第２のメモリ素子、選択レベルのとき前記複数のメ
モリ素子を行単位で選択する複数の打線、並びに前記複
数のメモリ素子の他端と列単位でそれぞれ対応して接続
する複数の第１及び第２の列線を備えたメモリセルアレ
イと、前記複数の行線のうちの所定のものを選択レベル
とする行デコーダと、列選択信号のうちの所定のものを
選択レベルとする列デコーダと、前記列選択信号に従っ
て第１の列線を第１の出力端に第２の列線を第２の出力
端に接続する列選択回路と、この列選択回路の第１及び
第２の出力端と接続する第１及び第２の列線をそれぞれ
対応してデータ読出し電圧にプリチャージする第１及び
第２のインバータ及び一導電型のＭＯＳＦＥＴＮソース
を第２の電源端子と接続する逆導電型の第３及び第４の
ＭＯＳＦＥＴを備え前記列選択回路の第１の出力端から
の電流を出力端へ伝達する第１の電流ミラー回路、ソー
スを前記第２の電源端子と接続する逆導電型の第５及び
第６のＭＯＳＦＥＴを備え前記列選択回路の第２の出力
端からの電流を出力端へ伝達する第２の電流ミラー回路
、ソースを前記第１の電源端子と接続しゲート及びドレ
インを前記第１の電流ミラー回路の出力端と接続する一
導電型の第７のＭＯＳＦＥＴ及びソースを前記第１の電
源端子と接続しゲートを前記第７のＭＯＳＦＥＴのゲー
トと接続しドレインを前記第２の電流ミラー回路の出力
端と接続し出力端とする一導電型の第８のＭＯＳＦＥＴ
を備え前記第１の電流ミラー回路の出力端からの電流を
出力端へ伝達する第３の電流ミラー回路、並びに入力端
を前記第２及び第３の電流ミラー回路の出力端と接続し
この入力端の電圧を反転増幅する第３のインバータを含
むセンス回路とを有する半導体メモリにおいて、前記第
３の電流ミラー回路の入力端に流れる電流と出力端に流
れる電流との比を、前記第３のインバータの出力信号に
より切換える電流比切換手段を設けたことを特徴とする
半導体メモリ。 ２、電流比切換手段が、ゲート及びドレインを第８のＭ
ＯＳＦＥＴのゲート及びドレインとそれぞれ対応して接
続する一導電型の第９のＭＯＳＦＥＴと、ソースを第１
の電源端子と接続しゲートを第３のインバータの出力端
と接続しドレインを前記第９のＭＯＳＦＥＴのソースと
接続する一導電型の第１０のＭＯＳＦＥＴとを含んで構
成された請求項１記載の半導体メモリ。 ３、電流比切換手段が、ゲート及びドレインを第８のＭ
ＯＳＦＥＴのゲート及びドレインとそれぞれ対応して接
続する一導電型の少なくとも１つの第９のＭＯＳＦＥＴ
と、ソースを第１の電源端子と接続しゲートを第３のイ
ンバータの出力端と接続しドレインを前記第９のＭＯＳ
ＦＥＴのソースと接続する一導電型の少なくとも１つの
第１０のＭＯＳＦＥＴと、ゲート及びドレインを第７の
ＭＯＳＦＥＴのゲート及びドレインとそれぞれ対応して
接続する一導電型の少なくとも１つの第１１のＭＯＳＦ
ＥＴとを含んで構成された請求項１記載の半導体メモリ
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27825890A JP2586724B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体メモリ |
| US07/772,431 US5267207A (en) | 1990-10-17 | 1991-10-07 | Electrically programmable read only memory device with reliable sense amplifier circuit |
| KR1019910018170A KR950000424B1 (ko) | 1990-10-17 | 1991-10-16 | 고신뢰성 감지 증폭기 회로를 구비한 프로그램 가능한 판독 전용 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27825890A JP2586724B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04153998A true JPH04153998A (ja) | 1992-05-27 |
| JP2586724B2 JP2586724B2 (ja) | 1997-03-05 |
Family
ID=17594832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27825890A Expired - Lifetime JP2586724B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5267207A (ja) |
| JP (1) | JP2586724B2 (ja) |
| KR (1) | KR950000424B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428568A (en) * | 1991-10-30 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Electrically erasable and programmable non-volatile memory device and a method of operating the same |
| US5369614A (en) * | 1992-10-12 | 1994-11-29 | Ricoh Company, Ltd. | Detecting amplifier with current mirror structure |
| JP2894115B2 (ja) * | 1992-11-10 | 1999-05-24 | 松下電器産業株式会社 | カラム選択回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125282A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | Ｒｏｍ装置用センスアンプ |
| US4907201A (en) * | 1986-05-07 | 1990-03-06 | Mitsubishi Denki Kabushiki Kaisha | MOS transistor circuit |
| US4791324A (en) * | 1987-04-10 | 1988-12-13 | Motorola, Inc. | CMOS differential-amplifier sense amplifier |
| US4879682A (en) * | 1988-09-15 | 1989-11-07 | Motorola, Inc. | Sense amplifier precharge control |
-
1990
- 1990-10-17 JP JP27825890A patent/JP2586724B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-07 US US07/772,431 patent/US5267207A/en not_active Expired - Fee Related
- 1991-10-16 KR KR1019910018170A patent/KR950000424B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950000424B1 (ko) | 1995-01-19 |
| JP2586724B2 (ja) | 1997-03-05 |
| US5267207A (en) | 1993-11-30 |
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