TWI463500B - 非揮發性記憶體裝置之單位單元和具有其之非揮發性記憶體裝置 - Google Patents

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Description

非揮發性記憶體裝置之單位單元和具有其之非揮發性記憶體裝置
本發明係關於半導體設計技術；且更特定言之，係關於單次可程式化(OTP)單位單元及具有其之非揮發性記憶體裝置。
本發明主張2008年2月13日所申請之韓國專利申請案第10-2008-0013045號的優先權，該案以引用之方式併入本文中。
由於單次可程式化(OTP)記憶體裝置具有即使在斷電狀態中仍保留儲存於記憶體單元中之資料的非揮發性特性，因此該等OTP記憶體裝置正變得廣泛用作可替代記憶棒、通用串列匯流排(USB)驅動器及硬碟之記憶體裝置。
圖1為習知OTP單位單元之等效電路圖。
參看圖1，習知OTP單位單元包括一連接於第一輸入端子A與節點B之間的反熔絲ANT_FS及串聯連接於節點B與輸出端子E(亦即，在讀取操作中輸出資料所經由之端子)之間的n-通道電晶體NM1及NM2。
在下文中，將給出對習知OTP單位單元之寫入/讀取操作的描述。
寫入操作
首先，使節點B接地。接著，將高電壓VPP施加至第一輸入端子A，且將對應於接地電壓之邏輯低位準L施加至第二輸入端子C及第三輸入端子D。因此，高電場形成於基板與包括MOS電晶體之反熔絲ANT_FS的閘極之間，從而使形成於基板與閘極之間的閘極絕緣層斷裂。因此，使基板與反熔絲ANT_FS之閘極電短路。
讀取操作
在完成寫入操作之後，將電源電壓VDD施加至第一輸入端子A，且將對應於電源電壓VDD之邏輯高位準H施加至第二輸入端子C及第三輸入端子D。因此，自第一輸入端子A，經由反熔絲ANT_FS以及第一電晶體NM1及第二電晶體NM2，至輸入端子E而形成電流路徑。因此，使施加至第一輸入端子A之電源電壓VDD轉移至輸出端子E，以使得偵測到電源電壓VDD。
然而，圖1中所說明之習知OTP單位單元具有以下限制性。
如以上所描述，在讀取操作中自第一輸入端子A至輸出端子E所形成之電流路徑(亦即，資料路徑)必須包括串聯連接之第一電晶體NM1及第二電晶體NM2。因此，在經電壓降低第一電晶體NM1及第二電晶體NM2之臨限電壓之和(亦即，VDD-2Vt，其中"Vt"表示第一電晶體N M1及第二電晶體NM2中之每一者的臨限電壓)的狀態中輸出經由輸出端子E所偵測到的最終資料。因此，經由輸出端子E所感測之資料的感測容限藉由電壓降而降級，因此導致故障。該故障造成OTP單位單元之讀取操作可靠性的降級。
本發明之一實施例係針對非揮發性記憶體裝置之單位單元及具有該單位單元的非揮發性記憶體裝置，該非揮發性記憶體裝置可改良在讀取操作中之資料感測容限，藉以使得有可能改良操作可靠性。
根據本發明之一態樣，提供非揮發性記憶體裝置之一單位單元，其包括：一反熔絲，其連接於一輸出端子與一接地電壓端子之間；一第一開關單元，其連接至該輸出端子以將一寫入電壓轉移至該輸出端子；及一第二開關單元，其連接至該輸出端子以將一讀取電壓轉移至該輸出端子。
根據本發明之另一態樣，提供非揮發性記憶體裝置之一單位單元，其包括：一反熔絲，其連接於一節點與一接地電壓端子之間；一第一開關單元，其連接至該節點以將一寫入電壓轉移至該節點；一第二開關單元，其連接於該節點與一輸出端子之間；及一第三開關單元，其連接至該輸出端子以將一讀取電壓轉移至該輸出端子。
根據本發明之另一態樣，提供非揮發性記憶體裝置，其包括：一單元陣列，其包含以一矩陣類型排列之複數個單位單元；複數個資料線，其共同連接至該等單位單元之一輸出端子；及複數個感測器單元，其包含經組態以分別使該等資料線之電壓反相的反相器。
根據本發明之另一態樣，提供非揮發性記憶體裝置，其包括：一單元陣列，其包含以一矩陣類型排列之複數個如技術方案1的單位單元；複數個寫入驅動線，其經組態以選擇及控制該單位單元之第一開關單元；複數個第一讀取驅動線，其經組態以選擇及控制該單位單元之第二開關單元；複數個資料線，其連接至該單位單元之一輸出端子；複數個第三開關單元，其經組態以將該讀取電壓轉移至該資料線；一第二讀取驅動線，其經組態以共同選擇及控制該等第三開關單元；及複數個感測器單元，其經組態以感測該資料線之電壓。
根據本發明之另一態樣，提供非揮發性記憶體裝置，其包括：一單元陣列，其包含以一矩陣類型排列之複數個如技術方案2的單位單元；複數個寫入驅動線，其經組態以選擇及控制該單位單元之第一開關單元；複數個第一讀取驅動線，其經組態以選擇及控制該單位單元之第二開關單元；複數個資料線，其連接至該單位單元之一輸出端子；一第二讀取驅動線，其經組態以共同選擇及控制該等單位單元之第三開關單元；及複數個感測器單元，其經組態以感測該資料線之電壓。
本發明之其他目標及優點可藉由以下描述而被理解，且參考本發明之實施例而變得顯而易見。又，對於熟習本發明相關之技術者而言明顯的係，可藉由如所主張之手段及其組合而實現本發明之目標及優點。
本發明之優點、特徵及態樣自參看隨附圖式之實施例的以下描述將變得顯而易見，在下文中闡述該描述。現將參看隨附圖式描述本發明，在該等圖式中展示本發明之例示性實施例。然而，本發明可以許多不同形式被體現且不應被解釋為限於本文中所闡述之實施例；實情為，提供此等實施例，以使得本揭示案將為全面的及完整的，且將向熟習此項技術者充分傳達本發明之概念。圖式中之相同參考數字表示相同元件，且因此為了簡潔起見將省略該等元件之描述。本文中所使用之術語"電晶體"包括根據經輸入至閘極之控制信號而操作為開關單元的任何單元。電晶體之實例包括接面場效電晶體(JFET)及金屬氧化物半導體場效電晶體(MOSFET)。
實施例1
圖2為根據本發明之實施例1之非揮發性記憶體裝置之單位單元的等效電路圖。圖3A及圖3B為圖2中所說明之第一開關單元SW1的電路圖。圖4A及圖4B為圖2中所說明之第二開關單元SW2的電路圖。圖5A及圖5B為圖2中所說明之反熔絲ANT_FS的電路圖。圖6A及圖6B為說明根據本發明之實施例1之非揮發性記憶體裝置之單位單元的操作特性之電路圖。
參看圖2，根據本發明之實施例1之非揮發性記憶體裝置的單位單元包括一連接於接地電壓端子D與輸出端子C(亦即，在讀取操作中輸出資料所經由的端子)之間的反熔絲ANT_FS、一連接於第一輸入端子A與輸出端子C之間的第一開關單元SW1，及一連接於第二輸入端子B與輸出端子C之間的第二開關單元SW2。
如圖3A及圖3B中所說明，第一開關單元SW1可包括一電晶體(亦即，主動裝置)以將輸入至第一輸入端子A之寫入電壓轉移至輸出端子C。在本文中，電晶體可為低壓電晶體或高壓電晶體。又，電晶體可為p-通道電晶體或n-通道電晶體。較佳地，第一開關單元SW1包括一驅動能力優於n-通道電晶體之p-通道電晶體。在此情況下，電晶體具有一連接至第一輸入端子A之汲極、一連接至輸出端子C之源極，及一連接至第三輸入端子E之閘極。
如圖4A及圖4B所說明，第二開關單元SW2以輸出端子C之觀點並行連接至第一開關單元SW1。又，第二開關單元SW2可包括一電晶體(亦即，主動裝置)以將輸入至第二輸入端子B之讀取電壓轉移至輸出端子C。在本文中，電晶體之通道類型可與第一開關單元SW1之電晶體的通道類型相同或不同。又，電晶體具有一連接至第二輸入端子B之汲極、一連接至輸出端子C之源極，及一連接至第四輸入端子F之閘極。
如圖5A及圖5B中所說明，反熔絲ANT_FS可包括一電晶體(亦即，主動裝置)或一電容器(亦即，被動裝置)。在本文中，電晶體可為p-通道電晶體或n-通道電晶體。又，電晶體之閘極連接至輸出端子C，電晶體之汲極及源極彼此連接且共同連接至接地電壓端子D。電容器具有一連接至輸出端子C之第一端子(亦即，上部電極)及一連接至接地電壓端子D之第二端子(亦即，下部電極)。
在下文中，將給出對根據本發明之實施例1之非揮發性記憶體裝置之單位單元的操作之描述。舉例而言，在本文中，第一開關單元SW1包括一p-通道電晶體，且第二開關單元SW2包括一n-通道電晶體。反熔絲ANT_FS包括一n-通道電晶體。
將參考表2及圖6A與圖6B進行描述。在本文中，圖6A為說明寫入操作中之電流路徑的等效電路圖，且圖6B為說明讀取操作中之電流路徑的等效電路圖。
寫入操作
首先，使接地電壓端子D接地。接著，將高電壓VPP施加至第一輸入端子A，且將對應於接地電壓之邏輯低位準L施加至第三輸入端子E及第四輸入端子F。在此狀況下，僅接通包括一p-通道電晶體之第一開關單元SW1。因此，第一輸入端子A與輸出端子C彼此電連接，且第二輸入端子B與輸出端子C彼此電斷開。因此，高電壓VPP經由第一開關單元SW1而轉移至反熔絲ANT_FS以使形成於基板與反熔絲ANT_FS之閘極之間的閘極絕緣層斷裂。
讀取操作
在完成寫入操作之後，將對應於讀取電壓之電源電壓VDD施加至第二輸入端子B，且將對應於電源電壓VDD之邏輯高位準H施加至第三輸入端子E及第四輸入端子F。在此狀況下，僅接通包括一n-通道電晶體之第二開關單元SW2。
因此，第二輸入端子B與輸出端子C彼此電連接，且第一輸入端子A與輸出端子C彼此電斷開。因此，自第二輸入端子B，經由第二開關單元SW2，至反熔絲ANT_FS而形成電流路徑。
在此情況下，因為反熔絲ANT_FS之閘極絕緣層斷裂，所以輸出端子C經由反熔絲ANT_FS而電連接至接地電壓端子D。因此，將對應於接地電壓之資料輸出至由感測器單元感測之輸出端子C。
實施例2
圖7為根據本發明之實施例2之非揮發性記憶體裝置之單位單元的等效電路圖。圖8A及圖8B為說明根據本發明之實施例2之非揮發性記憶體裝置之單位單元的操作特性之電路圖。
參看圖7，根據本發明之實施例2之非揮發性記憶體裝置的單位單元基本上包括一反熔絲ANT_FS、一第一開關單元SW1及一第二開關單元SW2，如同根據本發明之實施例1之非揮發性記憶體裝置的單位單元。
又，根據本發明之實施例2之非揮發性記憶體裝置的單位單元進一步包括一串聯連接至第二開關單元SW2之第三開關單元SW3。因此，第一開關單元SW1並聯連接至彼此串聯連接之第二開關單元SW2與第三開關單元SW3。
第一開關單元SW1可包括一電晶體(亦即，主動裝置)以將寫入電壓轉移至連接至節點H之反熔絲ANT_FS的輸入端子。在本文中，電晶體可為p-通道電晶體或n-通道電晶體。在此情況下，電晶體具有一連接至第一輸入端子A之汲極、一連接至節點H之源極，及一連接至第三輸入端子E之閘極。
第二開關單元SW2連接於輸出端子C與節點H之間。如同第一開關單元SW1，第二開關單元SW2可包括一電晶體(亦即，主動裝置)。在本文中，電晶體可為p-通道電晶體或n-通道電晶體。在此情況下，電晶體具有一連接至輸出端子C之汲極、一連接至節點H之源極，及一連接至第四輸入端子F之閘極。
如同第二開關單元SW2，第三開關單元SW3可包括一電晶體(亦即，主動裝置)以將讀取電壓轉移至輸出端子C。在本文中，電晶體可為p-通道電晶體或n-通道電晶體。在此情況下，電晶體具有一連接至第二輸入端子B之汲極、一連接至輸出端子C之源極，及一連接至第五輸入端子G之閘極。
同時，第一至第三開關單元SW1、SW2及SW3可具有相同通道類型或可具有不同通道類型。較佳地，第一開關單元SW1及第三開關單元SW3具有一p-通道，且第二開關單元SW2具有一n-通道。
在下文中，將給出對根據本發明之實施例2之非揮發性記憶體裝置之單位單元的操作之描述。舉例而言，在本文中，第一開關單元SW1及第三開關單元SW3包括一p-通道電晶體，且第二開關單元SW2包括一n-通道電晶體。反熔絲ANT_FS包括一n-通道電晶體。
將參考表3及圖8A與圖8B進行描述。在本文中，圖8A為說明寫入操作中之電流路徑的等效電路圖，且圖8B為說明讀取操作中之電流路徑的等效電路圖。
寫入操作
首先，使接地電壓端子D接地。接著，將高電壓VPP施加至第一輸入端子A，且將邏輯低位準L施加至第三輸入端子E及第四輸入端子F。又，將邏輯高位準H施加至第五輸入端子G。在此狀況下，僅接通第一開關。
因此，第一輸入端子A與節點H彼此電連接，且第二輸入端子B與節點H彼此電斷開。因此，高電壓VPP經由第一開關單元SW1而轉移至反熔絲ANT_FS以使形成於基板與反熔絲ANT_FS之閘極之間的閘極絕緣層斷裂。亦即，使閘極與基板電短路。
讀取操作
在完成寫入操作之後，將對應於讀取電壓之電源電壓VDD施加至第二輸入端子B，且將邏輯高位準H施加至第三輸入端子E及第四輸入端子F。又，將邏輯低位準L施加至第五輸入端子G。在此狀況下，接通第二開關單元SW2及第三開關單元SW3。
因此，第二輸入端子B與節點H彼此電連接，且第一輸入端子A與節點H彼此電斷開。因此，自第二輸入端子B，經由第二開關單元SW2及第三開關單元SW3，至反熔絲ANT_FS而形成電流路徑。在此情況下，因為反熔絲ANT_FS之閘極絕緣層斷裂，所以輸出端子C經由第二開關單元SW2及反熔絲ANT_FS而電連接至接地電壓端子D。因此，將對應於接地電壓之資料輸出至由感測器單元感測之輸出端子C。
實施例3
圖9為根據本發明之實施例3之非揮發性記憶體裝置之單位單元的等效電路圖。
參看圖9，除了連接至輸出端子C之感測器單元SA之外，根據本發明之實施例3之非揮發性記憶體裝置的單位單元之組態及操作與實施例2之非揮發性記憶體裝置的單位單元之組態及操作相同，為了簡潔起見將省略對其之描述。
感測器單元SA包括一反相器，該反相器使在讀取操作中經由輸出端子C所輸出之電壓反相。在本文中，反相器包括一CMOS電晶體，在該CMOS電晶體中p-通道電晶體與n-通道電晶體以互補方式連接。具體言之，p-通道電晶體之源極與n-通道電晶體之汲極彼此連接。又，電晶體之閘極彼此連接。又，p-通道電晶體之汲極連接至電源電壓VDD，且n-通道電晶體之汲極連接至接地電壓VSS。
在下文中，將給出對根據本發明之以上所描述之實施例1至實施例3之包括一單位單元的非揮發性記憶體裝置之單元陣列的描述。
實施例4
圖10為根據本發明之實施例4之非揮發性記憶體裝置的等效電路圖。
參看圖10，根據本發明之實施例4之非揮發性記憶體裝置的記憶體單元陣列包括以矩陣類型排列之複數個單位單元UC。在本文中，如同實施例1之單位單元，單位單元UC包括一開關單元SW1、一第二開關單元SW2，及一串聯連接至第一開關單元SW1及第二開關單元SW2之反熔絲ANT_FS。舉例而言，在單位單元UC中，第一開關單元SW1包括一p-通道電晶體，且第二開關單元SW2包括一n-通道電晶體。
又，根據本發明之實施例4之非揮發性記憶體裝置的記憶體單元陣列包括：複數個寫入驅動線WR_CT0至WR_CTn(n：自然數)，其用於選擇單位單元UC之第一開關單元SW1；及複數個讀取驅動線RD_CT0至RD_CTm(m：自然數)，其用於選擇單位單元UC之第二開關單元SW2。
寫入驅動線WR_CT0至WR_CTn在列方向上延伸以連接至在列方向上排列之單位單元UC中之每一者的第一開關單元SW1，亦即，p-通道電晶體之閘極。讀取驅動線RD_CT0至RD_CTm垂直於寫入驅動線WR_CT0至WR_CTn在行方向上延伸以連接至在行方向上排列之單位單元UC中之每一者的第二開關單元SW2，亦即，n-通道電晶體之閘極。
又，根據本發明之實施例4之非揮發性記憶體裝置的記憶體單元陣列包括資料線DL0至DLn(n：自然數)及寫入電壓供應線WRL0至WRLm(m：自然數)。在本文中，資料線DL0至DLn在讀取操作中將讀取電壓轉移至各別單位單元UC，且在讀取操作中將自各別單位單元UC輸出之資料轉移至感測器單元SA0至SAn(n：自然數)。寫入電壓供應線WRL0至WRLm在寫入操作中將寫入電壓轉移至各別單位單元UC。
資料線DL0至DLn在列方向上延伸以連接感測器單元SA0至SAn中之每一者的輸入端子及在列方向上排列之單位單元UC中之每一者的輸出端子。資料線連接第二開關單元SW2(較佳地，n-通道電晶體之汲極)及感測器單元SA0至SAn之輸入端子。
在讀取操作中，資料線DL0至DLn將經由第三開關單元SW3轉移之讀取電壓(亦即，電源電壓VDD)轉移至第二開關單元SW2，且將自第二開關單元SW2輸出之資料轉移至相應感測器單元SA0至SAn。
寫入電壓供應線WRL0至WRLm在行方向上延伸以連接至在行方向上排列之單位單元中之每一者的第一開關單元SW1，亦即，p-通道電晶體之汲極。在寫入操作中，寫入電壓供應線WRL0至WRLm將寫入電壓(亦即，高電壓VPP)轉移至在行方向上排列之單位單元UC中之每一者的第一開關單元SW1。
又，根據本發明之實施例4之非揮發性記憶體裝置的記憶體單元陣列包括複數個感測器單元SA0至SAn，將該等感測器單元SA0至SAn分別提供至相應資料線DL0至DLn以感測經由相應資料線DL0至DLn所輸出之資料。感測器單元SA0至SAn可包括一反相器或一差動放大器(參看圖11)。較佳地，感測器單元SA0至SAn包括一反相器，該反相器之電路結構為簡單的且因此在佔據面積及功率消耗方面為有利的。
又，根據本發明之實施例4之非揮發性記憶體裝置的記憶體單元陣列包括第三開關單元SW3，該第三開關單元SW3在讀取操作中回應於讀取操作信號RD_EN而將讀取電壓(亦即，電源電壓VDD)轉移至相應資料線DL0至DLn。在本文中，第三開關單元SW3可包括一n-通道電晶體或一p-通道電晶體。較佳地，第三開關單元SW3包括一驅動能力優於n-通道電晶體之p-通道電晶體。
在下文中，將給出對根據本發明之實施例4之非揮發性記憶體裝置之寫入/讀取操作的描述。舉例而言，在本文中，將給出對連接至寫入驅動線WR_CT0及讀取驅動線RD_CT0兩者之單位單元UC之寫入/讀取操作的描述。
將參考表4進行描述。
寫入操作
首先，使反熔絲ANT_FS之一末端接地。接著，將寫入電壓(亦即，高電壓VPP)施加至寫入電壓供應線WRL0至WRLm。又，將邏輯低位準L施加至寫入驅動線WR_CT0，且將邏輯高位準H施加至其他寫入驅動線WR_CT1至WR_CTn。又，將邏輯位準L施加至讀取驅動線RD_CT0至RD_CTm。
又，在邏輯高狀態中施加讀取操作信號RD_EN。在此狀況下，僅接通第一開關單元SW1，以使得寫入電壓供應線WRL0與反熔絲ANT_FS彼此電連接。因此，將經由寫入電壓供應線WRL0所施加之高電壓VPP經由第一開關單元SW1而轉移至反熔絲ANT_FS。因此，藉由高電場而使形成於基板與反熔絲ANT_FS之閘極之間的閘極絕緣層斷裂。
讀取操作
在完成寫入操作之後，將邏輯高位準H施加至寫入驅動線WR_CT0。又，將邏輯高位準H施加至讀取驅動線RD_CT0，且將邏輯低位準L施加至其他讀取驅動線RD_CT1至RD_CTm。又，在邏輯低狀態中施加讀取操作信號RD_EN。
在此狀況下，接通第二開關單元SW2及第三開關單元SW3，以使得將讀取電壓(亦即，電源電壓VDD)經由第三開關單元SW3而轉移至相應資料線DL0。因此，自資料線DL0，經由第二開關單元SW2，至反熔絲ANT_FS而形成電流路徑。
在此情況下，因為反熔絲ANT_FS之閘極絕緣層斷裂，所以資料線DL0經由第二開關單元SW2及反熔絲ANT_FS而電連接至接地電壓端子。因此，感測器單元SA0感測來自資料線DL0之對應於接地電壓的資料。
實施例5
圖11為根據本發明之實施例5之非揮發性記憶體裝置的等效電路圖。
參看圖11，除了感測器單元SA0至SAn包括一差動放大器以替代反相器之外，根據本發明之實施例5之非揮發性記憶體裝置的記憶體單元陣列具有與實施例4之非揮發性記憶體裝置之記憶體單元陣列相同的結構。在本文中，差動放大器包括p-通道電晶體PM1及PM2與n-通道電晶體NM1、NM2及NM3。藉由偏壓信號BIAS來操作差動放大器以比較參考電壓VREF與自相應資料線輸出之相應單位單元的資料且在輸出之前對其加以放大。
除了感測器單元SA0至SAn之外，其他組件與實施例4之組件相同，且因此為了簡潔起見將省略該等組件之詳細描述。
實施例6
圖12為根據本發明之實施例6之非揮發性記憶體裝置的等效電路圖。
參看圖12，根據本發明之實施例6之非揮發性記憶體裝置的記憶體單元陣列包括單位單元UC，該單位單元UC包括第三開關單元SW3，此與實施例4不同。亦即，雖然實施例4之第三開關單元SW3連接至相應資料線DL0至DLn的末端(亦即，感測器單元SA0至SAn之輸入端子)，但實施例6之第三開關單元SW3包括於單位單元UC中。
除了單位單元UC之外，其他組件與實施例4之組件相同，且因此為了簡潔起見將省略該等組件之詳細描述。
實施例7
圖13為根據本發明之實施例7之非揮發性記憶體裝置的等效電路圖。
參看圖13，根據本發明之實施例7之非揮發性記憶體裝置的記憶體單元陣列包括單位單元UC，該單位單元UC不僅包括第三開關單元SW3而亦包括感測器單元SA0至SAn，此與實施例6不同。亦即，雖然實施例6之感測器單元SA0至SAn安置於相應資料線DL0至DLn之末端處，但實施例7之感測器單元SA0至SAn包括於單位單元UC中。
因此，與實施例6不同，實施例7不需要將在列方向上排列之複數個單位單元UC之輸出端子共同連接至感測器單元SA0至SAn的複數個資料線DL0至DLn。因此，實施例7可最小化資料損耗，亦即，由於資料線之電阻值產生的資料損耗，該資料損耗可產生於根據實施例6及實施例5之包括資料線之記憶體單元陣列結構中，藉以使得有可能改良資料感測容限。
除了單位單元UC之外，其他組件與實施例4之組件相同，且因此為了簡潔起見將省略該等組件之詳細描述。
實施例8
圖14為根據本發明之實施例8之非揮發性記憶體裝置的等效電路圖。
參看圖14，根據本發明之實施例8之非揮發性記憶體裝置的記憶體單元陣列包括複數個單位單元UC，該複數個單位單元UC中之每一者包括一第一開關單元SW1及一反熔絲ANT_FS。舉例而言，在單位單元UC中，第一開關單元SW1包括一p-通道電晶體，且反熔絲ANT_FS包括一n-通道電晶體。
又，根據本發明之實施例8之非揮發性記憶體裝置的記憶體單元陣列包括複數個第二開關單元SW2，該複數個第二開關單元SW2分別安置於相應列以將寫入電壓(亦即，高電壓VPP)轉移至第一開關單元SW1。在本文中，第二開關單元SW2可包括一n-通道電晶體或一p-通道電晶體，且回應於寫入操作信號WR_EN0至WR_ENn而將高電壓VPP轉移至第一開關單元SW1。
又，根據本發明之實施例8之非揮發性記憶體裝置的記憶體單元陣列包括複數個讀取驅動線RD_CT0至RD_CTm(m：自然數)以用於選擇單位單元UC之第一開關單元SW1。讀取驅動線RD_CT0至RD_CTm在行方向上延伸以電連接至在行方向上排列之單位單元UC中之每一者的第一開關單元SW1，亦即，p-通道電晶體之閘極。
又，根據本發明之實施例8之非揮發性記憶體裝置的記憶體單元陣列包括資料線DL0至DLn(n：自然數)。在讀取操作中，資料線DL0至DLn將讀取電壓轉移至每一單位單元UC之輸出端子N(亦即，第一開關單元與第二開關單元之間的連接)，且在讀取操作中將自各別單位單元UC輸出之資料轉移至感測器單元SA0至SAn(n：自然數)。
資料線DL0至DLn在列方向上延伸以連接感測器單元SA0至SAn中之每一者的輸入端子及在列方向上排列之單位單元UC中之每一者的輸出端子。資料線連接第一開關單元SW1(具體言之，p-通道電晶體之汲極)及感測器單元SA0至SAn之輸入端子。在讀取操作中，資料線DL0至DLn將經由第三開關單元SW3所轉移之讀取電壓(亦即，電源電壓VDD)轉移至第一開關單元SW1，且將自第一開關單元SW1輸出之資料轉移至相應感測器單元SA0至SAn。
又，根據本發明之實施例8之非揮發性記憶體裝置的記憶體單元陣列包括複數個感測器單元SA0至SAn，將該等感測器單元SA0至SAn分別提供至相應資料線DL0至DLn以感測經由相應資料線DL0至DLn輸出之資料。感測器單元SA0至SAn包括一反相器，該反相器具有連接至資料線DL0至DLn之末端的輸入端子。
又，根據本發明之實施例8之非揮發性記憶體裝置的記憶體單元陣列包括第三開關單元SW3，該第三開關單元SW3回應於讀取操作信號RD_EN而將讀取電壓(亦即，電源電壓VDD)轉移至相應資料線DL0至DLn。在本文中，第三開關單元SW3可包括一n-通道電晶體或一p-通道電晶體。較佳地，第三開關單元SW3包括一p-通道電晶體，其驅動能力優於n-通道電晶體。
在下文中，將給出對根據本發明之實施例8之非揮發性記憶體裝置之寫入/讀取操作的描述。舉例而言，在本文中，將給出對由讀取驅動線RD_CT0及寫入操作信號WR_EN0所選擇之單位單元UC之寫入/讀取操作的描述。
將參考表5進行描述。
寫入操作
首先，使反熔絲ANT_FS之一末端接地。接著，在邏輯低狀態中施加寫入操作信號WR_EN0，且在邏輯高狀態中施加其他寫入操作信號WR_EN1至WR_ENn。又，將邏輯低位準L施加至讀取驅動線RD_CT0，且將邏輯高位準H施加至其他讀取驅動線RD_CT1至RD_CTm。又，在邏輯高狀態中施加讀取操作信號RD_EN。因此，將寫入電壓(亦即，高電壓VPP)經由第一開關單元SW1及第二開關單元SW2而轉移至反熔絲ANT_FS。因此，藉由高電場使形成於基板與反熔絲ANT_FS之閘極之間的閘極絕緣層斷裂。
讀取操作
在完成寫入操作之後，在邏輯高狀態中施加寫入操作信號WR_EN0。又，將邏輯低位準L施加至讀取驅動線RD_CT0，且將邏輯高位準H施加至其他讀取驅動線RD_CT1至RD_CTm。又，在邏輯低狀態中施加讀取操作信號RD_EN。
在此狀況下，接通第一開關單元SW1及第三開關單元SW3，以使得將讀取電壓(亦即，電源電壓VDD)經由第三開關單元SW3而轉移至相應資料線DL0。因此，自資料線DL0，經由第一開關單元SW1，至反熔絲ANT_FS而形成電流路徑。在此情況下，因為反熔絲ANT_FS之閘極絕緣層斷裂，所以資料線DL0經由第一開關單元SW1及反熔絲ANT_FS而電連接至接地電壓端子。因此，感測器單元SA0感測來自資料線DL0之對應於接地電壓的資料。
可藉由包括以上所描述之組態的本發明而達成以下效應。
第一，根據本發明，連接至反熔絲之第一及第二開關單元彼此並聯連接以將寫入電壓及讀取電壓經由不同路徑而轉移至反熔絲。因此，本發明最小化讀取操作中之讀取電壓損耗且改良由單位單元之輸出端子所感測之資料的感測容限，藉以使得有可能改良操作可靠性。
第二，根據本發明，使用反相器實施感測自單位單元輸出之資料的感測器單元。因此，本發明簡化電路結構，藉以使得有可能減小佔據面積及功率消耗。
雖然已關於具體實施例而描述了本發明，但熟習此項技術者將顯而易見，在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下可進行各種改變及修改。
A．．．第一輸入端子
ANT_FS．．．反熔絲
B．．．節點
BIAS．．．偏壓信號
C．．．第二輸入端子/輸出端子
D．．．第三輸入端子/接地電壓端子
DL0．．．資料線
DL1．．．資料線
DLn．．．資料線
E．．．輸出端子/第三輸入端子
F．．．第四輸入端子
G．．．第五輸入端子
H．．．邏輯高位準/節點
N．．．輸出端子
NM1n-．．．通道電晶體/第一電晶體
NM2n-．．．通道電晶體/第二電晶體
NM3n-．．．通道電晶體
PM1p-．．．通道電晶體
PM2p-．．．通道電晶體
RD_CT0．．．讀取驅動線
RD_CT1．．．讀取驅動線
RD_CT2．．．讀取驅動線
RD_CTm．．．讀取驅動線
RD_EN．．．讀取操作信號
SA．．．感測器單元
SA0．．．感測器單元
SA1．．．感測器單元
SAn．．．感測器單元
SW1．．．第一開關單元
SW2．．．第二開關單元
SW3．．．第三開關單元
UC．．．單位單元
VDD．．．電源電壓
VPP．．．高電壓
VREF．．．參考電壓
VSS．．．接地電壓
WR_CT0．．．寫入驅動線
WR_CT1．．．寫入驅動線
WR_CTn．．．寫入驅動線
WR_EN0．．．寫入操作信號
WR_EN1．．．寫入操作信號
WR_ENn．．．寫入操作信號
WR_L0．．．寫入電壓供應線
WRL1．．．寫入電壓供應線
WRL2．．．寫入電壓供應線
WRLm．．．寫入電壓供應線
圖1為習知OTP單位單元之等效電路圖。
圖2為根據本發明之實施例1之非揮發性記憶體裝置之單位單元的等效電路圖。
圖3A及圖3B為圖2中所說明之第一開關單元SW1的電路圖。
圖4A及圖4B為圖2中所說明之第二開關單元SW2的電路圖。
圖5A及圖5B為圖2中所說明之反熔絲ANT_FS的電路圖。
圖6A及圖6B為說明根據本發明之實施例1之非揮發性記憶體裝置之單位單元的操作特性之電路圖。
圖7為根據本發明之實施例2之非揮發性記憶體裝置之單位單元的等效電路圖。
圖8A及圖8B為說明根據本發明之實施例2之非揮發性記憶體裝置之單位單元的操作特性之電路圖。
圖9為根據本發明之實施例3之非揮發性記憶體裝置之單位單元的等效電路圖。
圖10為根據本發明之實施例4之非揮發性記憶體裝置的等效電路圖。
圖11為根據本發明之實施例5之非揮發性記憶體裝置的等效電路圖。
圖12為根據本發明之實施例6之非揮發性記憶體裝置的等效電路圖。
圖13為根據本發明之實施例7之非揮發性記憶體裝置的等效電路圖。
圖14為根據本發明之實施例8之非揮發性記憶體裝置的等效電路圖。
A．．．第一輸入端子
ANT_FS．．．反熔絲
B．．．節點
C．．．第二輸入端子/輸出端子
D．．．第三輸入端子/接地電壓端子
SW1．．．第一開關單元
SW2．．．第二開關單元

Claims (39)

  1. 一種非揮發性記憶體裝置之單位單元，其包含：一反熔絲，其連接於一節點與一接地電壓端子之間；一第一開關單元，其連接至該節點以將一寫入電壓轉移至該節點；一第二開關單元，其連接於該節點與一輸出端子之間；及一第三開關單元，其連接至該輸出端子及經組態以將一讀取電壓轉移至該輸出端子，其中該輸出端子共同地直接地連接至該第二開關單元之一汲極/源極端子及該第三開關單元之一源極/汲極端子。
  2. 如請求項1之單位單元，其中該第一開關單元及該第二開關單元包含電晶體。
  3. 如請求項1之單位單元，其中該第一開關單元及該第二開關單元包含具有相同通道類型或不同通道類型之電晶體。
  4. 如請求項1之單位單元，其中該第一開關單元包含一p-通道電晶體，且該第二開關單元包含一n-通道電晶體。
  5. 如請求項1之單位單元，其中該反熔絲包含一電晶體。
  6. 如請求項1之單位單元，其中該反熔絲包含一電容器。
  7. 如請求項1之單位單元，其中該第三開關單元包含一電晶體。
  8. 如請求項1之單位單元，其中該等第一至第三開關單元 包含具有相同通道類型或不同通道類型之電晶體。
  9. 如請求項1之單位單元，其中該第一開關單元及該第三開關單元包含具有相同通道類型之電晶體。
  10. 如請求項1之單位單元，其中該第二開關單元及該第三開關單元包含具有不同通道類型之電晶體。
  11. 如請求項1之單位單元，其中該第一開關單元及該第三開關單元包含p-通道電晶體，且該第二開關單元包含一n-通道電晶體。
  12. 如請求項1之單位單元，其進一步包含：一感測器單元，其經組態以感測一經施加至該輸出端子之電壓。
  13. 如請求項12之單位單元，其中該感測器單元包含一反相器，該反相器經組態以使經施加至該輸出端子之該電壓反相。
  14. 如請求項12之單位單元，其中該感測器單元包含一差動放大器，該差動放大器經組態以感測及放大經施加至該輸出端子之該電壓。
  15. 一種非揮發性記憶體裝置，其包含：一單元陣列，其包含以一矩陣類型排列之複數個單位單元；複數個資料線，其共同連接至該等單位單元之一輸出端子；複數個感測器單元，其包含經組態以分別使該等資料線之電壓反相的反相器；及 複數個第三開關單元，其分別連接至該等資料線以將一讀取電壓轉移至該等資料線，其中該等單位單元之每一者包含：一反熔絲，其連接於一節點與一接地電壓端子之間；一第一開關單元，其連接至該節點以將一寫入電壓轉移至該節點；及一第二開關單元，其連接至該節點以將該讀取電壓轉移至該節點，其中該輸出端子共同地直接地連接至該第二開關單元之一汲極/源極端子及相對應之該第三開關單元之一源極/汲極端子。
  16. 如請求項15之非揮發性記憶體裝置，其中該等第一至第三開關單元包含具有相同通道類型或不同通道類型之電晶體。
  17. 如請求項15之非揮發性記憶體裝置，其中該第一開關單元及該第三開關單元包含p-通道電晶體，且該第二開關單元包含一n-通道電晶體。
  18. 如請求項15之非揮發性記憶體裝置，其中該反熔絲包含一電晶體。
  19. 如請求項15之非揮發性記憶體裝置，其中該反熔絲包含一電容器。
  20. 一種非揮發性記憶體裝置，其包含：一單元陣列，其包含以一矩陣類型排列之複數個單位 單元；複數個資料線，其共同連接至該等單位單元之一輸出端子；及複數個感測器單元，其包含經組態以分別使該等資料線之電壓反相的反相器；其中該等單位單元之每一者包含：一反熔絲，其連接於一節點與一接地電壓端子之間；一第一開關單元，其連接至該節點以將一寫入電壓轉移至該節點；一第二開關單元，其連接至該節點以將一讀取電壓轉移至該節點；及一第三開關單元，其連接至該資料線以將該讀取電壓轉移至該資料線，其中該輸出端子共同地直接地連接至該第二開關單元之一汲極/源極端子及該第三開關單元之一源極/汲極端子。
  21. 如請求項20之非揮發性記憶體裝置，其中該等第一至第三開關單元包含具有相同通道類型或不同通道類型之電晶體。
  22. 如請求項20之非揮發性記憶體裝置，其中該第一開關單元及該第三開關單元包含p-通道電晶體，且該第二開關單元包含一n-通道電晶體。
  23. 如請求項20之非揮發性記憶體裝置，其中該反熔絲包含 一電晶體。
  24. 如請求項20之非揮發性記憶體裝置，其中該反熔絲包含一電容器。
  25. 一種非揮發性記憶體裝置，其包含：一單元陣列，其包含以一矩陣類型排列之複數個單位單元；複數個資料線，其共同連接至該等單位單元之一輸出端子；複數個感測器單元，其包含經組態以分別使該等資料線之電壓反相的反相器；及複數個第二開關單元，其經組態以將該寫入電壓轉移至該輸出端子，其中該等單位單元之每一者包含：一反熔絲，其連接於一節點與一接地電壓端子之間；及一第一開關單元，其連接於該輸出端子與該反熔絲之間以將一寫入電壓轉移至該反熔絲，其中該輸出端子共同地直接地連接至該第一開關單元之一汲極/源極端子及相對應之該第二開關單元之一源極/汲極端子。
  26. 如請求項25之非揮發性記憶體裝置，其進一步包含：複數個第三開關單元，其分別連接至該等資料線以將該讀取電壓轉移至該等資料線。
  27. 如請求項26之非揮發性記憶體裝置，其中該等第一至第 三開關單元包含具有相同通道類型或不同通道類型之電晶體。
  28. 如請求項26之非揮發性記憶體裝置，其中該第一開關單元及該第三開關單元各包含一p-通道電晶體。
  29. 如請求項25之非揮發性記憶體裝置，其中該反熔絲包含一電晶體。
  30. 如請求項25之非揮發性記憶體裝置，其中該反熔絲包含一電容器。
  31. 一種非揮發性記憶體裝置，其包含：一單元陣列，其包含以一矩陣類型排列之複數個如請求項1的單位單元；複數個寫入驅動線，其經組態以選擇及控制該單位單元之第一開關單元；複數個第一讀取驅動線，其經組態以選擇及控制該單位單元之第二開關單元；複數個資料線，其連接至該單位單元之一輸出端子；一第二讀取驅動線，其經組態以共同選擇及控制該等單位單元之第三開關單元；及複數個感測器單元，其經組態以感測該等資料線之一電壓。
  32. 如請求項31之非揮發性記憶體裝置，其中該感測器單元包含：一反相器，其經組態以使該資料線之該電壓反相。
  33. 如請求項31之非揮發性記憶體裝置，其中該感測器單元 包含：一差動放大器，其經組態以放大一參考電壓與該資料線之該電壓之間的一差值。
  34. 如請求項31之非揮發性記憶體裝置，其中該等第一至第三開關單元包含具有相同通道類型或不同通道類型之電晶體。
  35. 如請求項31之非揮發性記憶體裝置，其中該反熔絲包含一電晶體。
  36. 如請求項31之非揮發性記憶體裝置，其中該反熔絲包含一電容器。
  37. 一種非揮發性記憶體裝置之單位單元，該單位單元包含：一反熔絲，其連接於一節點與一接地電壓端子之間；一第一開關單元，其連接至該節點且經組態以將一寫入電壓轉移至該節點；一第二開關單元，其連接至該節點及經組態以將一讀取電壓轉移至該節點；及一第三開關單元，其耦接至該第二開關單元，該第三開關單元具有選擇地接通或關閉該第三開關單元之一閘極端子。
  38. 如請求項37之單位單元，其中該節點係安置於一電壓源與該反熔絲之間。
  39. 如請求項37之單位單元，其中該第一開關單元及該第二與該第三開關單元係相對於該節點而平行排列。
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