TW201810278A - 記憶體裝置及操作記憶體裝置的方法 - Google Patents

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Abstract

記憶體裝置包含記憶體區段、預充電電路及寫入區塊選擇器，每一記憶體區段包含N個記憶體區塊及N條區域位元線。每一個記憶體區塊包含複數個記憶體單元。每一條區域位元線耦接至對應的記憶體區塊。預充電電路耦接至N條區域位元線。寫入區塊選擇器耦接至N條區域位元線，並可在選定記憶體區塊的寫入操作期間，施加第一電壓至耦接於選定記憶體區塊的選定區域位元線。在選定記憶體區塊的寫入操作期間，耦接至未選定記憶體區塊的未選定區域位元線會被預充電電路預充電至第二電壓以避免記憶體裝置的產生漏電流。

Description

記憶體裝置及操作記憶體裝置的方法
本發明係有關於一種記憶體裝置，更具體地來說，係有關於一種能夠在選定記憶體區塊的寫入操作期間，對於未選定之位元線進行預充電的記憶體裝置。
非揮發性記憶體(Non-volatile memory，NVM)係一種能夠在無外加電力的情況下，仍能保存資訊的記憶體。常見的例子包含磁性裝置、光碟、快閃記憶體，及利用半導體製程設計的記憶體。根據可重複寫入的次數不同，非揮發性記憶體可分為多次編程(multi-time programmable，MTP)記憶體及一次編程(one-time programmable memory，OTP) 記憶體。
第1圖為先前技術之一次編程記憶體單元100。記憶體單元100包含選擇電晶體110及反熔絲電晶體120。選擇電晶體110可用來選擇需寫入的記憶體單元。選擇電晶體110具有第一端、第二端及控制端，選擇電晶體110的第二端耦接於位元線BL，而選擇電晶體110的控制端耦接於字元線WL。反熔絲電晶體120具有第一端、第二端及控制端，反熔絲電晶體120之第二端耦接於選擇電晶體110的第一端，反熔絲電晶體120之控制端耦接於反熔絲控制線AF。
在記憶體單元100的寫入操作期間，位元線BL為低電壓，字元線WL為高電壓，而反熔絲控制線AF則在更高的電壓。在此情況下，選擇電晶體110會被導通，因此反熔絲電晶體120的第二端會接收到低電壓。因此反熔絲電晶體120會被施加在其控制端及第二端之間的高電壓擊穿，而將邏輯1的資料寫入記憶體單元100。
然而，為了能夠方便控制，當使用多個記憶體單元100來建立記憶體系統時，耦接到相異記憶體單元的位元線會耦接至相同的訊號路徑，而被選定記憶體單元所需的操作電壓即需透過這條相同的訊號路徑提供。在此情況下，在相同訊號路徑上其他未被選定記憶體單元會處於浮接狀態，以避免誤操作，然而也導致了不被預期的漏電流，甚至大大降低了記憶體系統的電力使用效率。
本發明之一實施例提供一種記憶體裝置，記憶體裝置包含至少一記憶體區段、至少一第一預充電電路及至少一寫入區塊選擇器。
每一記憶體區段包含N個記憶體區塊及N條區域位元線。每一記憶體區塊包含複數個記憶體單元，N為大於1的正整數。每一區域位元線耦接至對應之記憶體區塊中的複數個記憶體單元。
每一第一預充電電路耦接於對應之記憶體區段之N條區域位元線。每一寫入區塊選擇器耦接於對應之記憶體區段之N條區域位元線，並可在選定記憶體區段之選定記憶體區塊的寫入操作期間，施加第一電壓至耦接於選定記憶體區塊之選定區域位元線。
在選定記憶體區塊的寫入操作期間，第一預充電路使耦接至複數個未選定記憶體區塊的複數條未選定區域位元線預充電至第二電壓，第一電壓與第二電壓相異。
本發明之另一實施例提供一種操作記憶體裝置的方法，記憶體裝置包含至少一記憶體區段、至少一第一預充電電路及至少一寫入區塊選擇器，每一記憶體區段包含N個記憶體區塊及N條區域位元線，每一記憶體區塊包含複數個記憶體單元，每一區域位元線耦接至對應之記憶體區塊中的複數個記憶體單元，每一第一預充電電路耦接於對應之記憶體區段之N條區域位元線，每一寫入區塊選擇器耦接於對應之記憶體區段之N條區域位元線。
操作記憶體裝置的方法包含在選定記憶體區段之選定記憶體區塊的寫入操作期間，至少一寫入區塊選擇器施加第一電壓至耦接於選定記憶體區塊之選定區域位元線，及在選定記憶體區塊的寫入操作期間，至少一第一預充電電路使耦接至未選定記憶體區塊的複數條未選定之區域位元線預充電至第二電壓。第一電壓與第二電壓相異，及N為大於1之正整數。
第2圖為本發明一實施例之記憶體裝置20的示意圖。記憶體裝置20包含記憶體區段MS、第一預充電路21及寫入區塊選擇器22。記憶體區段MS包含N個記憶體區塊MB1 至MBN 及N條區域位元線LBL1 至LBLN 。
每一記憶體區塊MB1 至MBN 包含複數個記憶體單元200，N為大於1的正整數。相同記憶體區塊中的記憶體單元200會耦接到相同的區域位元線。舉例來說，區域位元線LBL1 會耦接至記憶體區塊MB1 中的記憶體單元200，而區域位元線LBL­N 則會耦接至記憶體區塊MBN 中的記憶體單元200。在本實施例中，記憶體單元200可與第1圖中的記憶體單元100具有相同的結構，而在相同記憶體區塊中的記憶體單元200可以由相異的字元線來控制。然而，記憶體單元200並不限定於與記憶體單元100具有相同的結構。在本發明的部分實施例中，記憶體單元200還可例如包含串聯在反熔絲電晶體120及選擇電晶體110之間的接續閘極電晶體，以避免選擇電晶體110在記憶體單元的寫入過程中，因為承受過大的電壓而崩潰。
寫入區塊選擇器22耦接於N條區域位元線LBL1 至LBLN 。寫入區塊選擇器22可以提供選定之記憶體區塊所需的電壓以執行寫入操作。舉例來說，在選定記憶體區塊的寫入操作期間，寫入區塊選擇器22可施加第一電壓VSS至耦接於選定記憶體區塊的選定區域位元線。
此外，為了避免未選定記憶體區塊中的記憶體單元產生漏電流，在選定記憶體區塊的寫入操作期間，耦接至未選定記憶體區塊的未選定區域位元線會被第一預充電電路21預充電至第二電壓VBL
在第2圖中，寫入區塊選擇器22包含N個傳輸閘極電路PG1 至PGN ，而記憶體裝置20還包含行解碼器CD。每一傳輸閘極電路PG1 至PGN 耦接至N條區域位元線LBL1 至LBLN 中對應的一條區域位元線以及M條主位元線MBL1 至MBLM 中對應的一條主位元線，M為小於N的正整數。行解碼器CD耦接至M條主位元線MBL1 至MBLM 。在選定記憶體區塊的寫入操作期間，N個傳輸閘極電路PG1 至PGN 中的其中之一個傳輸閘極電路會導通選定區域位元線及選定主位元線之間的電性連接，而行解碼器CD則會施加第一電壓VSS至選定主位元線。
在第2圖中，兩個傳輸閘極電路會耦接至相同的主位元線。舉例來說，傳輸閘極電路PG1 耦接至區域位元線LBL1 及主位元線MBL1 ，而傳輸閘極電路PG2 會耦接至區域位元線LBL2 及主位元線MBL1 ，傳輸閘極電路PGN-1 耦接至區域位元線LBLN-1 及主位元線MBLM ，而傳輸閘極電路PGN 會耦接至區域位元線LBLN 及主位元線MBLM 。在這個例子中，主位元線的數量M為區域位元線之數量N的一半。
每一傳輸閘極電路PG1 至PGN 包含第一電晶體M1。第一電晶體M1具有第一端、第二端及控制端，第一電晶體M1之第一端耦接於對應之區域位元線，第一電晶體M1之第二端耦接於對應至主位元線，而第一電晶體M1之控制端則可接收第一區塊選擇訊號。舉例來說，傳輸閘極電路PG1 之第一電晶體M1的第一端會耦接至區域位元線LBL1 ，而傳輸閘極電路PGN 之第一電晶體M1的第一端則會耦接至區域位元線LBLN 。再者，傳輸閘極電路PG1 之第一電晶體M1的第二端會耦接至主位元線MBL1 ，而傳輸閘極電路PGN 之第一電晶體M1的第二端則會耦接至主位元線MBLM 。
為能控制區域位元線及主位元線之間的電性連接，耦接至相同之主位元線的傳輸閘極電路可接收到相異的第一區塊選擇訊號。舉例來說，傳輸閘極電路PG1 之第一電晶體M1的控制端可接收第一區塊選擇訊號SG1 ，而傳輸閘極電路PG2 之第一電晶體M1的控制端可接收第一區塊選擇訊號SG2 。在此情況下，若記憶體區塊MB1 被選定執行寫入操作，則第一區塊選擇訊號SG­1 會導通傳輸閘極電路PG1 之第一電晶體M1，同時第一區塊選擇訊號SG­2 則會截止傳輸閘極電路PG2 之第一電晶體M1。因此，區域位元線LBL1 與主位元線MBL1 之間即會有電性連接。
在第2圖中，一條主位元線會耦接至兩個相異的傳輸閘極電路，然而在部分實施例中，一條主位元線也可能會根據系統的需求而耦接至其他不同數量的傳輸閘極電路。舉例來說，在部分實施例中，一條主位元線可能會耦接至三或四個傳輸閘極電路。在此情況下，耦接至相同主位元線的三或四個傳輸閘極電路中的第一電晶體就會接收到不同的第一區塊選擇訊號。
此外，為了減少訊號的複雜度，耦接至相異主位元線的傳輸閘極電路或可接收相同的第一區塊選擇訊號。舉例來說，傳輸閘極電路PG1 之第一電晶體M1的控制端可接收第一區塊選擇訊號SG1 ，而傳輸閘極電路PGN-1 之第一電晶體M1的控制端也可接收第一區塊選擇訊號SG1 。因此，當欲施加第一電壓VSS至選定區域位元線以進行寫入操作時，行解碼器CD就會進一步控制第一電壓VSS與主位元線MBL1 至MBLM 之間的電性連接，並確保只有選定之區域位元線會對應地接收到第一電壓VSS。
行解碼器CD包含M個第三電晶體M31 至M3M 。第三電晶體M31 至M3M 為N型電晶體。每一第三電晶體M31 至M3M 具有第一端、第二端及控制端，第三電晶體M31 至M3M 之第一端耦接於對應的主位元線，第三電晶體M31 至M3M 之第二端接收第一電壓VSS，而第三電晶體M31 至M3M 之控制端可接收對應的第三區塊選擇訊號。舉例來說，第三電晶體M31 之第一端耦接於主位元線MBL1 ，第三電晶體M31 之第二端接收第一電壓VSS，而第三電晶體M31 之控制端可接收第三區塊選擇訊號YP1 。第三電晶體M3M 之第一端耦接於主位元線MBLM ，第三電晶體M3M 之第二端接收第一電壓VSS，而第三電晶體M3M 之控制端可接收第三區塊選擇訊號YPM 。
如此一來，藉由適當地控制第一區塊選擇訊號SG1 及SG2 以及第三區塊選擇訊號YP1 至YPM ，寫入區塊選擇器22就能夠在選定記憶體區塊的寫入操作期間，將第一電壓VSS施加至耦接於選定記憶體區塊的選定區域位元線。舉例來說，當記憶體區塊MB1 被選定執行寫入操作時，第一區塊選擇訊號SG1 及第三區塊選擇訊號YP1 可皆處於較高的電壓以導通傳輸閘極電路PG1 的第一電晶體M1以及第三電晶體M31 。同時，第一選擇訊號SG2 以及第三選擇訊號YP2 至YPM 則皆處於低電壓，因此會截止傳輸閘極電路PG2 至PGN 的第一電晶體M1以及第三電晶體M32 至M3M 。如此一來，寫入區塊選擇器22就能夠對選定區域位元線LBL1 施予第一電壓VSS，同時讓未選定的區域位元線LBL2 至LBLN 處於浮接狀態。
為了避免浮接的電晶體會導致漏電流，第一預充電電路21會提供偏壓來對區域位元線進行預充電。在第2圖中，第一預充電電路21耦接至N條區域位元線LBL1 至LBLN ，且第一預充電電路21包含N個第一預充電電晶體PTA1 至PTAN 。在此實施例中，第一預充電電晶體PTA1 至PTAN 為P型電晶體。每一個第一預充電電晶體PTA1 至PTAN 。有第一端、第二端及控制端，第一預充電電晶體PTA1 至PTAN 之第一端接收第二電壓VBL，第一預充電電晶體PTA1 至PTAN 之第二端耦接至對應的區域位元線，而第一預充電電晶體PTA1 至PTAN 之控制端可接收第一區塊選擇訊號。舉例來說，第一預充電電晶體PTA1 之第一端會接收第二電壓VBL，第一預充電電晶體PTA1 之第二端耦接至區域位元線LBL1 ，而第一預充電電晶體PTA1 之控制端可接收第一區塊選擇訊號SG1 。再者，第一預充電電晶體PTA2 之第一端會接收第二電壓VBL，第一預充電電晶體PTA2 之第二端耦接至區域位元線LBL2 ，而第一預充電電晶體PTA2 之控制端可接收第一區塊選擇訊號SG2 。
也就是說，當第一區塊選擇訊號SG1 導通了傳輸閘極電路PG1 中的第一電晶體M1時，第一預充電電晶體PTA1 會被截止。同時，第一區塊選擇電晶體SG2 會截止傳輸閘極電路PG2 中的第一電晶體M1，並導通第一預充電電晶體PTA2 。因此，當選定區域位元線LBL1 接收到第一電壓VSS時，未選定區域位元線LBL2 會接收到第二電壓VBL。在部分實施例中，第二電壓VBL會大於第一電壓VSS。由於未選定區域位元線LBL2 是處於大於第一電壓VSS的第二電壓VBL，因此耦接至未選定區域位元線LBL2 之記憶體單元200的選擇電晶體110就不會被意外導通。
在本發明的部分實施例中，記憶體區塊MB1 至MBN 可接收常規的系統電壓以執行所需的操作，例如分別為1.2V及3.3V的第三電壓及第四電壓。為了能夠對記憶體單元200進行寫入編程，反熔絲電晶體120之控制端需接收到例如為6V的高電壓，而字元線WL則可能處於第三電壓及第四電壓的範圍之間，例如為2.2V，以將記憶體單元200中的選擇電晶體110導通。在此情況下，第二電壓VBL可實質上與在選定記憶體區段MB1 之寫入操作期間，選定記憶體區塊MB1 之選定記憶體單元的字元線的電壓相同。也就是說，第二電壓VBL可亦為2.2V，如此一來，未選定區域位元線LBL2 至LBLN 將可確保未選定記憶體區塊MB2 至MBN 中記憶體單元200的選擇電晶體110被截止。
然而，在選定記憶體區塊MB1 的寫入操作期間，與第一預充電電晶體PTA1 接收到相同區塊選擇訊號SG1 的第一預充電電晶體，例如第一預充電電晶體PTAN-1 將不會被導通。在此情況下，耦接至這些第一預充電電晶體之未選定區域位元線的訊號路徑上就可能會產生漏電流。因此記憶體裝置20可另包含第二預充電電路25。第二預充電電路25包含M個第二預充電電晶體PTB1 至PTBM 以進一步避免在未選定區域位元線上產生漏電流。
在第2圖中，M個第二預充電電晶體PTB1 至PTBM 皆為P型電晶體，且每一第二預充電電晶體PTB1 至PTBM 具有第一端、第二端及控制端。第二預充電電晶體PTB1 至PTBM 之第一端可接收第二電壓VBL，第二預充電電晶體PTB1 至PTBM 之第二端耦接至對應的主位元線，而第二預充電電晶體PTB1 至PTBM 之控制端可接受偏壓以控制第二預充電電晶體PTB1 至PTBM 的充電電流IC 。舉例來說，第二預充電電晶體PTB1 之第二端會耦接至主位元線MBL1 ，而第二預充電電晶體PTBM 之第二端會耦接至主位元線MBLM 。因此，無論區塊選擇訊號為何，M個第二預充電電晶體PTB1 至PTBM 都可持續的對主位元線MBL1 至MBL­M 進行充電，以避免在未選定位元線相連的路徑上產生漏電流。此外，為了避免充電電流IC 干擾到寫入操作，充電電流IC 應小於在選定記憶體區塊之寫入操作期間，選定區域位元線之輸出電流。在部分實施例中，充電電流IC 會小於在選定記憶體區塊之寫入操作期間，選定區域位元線之輸出電流的百分之一。
在第2圖中，偏壓電路23可提供第二預充電電路25所需的偏壓。偏壓電路23包含電流源CS及偏壓電晶體BT。電流源CS可產生參考電流Iref 。偏壓電晶體BT為P型電晶體，且具有第一端、第二端及控制端。偏壓電晶體BT之第一端可接收第二電壓VBL，偏壓電晶體BT之第二端耦接至電流源CS以接收參考電流Iref ，而偏壓電晶體BT之控制端則耦接至偏壓電晶體BT之第二端以及M個第二預充電電晶體PTB1 至PTBM 的M個第二端。也就是說，偏壓電晶體BT及預充電電晶體PTB1 至PTBM 可視為電流鏡的結構。因此，藉由適當得選擇偏壓電晶體BT及預充電電晶體PTB1 至PTBM 的尺寸大小，就能夠控制充電電流IC 的電流強度。
此外，由於第一電晶體M1為N型電晶體而具有正臨界電壓，因此充電電流IC 可能無法透過第一電晶體M1有效地將對應之區域位元線的電位完全提升至第二電壓VBL。為了確保未選定區域位元線能夠在選定記憶體區塊的寫入操作期間，被完全提升至第二電壓VBL，每一傳輸閘極電路PG1 至PGN 還可包含第二電晶體M2。第二電晶體M2為P型電晶體，並具有第一端、第二端及控制端。每一第二電晶體M2的第一端耦接至對應的區域位元線，每一第二電晶體M2之第二端耦接至對應的主位元線，而每一第二電晶體M2的控制端則可接收與第一區塊選擇訊號互補的第二區塊選擇訊號。
舉例來說，傳輸閘極電路PG1 之第二電晶體M2的第一端會耦接至區域位元線LBL1 ，其第二端會耦接至主位元線MBL1 ，而其控制端則會接收與第一區塊選擇訊號SG1 互補的第二區塊選擇訊號SG1 ’。相似的，傳輸閘極電路PG2 之第二電晶體M2的第一端會耦接至區域位元線LBL2 ，其第二端會耦接至主位元線MBL1 ，而其控制端則會接收與第一區塊選擇訊號SG2 互補的第二區塊選擇訊號SG2 ’。
由於第一電晶體M1具有正向的臨界電壓，而第二電晶體M2具有負向的臨界電壓，因此傳輸閘極電路中的第一電晶體M1及第二電晶體M2能夠共同操作並將對應之區域位元線拉升至第二電壓VBL。
由於第一預充電電路21及第二預充電電路25可以在選定記憶體區塊的寫入操作期間，對未選定的區域位元線進行預充電，因此能夠避免電晶體浮接所產生的漏電流。因此記憶體裝置20能夠在低漏電流的情況下運作。
此外，在部分實施例中，漏電流的問題也可能發生在記憶體區塊的讀取操作期間。因此，在第2圖中，記憶體裝置20還包含讀取區塊選擇器24。讀取區塊選擇器24能夠在選定記憶體區塊的讀取操作期間導通選定主位元線及感測放大器SA之間的電性連接。舉例來說，若記憶體區塊MB1 被選定執行讀取操作，則讀取區塊選擇器24將會導通選定主位元線MBL1 與感測放大器SA之間的電性連接。感測放大器SA能夠放大所接收到的電流以判定出儲存在選定記憶體單元中的資料。
然而，在此情況下，由於未選定之主位元線可能會處於浮接狀態，因此可在讀取操作期間，透過讀取區塊選擇器24將未選定之主位元線預充電至第三電壓，第三電壓可大於第一電壓VSS但小於第二電壓VBL。
此外，由於記憶體裝置20僅包含一個記憶體區段，因此在選定記憶體區塊的讀取操作期間，讀取區塊選擇器24可能會直接導通選定之區域位元線與感測放大器SA之間的電性連接，而非導通選定之主位元線與感測放大器SA之間的電性連接。在第2圖中，記憶體裝置20僅包含記憶體區段MS，並透過寫入區塊選擇器22包含N個傳輸閘極電路PG1 至PGN 及行解碼器CD來控制區域位元線LBL1 至LBLN 的電壓，然而區塊選擇訊號亦可根據系統的需求加以簡化。舉例來說，在本發明的部分實施例中。N個傳輸閘極電路PG1­ 至PGN 的N個第一電晶體M1亦可接收到相異的區塊選擇訊號以控制區域位元線LBL1 至LBLN 的電壓，如此一來就無需使用行解碼器CD。
第3圖為本發明一實施例之記憶體裝置30的示意圖。記憶體裝置30與記憶體裝置20具有相似的結構。然而，在記憶體裝置30中，寫入區塊選擇器32之N個傳輸閘極電路的第一電晶體M11 至M1N 可接收相異的第一區塊選擇訊號SG1 至SGN 。
舉例來說，第一電晶體M11 之第一端可耦接至區域位元線LBL1 ，而第一電晶體M1N 之第一端可耦接至區域位元線LBLN 。此外，第一電晶體M11 之控制端可接收第一區塊選擇訊號SG1 ，而第一電晶體M1N 之控制端可接收第一區塊選擇訊號SGN 。由於第一區塊選擇訊號SG1 至SGN 為相異的選擇訊號，因此寫入區塊選擇器32能夠透過第一區塊選擇訊號SG1 至SGN 將第一電壓VSS輸出至選定的區域位元線。
再者，記憶體裝置30可利用第二預充電電路35來避免漏電流。第二預充電電路35及第二預充電電路25具有相同的結構和相同的操作原理。然而，第二預充電電路35是耦接至區域位元線LBL1 至LBLN ，且第二預充電電路35包含N個第二預充電電晶體PT1 至PTN 以避免未選定區域位元線產生漏電流。
如此一來，記憶體裝置30的第二預充電電路35能夠在選定記憶體區塊的寫入操作期間，對區域位元線LBL1 至LBLN 進行預充電，進而避免未選定記憶體區塊中的記憶體單元產生漏電流。
然而，在本發明的部分實施例中，記憶體裝置30也可以利用第一預充電電路21而非第二預充電電路35。在此情況下，每一條未被選定的區域位元線LBL1 至LBLN 仍可被預充電至第二電壓VBL。也就是說，設計者可以根據系統的需求，選擇使用第一預充電電路21、第二預充電電路35或同時選擇兩者來避免漏電流產生。
第4A及4B圖為本發明一實施例之記憶體裝置40的示意圖。在第4A圖中，記憶體裝置40包含K個記憶體區段MS1 至MSK 、K個第一預充電電路211 至21K 、K個寫入區塊選擇器221 至22K 及M條主位元線MBL1 至MBLM 。K為大於1的正整數。每一記憶體區段MS1 至MSK 皆與第2圖之記憶體區段MS具有相同的結構。記憶體區段MS1 包含N個記憶體區塊MB11 至MBN1 ，每一記憶體區塊MB11 至MBN1 耦皆至N條區域位元線LBL11 至LBLN1 中的一條對應的區域位元線。記憶體區段MSK 包含N個記憶體區塊MB1K 至MBNK ，每一記憶體區塊MB1K 至MBNK 耦皆至N條區域位元線LBL1K 至LBLNK 中的一條對應的區域位元線。K個寫入區塊選擇器221 至22K 皆耦接至M條主位元線MBL1 至MBLM 。再者，在第4B圖中，主位元線MBL1 至MBLM 皆耦接至行解碼器CD，且行解碼器CD會耦接至第二預充電電路25及X個寫入緩衝器WB1 至WBX ，而第二預充電電路25耦接至偏壓電路23。在部分實施例中，第4B圖中的第二預充電電路25可以由具有第一預充電電晶體PTA1 至PTAN 的預充電電路取代，其中每一第一預充電電晶體的控制端可直接分別接收行解碼器CD中，對應的第三區塊選擇訊號YP1 至YPM 。
每一寫入區塊選擇器221 至22K 具有和第2圖所示之寫入區塊選擇器22相同的結構，而每一第一預充電電路211 至21K 具有和第2圖所示之第一預充電電路21相同的結構。然而，K個寫入區塊選擇器221 至22K 中的第一電晶體會接收到相異的第一區塊選擇訊號。舉例來說，寫入區塊選擇器221 之傳輸閘極電路PG11 至PGN1 之第一電晶體M111 至M1N1 會分別接收到第一區塊選擇訊號SG11 至SGN1 ，而寫入區塊選擇器22K 之傳輸閘極電路PG1K 至PGNK 之第一電晶體M11K 至M1NK 會分別接收到第一區塊選擇訊號SG1K 至SGNK 。因此，第一預充電電路211 至21K 中的第一預充電電晶體PTA1 至PTAN 會對應地接收相異的第一區塊選擇訊號。相似地，寫入區塊選擇器221 至22K 之傳輸閘極電路的第二電晶體也會接收相異的第二區塊選擇電路。舉例來說，寫入區塊選擇器221 之傳輸閘極電路PG11 至PGN1 中的第二電晶體M211 至M2N1 會分別接收第二區塊選擇訊號SG11 ’至SGN1 ’，而寫入區塊選擇器22K 之傳輸閘極電路PG1K 至PGNK 中的第二電晶體M21K 至M2NK 會分別接收第二區塊選擇訊號SG1K ’至SGNK ’。
因此，透過控制第一區塊選擇訊號SG11 至SGNK ，在選定記憶體區塊的寫入操作期間，只有耦接至選定記憶體區段之記憶體區塊的選定區域位元線會被耦接至對應的主位元線以接收第一電壓VSS。舉例來說，若記憶體區段MS1 之記憶體區塊MB11 被選定來執行寫入操作，則第一區塊選擇訊號SG11 可處於較高的電壓以導通第一電晶體M111 ，使得選定區域位元線LBL11 會被耦接至選定主位元線MBL1 。在此情況下，行解碼器CD也會導通第三電晶體M31 。然而，行解碼器CD也可不直接接收第一電壓VSS，而可透過第4圖中的X個寫入緩衝器WB1 至WBX 接收第一電壓VSS。
每一寫入緩衝器WB1 至WBX 包含埠選擇電晶體WT1、寫入電晶體WT2及緩衝預充電電晶體WT3。埠選擇電晶體WT1具有第一端、第二端及控制端，埠選擇電晶體WT1的第一端耦接於M個第三電晶體M31 至M3M 中對應之Y個第三電晶體之的第二端，而埠選擇電晶體WT1的控制端則可接收埠選擇訊號。X為正整數、Y為大於1的正整數，且X與Y的乘積會等於M。在第4A及4B圖的實施例中，Y為2，X則為M/2。寫入電晶體WT2具有第一端、第二端及控制端，寫入電晶體WT2之第一端耦接於埠選擇電晶體WT1的第二端，寫入電晶體WT2之第二端接收第一電壓VSS，而寫入電晶體WT2之控制端接收寫入訊號。緩衝預充電電晶體WT3具有第一端、第二端及控制端，緩衝預充電電晶體WT3之第一端可接收第二電壓VBL，緩衝預充電電晶體WT3之第二端耦接於埠選擇電晶體WT1之第一端，而緩衝預充電電晶體WT3之控制端可接收緩衝預充電訊號。
寫入緩衝器WB1 至WBX 之X個埠選擇電晶體WT1的X個控制端會接收到相異的埠選擇訊號PSG1 至PSGX ，寫入緩衝器WB1 至WBX 之X個寫入電晶體WT2的X個控制端會接收到相異的寫入訊號PS1 至PSX ，而寫入緩衝器WB1 至WBX 之X個緩衝預充電電晶體WT3的X個控制端會接收到相異的緩衝預充電訊號PC1 至PCX 。因此，X個寫入緩衝器WB1 至WBX 可以分別獨立控制。在部分實施例中，當埠選擇訊號PSG1 導通了在寫入緩衝器WB1 中的埠選擇電晶體WT1且寫入訊號PS1 導通了寫入緩衝器WB1 中的寫入電晶體WT2時，緩衝預充電訊號PC1 會截止寫入緩衝器WB1 中的緩衝預充電電晶體WT3。在此情況下，耦接至寫入緩衝器WB1 的主位元線MBL1 就可接收到第一電壓VSS。相反地，當埠選擇訊號PSG1 截止了在寫入緩衝器WB1 中的埠選擇電晶體WT1且寫入訊號PS1 截止了寫入緩衝器WB1 中的寫入電晶體WT2時，緩衝預充電訊號PC1 會導通寫入緩衝器WB1 中的緩衝預充電電晶體WT3。在此情況下，主位元線MBL1 就會被寫入緩衝器WB1 中的緩衝預充電電晶體WT3預充電至第二電壓VBL，進而避免產生漏電流。在部分實施例中，埠選擇訊號PSG1 至PSGX 可用來導通選定的路徑，而寫入訊號PS1 至PSX 則與是否在寫入操作有關。因此，寫入緩衝器WB1 至WBX 可以用來支援多埠輸入/輸出的系統，同時也可以根據系統的需求，應用於記憶體裝置20及30。
由於當每一記憶體區段MS1 至MSK 未被選定操作時，都可透過第一預充電電路211 至21K 進行預充電，且每一條主位元線MBL1 至MBLM 皆可由第二預充電電路25進行預充電，因此能夠避免由浮接電晶體所產生的漏電流。換言之，記憶體裝置40能夠保持在低漏電流的情況下，支援多個記憶體區段的操作。
第5圖為本發明一實施例之記憶體裝置40的操作方法500的流程圖。方法500包含步驟S510至S530，但並不限於第5圖中所示的順序。
S510：在選定記憶體區塊MB11 的寫入操作期間，寫入區塊選擇器221 至22K 施加第一電壓VSS至耦接於選定記憶體區塊MB11 之選定區域位元線LBL11 ；
S520：在選定記憶體區塊MB11 的寫入操作期間，第一預充電電路211 至21K 使耦接至未選定記憶體區塊MB21 至MBNK 的複數條未選定之區域位元線LBL21 至LBLNK 預充電至第二電壓VBL；
S530：在選定記憶體區塊MB11 的寫入操作期間，提供偏壓以控制M個第二預充電電晶體PTB1 至PTBM 的充電電流Ic 以對主位元線MBL1 至MBLM 預充電。
根據方法500，在選定記憶體區塊MB11 的寫入操作期間，選定區域位元線LBL11 可在步驟S510中透過寫入區塊選擇器221 接收第一電壓VSS。在部分實施例中，步驟S510也可在選定記憶體區塊MB11 的寫入操作期間，由寫入區塊選擇器221 來導通選定區域位元線LBL11 與選定主位元線MBL1 之間的電性連接，並透過行解碼器CD來施予第一電壓VSS至選定的主位元線MBL1 。
此外，在步驟S520中，未選定之區域位元線LBL21 至LBLNK 會被第一預充電電路211 至21K 預充電至第二電壓VBL。在部分實施例中，步驟S520可藉由在選定記憶體區塊MB11 的寫入操作期間，控制耦接至未選定之區域位元線LBL21 至LBLNK 之第一電晶體M121 至M1NK 所接收到的第一區塊選擇訊號SG21 至SGNK 來截止耦接至未選定之區域位元線LBL21 至LBLNK 之第一電晶體M121 至M1NK ，並導通耦接至未選定之區域位元線LBL21 至LBLNK 之第一預充電電晶體。
此外，在步驟S530中，第二預充電電路25會對主位元線MBL1 至MBLM 進行預充電。如此一來，方法500就能夠避免電晶體浮接所導致的漏電流。同時，經由適當的操作，方法500也可應用在記憶體裝置20或30。
綜上所述，本發明之實施例所提供的記憶體裝置能夠在寫入操作期間，對區域位元線進行預充電。因此能夠避免未選取之記憶體區塊中的記憶體單元產生漏電流，而本發明之記憶體裝置就能夠在低電流損耗的情況下操作。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200‧‧‧記憶體單元
110‧‧‧選擇電晶體
120‧‧‧反熔絲電晶體
AF‧‧‧反熔絲控制線
BL‧‧‧位元線
WL‧‧‧字元線
20、30、40‧‧‧記憶體裝置
21、211至21K‧‧‧第一預充電電路
22、221至22K‧‧‧寫入區塊選擇器
23‧‧‧偏壓電路
2‧‧‧讀取區塊選擇器
25、35‧‧‧第二預充電電路
CD‧‧‧行解碼器
MS‧‧‧記憶體區段
MB1至MBN、MB11至MBNK‧‧‧記憶體區塊
VSS‧‧‧第一電壓
VBL‧‧‧第二電壓
SG1至SGN、SG11至SGNK‧‧‧第一區塊選擇訊號
PTA1至PTAN‧‧‧第一預充電電晶體
SG1’、SG2’、SG11’至SGNK’‧‧‧第二區塊選擇訊號
PG1至PGN、PG11至PGNK‧‧‧傳輸閘極電路
M1、M11至M1N、M111至M1NK‧‧‧第一電晶體
M2、M211至M2NK‧‧‧第二電晶體
M31至M3M‧‧‧第三電晶體
LBL1至LBLN、LBL11至LBLNK‧‧‧區域位元線
MBL1至BLM‧‧‧主位元線
PTB1至PTBM、PT1至PTN‧‧‧第二預充電電晶體
YP1至YPM‧‧‧第三區塊選擇訊號
IC‧‧‧充電電流
BT‧‧‧偏壓電晶體
Iref‧‧‧參考電流
CS‧‧‧電流源
SA‧‧‧感測放大器
WB1至WBX‧‧‧寫入緩衝器
PC1至PCX‧‧‧緩衝預充電訊號
WT1‧‧‧埠選擇電晶體
WT2‧‧‧寫入電晶體
WT3‧‧‧緩衝預充電電晶體
PSG1至PSGX‧‧‧埠選擇訊號
PS1至PSX‧‧‧寫入訊號
500‧‧‧方法
S510至S530‧‧‧步驟
第1圖為先前技術之一次編程記憶體單元。 第2圖為本發明一實施例之記憶體裝置的示意圖。 第3圖為本發明另一實施例之記憶體裝置的示意圖。 第4A及4B圖為本發明另一實施例之記憶體裝置的示意圖。 第5圖為本發明一實施例之操作第4A及4B圖之記憶體裝置的方法流程圖。
200‧‧‧記憶體單元
20‧‧‧記憶體裝置
21‧‧‧第一預充電電路
22‧‧‧寫入區塊選擇器
23‧‧‧偏壓電路
24‧‧‧讀取區塊選擇器
25‧‧‧第二預充電電路
CD‧‧‧行解碼器
MS‧‧‧記憶體區段
MB1至MBN‧‧‧記憶體區塊
VSS‧‧‧第一電壓
VBL‧‧‧第二電壓
SG1至SG2‧‧‧第一區塊選擇訊號
PTA1至PTAN‧‧‧第一預充電電晶體
SG1’、SG2’‧‧‧第二區塊選擇訊號
PG1至PGN‧‧‧傳輸閘極電路
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
M31至M3M‧‧‧第三電晶體
LBL1至LBLN‧‧‧區域位元線
MBL1至MBLM‧‧‧主位元線
PTB1至PTBM‧‧‧第二預充電電晶體
YP1至YPM‧‧‧第三區塊選擇訊號
IC‧‧‧充電電流
BT‧‧‧偏壓電晶體
Iref‧‧‧參考電流
CS‧‧‧電流源
SA‧‧‧感測放大器

Claims (27)

  1. 一種記憶體裝置，包含： 至少一記憶體區段，每一記憶體區段包含： N個記憶體區塊，每一記憶體區塊包含複數個記憶體單元，其中N為大於1的正整數；及 N條區域位元線，每一區域位元線耦接至對應之一記憶體區塊中的複數個記憶體單元； 至少一第一預充電電路，每一第一預充電電路耦接於對應之一記憶體區段之N條區域位元線；及 至少一寫入區塊選擇器，每一寫入區塊選擇器耦接於對應之一記憶體區段之N條區域位元線，及用以在一選定記憶體區段之一選定記憶體區塊的一寫入操作期間，施加一第一電壓至耦接於該選定記憶體區塊之一選定區域位元線； 其中： 在該選定記憶體區塊的該寫入操作期間，該至少一第一預充電路使耦接至複數個未選定記憶體區塊的複數條未選定區域位元線預充電至一第二電壓；及 該第一電壓與該第二電壓相異。
  2. 如請求項1所述的記憶體裝置，其中該第二電壓實質上與在該選定記憶體區段之該寫入操作期間，該選定記憶體區段之該選定記憶體區塊之一選定記憶體單元的一字元線的電壓相同。
  3. 如請求項1所述的記憶體裝置，另包含M條主位元線，其中： M為小於N的正整數； 每一寫入區塊選擇器包含N個傳輸閘極電路，每一傳輸閘極電路耦接於一區域位元線及該M條主位元線之一主位元線，並用以在該選定記憶體區塊之該寫入操作期間，導通該選定區域位元線與一選定主位元線之間的電性連接；及 該記憶體裝置另包含一行解碼器，耦接於該M條主位元線，並用以在該選定記憶體區塊之該寫入操作期間，施加該第一電壓至該選定主位元線。
  4. 如請求項3所述的記憶體裝置，其中： 每一傳輸閘極電路包含一第一電晶體，具有一第一端耦接於對應之一區域位元線，一第二端耦接於對應之一主位元線，及一控制端用以接收一第一區塊選擇訊號；及 該第一電晶體係為N型電晶體。
  5. 如請求項4所述的記憶體裝置，其中每一第一預充電電路包含N個第一預充電電晶體，每一第一預充電電晶體具有一第一端用以接收該第二電壓，一第二端耦接於對應之一區域位元線，及一控制端用以接收對應之一第一區塊選擇訊號，其中該N個第一預充電電晶體係為P型電晶體。
  6. 如請求項4所述的記憶體裝置，另包含一第二預充電電路，該第二預充電電路包含M個第二預充電電晶體，每一第二預充電電晶體具有一第一端用以接收該第二電壓，一第二端耦接於對應之一主位元線，及一控制端用以接收一偏壓以控制該第二預充電電晶體之一充電電流，其中該M個第二預充電電晶體係為P型電晶體。
  7. 如請求項6所述的記憶體裝置，其中該充電電流小於在該選定記憶體區塊之該寫入操作期間，該選定區域位元線之一輸出電流的百分之一。
  8. 如請求項6所述的記憶體裝置，其中該偏壓係由一偏壓電路提供，該偏壓電路包含： 一電流源用以產生一參考電流；及 一偏壓電晶體具有一第一端用以接收該第二電壓，一第二端耦接於該電流源以接收該參考電流，及一控制端耦接於該偏壓電晶體之該第二端及該M個第二預充電電晶體之M個控制端，該偏壓電晶體係為P型電晶體。
  9. 如請求項6所述的記憶體裝置，其中： 每一傳輸閘極電路另包含一第二電晶體，具有一第一端耦接於對應之一區域位元線，一第二端耦接於對應之一主位元線，及一控制端用以接收與該第一區塊選擇訊號互補之一第二區塊選擇訊號；及 該第二電晶體係為P型電晶體。
  10. 如請求項3所述的記憶體裝置，其中該行解碼器包含M個第三電晶體，每一第三電晶體具有一第一端耦接於對應之一主位元線、一第二端用以接收該第一電壓，及一控制端用以接收一第三區塊選擇訊號。
  11. 如請求項10所述的記憶體裝置，另包含一第二預充電電路，該第二預充電電路包含M個第二預充電電晶體，每一第二預充電電晶體具有一第一端用以接收該第二電壓，一第二端耦接於對應之一主位元線，及一控制端用以接收對應之一第三區塊選擇訊號，該M個第二預充電電晶體係為P型電晶體。
  12. 如請求項3所述的記憶體裝置，其中： 該行解碼器包含M個第三電晶體，每一第三電晶體具有一第一端耦接於對應之一主位元線，一第二端，及一控制端用以接收一第三區塊選擇訊號； 該記憶體裝置另包含X個寫入緩衝器，每一寫入緩衝器包含： 一埠選擇電晶體，具有一第一端耦接於M個第三電晶體中對應之Y個第三電晶體的Y個第二端，一第二端，及一控制端用以接收一埠選擇訊號，其中X為正整數，Y為大於1的正整數，且X與Y的乘積等於M； 一寫入電晶體，具有一第一端接於該埠選擇電晶體之該第二端，一第二端用以接收該第一電壓，及一控制端用以接收一寫入訊號；及 一緩衝預充電電晶體，具有一第一端用以接收該第二電壓，一第二端耦接於該埠選擇電晶體之該第一端，及一控制端用以接收一緩衝預充電訊號；及 當該埠選擇訊號導通該埠選擇電晶體且該寫入訊號導通該寫入電晶體時，該緩衝預充電訊號截止該緩衝預充電電晶體。
  13. 如請求項3所述的記憶體裝置，另包含一讀取區塊選擇器，用以在該選定記憶體區塊的一讀取操作期間，導通該選定主位元線及一感測放大器之間的電性連接，其中未選定之主位元線被預充電至一第三電壓，及該第三電壓大於該第一電壓且小於該第二電壓。
  14. 如請求項1所述的記憶體裝置，其中： 該至少一第一預充電電路的數量、該至少一寫入區塊選擇器的數量及該至少一記憶體區段的數量相等。
  15. 如請求項1所述的記憶體裝置，其中： 該至少一寫入區塊選擇器包含N個傳輸閘極電路，每一傳輸閘極電路包含一第一電晶體具有一第一端耦接於對應之一區域位元線、一第二端及一控制端用以接收一第一區塊選擇訊號； 該N個傳輸閘極電路之該N個第一電晶體之N個控制端接收相異的第一區塊選擇訊號；及 該N個第一電晶體係為N型電晶體。
  16. 如請求項15所述的記憶體裝置，其中每一第一預充電電路包含N個第一預充電電晶體，每一第一預充電電晶體具有一第一端用以接收該第二電壓、一第二端耦接於對應之一區域位元線，及一控制端用以接收對應之一第一區塊選擇訊號，該N個第一預充電電晶體係為P型電晶體。
  17. 如請求項15所述的記憶體裝置，另包含一第二預充電電路，該第二預充電電路包含N個第二預充電電晶體，每一第二預充電電晶體具有一第一端用以接收該第二電壓，一第二端耦接於對應之一區域位元線，及一控制端用以接收一偏壓以控制該第二預充電電晶體之一充電電流。
  18. 如請求項17所述的記憶體裝置，其中該充電電流不大於在該選定記憶體區塊之該寫入操作期間，該選定區域位元線之一輸出電流的百分之一。
  19. 如請求項17所述的記憶體裝置，其中： 每一N傳輸閘極電路另包含一第二電晶體，每一第二電晶體具有一第一端耦接於對應之一區域位元線，一第二端耦接於對應之一主位元線，及一控制端用以接收與該第一區塊選擇訊號互補的一第二區塊選擇訊號；及 該第二電晶體係為P型電晶體。
  20. 如請求項15所述的記憶體裝置，另包含X個寫入緩衝器，每一寫入緩衝器包含： 一埠選擇電晶體，具有一第一端耦接於N個第一電晶體中對應之Y個第一電晶體的Y個第二端，一第二端，及一控制端用以接收一埠選擇訊號，其中X為正整數，Y為大於1的正整數，且X與Y的乘積等於N；及 一寫入電晶體，具有一第一端接於該埠選擇電晶體之該第二端，一第二端用以接收該第一電壓，及一控制端用以接收一寫入訊號；及 一緩衝預充電電晶體，具有一第一端用以接收該第二電壓，一第二端耦接於該埠選擇電晶體之該第一端，及一控制端用以接收一緩衝預充電訊號； 其中當該埠選擇訊號導通該埠選擇電晶體且該寫入訊號導通該寫入電晶體時，該緩衝預充電訊號截止該緩衝預充電電晶體。
  21. 如請求項15所述的記憶體裝置，另包含一讀取區塊選擇器，用以在該選定記憶體區塊的一讀取操作期間，導通該選定主位元線及一感測放大器之間的電性連接，其中未選定之主位元線被預充電至一第三電壓，及該第三電壓大於該第一電壓且小於該第二電壓。
  22. 一種操作記憶體裝置的方法，記憶體裝置包含至少一記憶體區段、至少一第一預充電電路及至少一寫入區塊選擇器，每一記憶體區段包含N個記憶體區塊及N條區域位元線，每一記憶體區塊包含複數個記憶體單元，每一區域位元線耦接至對應之一記憶體區塊中的複數個記憶體單元，每一第一預充電電路耦接於對應之一記憶體區段之N條區域位元線，每一寫入區塊選擇器耦接於對應之一記憶體區段之N條區域位元線，該方法包含： 在一選定記憶體區段之一選定記憶體區塊的一寫入操作期間，該至少一寫入區塊選擇器施加一第一電壓至耦接於該選定記憶體區塊之一選定區域位元線；及 在該選定記憶體區塊的一寫入操作期間，該至少一第一預充電電路使耦接至未選定記憶體區塊的複數條未選定之區域位元線預充電至一第二電壓； 其中： 該第一電壓與該第二電壓相異；及 N為大於1之正整數。
  23. 如請求項22所述之方法，其中該第二電壓實質上與在該選定記憶體區段之該寫入操作期間，該選定記憶體區塊之一選定記憶體單元的一字元線的電壓相同。
  24. 如請求項22所述之方法，其中： 該記憶體裝置包含M條主位元線，及一行解碼器耦接於該M條主位元線，其中M係為小於N的正整數； 該至少一寫入區塊選擇器係另耦接於該M條主位元線中之一主位元線；及 在該選定記憶體區塊的該寫入操作期間，該至少一寫入區塊選擇器施加該第一電壓至耦接於該選定記憶體區塊之該選定區域位元線包含： 在該選定記憶體區塊的該寫入操作期間，該至少一寫入區塊選擇器導通該選定區域位元線及一選定主位元線之間的電性連接；及 在該選定記憶體區塊的該寫入操作期間，該行解碼器施加該第一電壓至該選定主位元線。
  25. 如請求項24所述之方法，其中： 每一寫入區塊選擇器包含N個第一電晶體，每一第一電晶體具有一第一端耦接於對應之一區域位元線、一第二端耦接於對應之一主位元線，及一控制端用以接收一第一區塊選擇訊號； 每一第一預充電電路包含N個第一預充電電晶體，每一第一預充電電晶體具有一第一端用以接收該第二電壓、一第二端耦接於對應之一區域位元線，及一控制端用以接收對應之一第一區塊選擇訊號； 該N個第一電晶體係為N型電晶體且該N個第一預充電電晶體係為P型電晶體； 在該選定記憶體區塊的該寫入操作期間，該至少一寫入區塊選擇器導通該選定區域位元線及該選定主位元線之間的電性連接係透過控制耦接至該選定區域位元線之一第一電晶體所接收到之一第一區塊選擇訊號以導通耦接至該選定區域位元線之該第一電晶體，並截止耦接至該選定區域位元線之一第一預充電電晶體；及 在該選定記憶體區塊的該寫入操作期間，該至少一第一預充電電路使耦接至未選定記憶體區塊的該些未選定之區域位元線預充電至該第二電壓係透過控制耦接到該些未選定之區域位元線之複數個第一電晶體所接收到的第一區塊選擇訊號以截止耦接到該些未選定之區域位元線之該些第一電晶體，並導通耦接到該些未選定之區域位元線之複數個第一預充電電晶體。
  26. 如請求項25所述之方法，其中： 該記憶體裝置另包含一第二預充電電路，該第二預充電電路包含M個第二預充電電晶體，每一第二預充電電晶體具有一第一端用以接收該第二電壓，一第二端耦接於對應之一主位元線，及一控制端用以接收一偏壓；及 該方法另包含在該選定記憶體區塊的該寫入操作期間，提供該偏壓以控制該M個第二預充電電晶體的充電電流以對未選定之主位元線預充電。
  27. 如請求項22所述之方法，其中： 該記憶體裝置另包含一讀取區塊選擇器，及 該方法另包含： 在該選定記憶體區快之一讀取操作期間，該讀取區塊選擇器導通該選定主位元線與一感測放大器之間的電性連接；及 將未選定之主位元線預充電至一第三電壓，其中該第三電壓大於該第一電壓但小於該第二電壓。
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