JP2018523253A - メモリ装置におけるプログラム禁止 - Google Patents

Abstract

一例において、方法は、直列接続されるメモリセルのストリングにおける第２のメモリセルに印加される電圧が第１の電圧にある間に、直列接続されるメモリセルの前記ストリングにおけるプログラムされていない第１のメモリセルに印加される電圧を、第１の電圧から第２の電圧に上昇させること、および、前記プログラムされていない第１のメモリセルに印加される前記電圧を前記第２の電圧からプログラム電圧に上昇させることと併発的に、前記第２のメモリセルに印加される前記電圧を前記第１の電圧からパス電圧に上昇させること、を含む。【選択図】図４

Description

本開示は、一般にメモリ装置をプログラミングすることに関し、特に本開示はメモリ装置におけるプログラム禁止に関する。

（例えばＮＡＮＤ、ＮＯＲ等といった）フラッシュメモリ装置は、広い範囲の電子的用途のための不揮発性メモリの広く普及した源（ｓｏｕｒｃｅ）へ発展してきた。不揮発性メモリは、電力の印加なしにいくらかの長い期間にわたってそのデータ値を保持することが可能なメモリである。フラッシュメモリ装置は１トランジスタメモリセルを典型的に使用する。（例えばフローティングゲートもしくは電荷トラップといった）電荷蓄積構造のプログラミング（これは時に書き込みと呼ばれる）または（例えば相変化もしくは分極といった）他の物理的な現象を通した、セルの閾値電圧における変化は、各セルのデータ値を決定する。フラッシュメモリと他の不揮発性メモリの一般的な使用は、パーソナルコンピュータ、パーソナルデジタルアシスタンス（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤー、デジタルレコーダー、ゲーム、電化製品、乗り物、ワイヤレス装置、携帯電話、およびリムーバブルメモリモジュールを含み、不揮発性メモリの使用は拡大し続けている。

ＮＡＮＤフラッシュメモリ装置はフラッシュメモリ装置の一般的なタイプであって、基本メモリセル構成が配列される論理形式のためにそのように呼ばれる。典型的に、ＮＡＮＤフラッシュメモリ装置のためのメモリセルのアレイは、アレイの行の各メモリセルの制御ゲートが共に接続され、ワード線といったアクセス線を形成するように、配列される。例えば、メモリセルの行は、アクセス線に共通して接続されるそれらメモリセルである場合がある。例えばソース選択トランジスタおよびドレイン選択トランジスタといった選択トランジスタのペアの間で直列に共に接続されるメモリセルの（しばしばＮＡＮＤストリングと呼ばれる）ストリングを、アレイの列は含む場合がある。各ソース選択トランジスタは、ソースに接続され、各ドレイン選択トランジスタはビット線といったデータ線に接続される。例えば、本書類で使用される場合、素子が接続されているとき、それらは例えば導電性のパスによって、電気的に接続されている。本書類で使用される場合、例えば素子が非接続であるとき、それらは互いから（例えば電気的に絶縁されているというように）電気的に非接続である。

「列」は、データ線に共通して接続されるメモリセルをさし得る。それは、いかなる特定の配向または直線関係をも要求せず、しかしそうではなく、メモリセルとデータ線との間の論理的関係をさす。メモリセルの行は、そうしなければならないわけではないが、アクセス線に共通して接続される全てのメモリセルを含むことが可能である。メモリセルの行はアクセス線に共通して接続される１つ置きのメモリセルを含む場合がある。例えば、アクセス線に共通して接続され、かつ、偶数のデータ線に選択的に接続されるメモリセルはメモリセルの行であり得、アクセス線に共通して接続され、かつ、奇数のデータ線に選択的に接続されるメモリセルは、メモリセルの別の行であり得る。アクセス線に共通して接続されるメモリセルの他のグループは、メモリセルの行の定義をもし得る。あるメモリ装置にとって、所与のアクセス線に共通して接続される全てのメモリセルは物理的な行とみなされる場合があり、単一の読み込み動作の間に読み出されるか、あるいは（例えば、偶数のまたは奇数のメモリセルといった）単一のプログラム動作の間にプログラムされる物理的な行のそれらの部分は、論理的な行とみなされる場合があり、時にページと呼ばれる。

いくつかのメモリ装置は、例えばしばしば３次元メモリアレイと呼ばれる、スタックメモリアレイを含む場合がある。例えば、スタックメモリアレイは、例えばソースとデータ線との間で直列接続されるメモリセルの（例えばＮＡＮＤストリング）といった複数の縦ストリングを含む場合がある。縦という語は、例えば、集積回路ダイの表面といったベース構造に対して直角な方向であるとして、定義され得る。縦という語は、「厳密な」縦からの、所定の手順の製造および／または組み立ての変動による変動を考慮していること、ならびに、当業者は、縦という語によって何が意味されるかを理解するであろうことを、認識されるべきである。

いくつかの例において、メモリセルの縦ストリングは、例えば縦型ピラーと呼ばれる場合がある縦型半導体に（例えば、接しているといったように）隣接している場合がある。例えば、縦ストリングにおけるメモリセルの活性化は、それらメモリセルに隣接するピラーにおける導電チャネル領域を形成し得る。複数のアクセス線の各々１つ１つは、縦ストリングにおけるメモリセルの各々１つ１つに各々接続される場合がある。アクセス線の各々は、複数の縦ストリングの各々におけるメモリセルに共通して接続されることがあり、そこでは、例えば、複数の縦ストリングの縦ストリングは、ピラーに各々隣接する場合がある。すなわち、複数のピラーおよび複数のメモリセルがアクセス線に沿って存在する場合がある。

アクセス線は、アクセス線に共通して接続されるメモリセルに供給されることになるプログラム電圧を発生させる場合がある、電荷ポンプといった、電圧発生回路に接続される場合がある。しかし、例えば（例えばＲＣ遅延と呼ばれる場合がある）抵抗性効果および／または容量効果によるものといったような、電圧発生回路とアクセス線との間の電圧遅延は、アクセス線において、電圧発生回路によって発生させられるものより低いプログラム電圧につながる場合がある。例えば、アクセス線のＲＣおよび／または抵抗および／またはピラーの容量によるものといったような、アクセス線に沿ったさらなる電圧遅延があり得、それは、例えば、アクセス線に沿ったプログラム電圧における低減を引き起こすことがある。

背景技術によるスタックメモリアレイの一例を示す概略図である。 背景技術によるスタックメモリアレイの部分の一例の断面正面図である。 背景技術によるスタックメモリアレイの部分の一例の概略である。 プログラム禁止動作の一例のタイミング図の例を示す。 プログラム禁止動作の別の例のタイミング図の例を示す。 プログラム禁止動作の別の例のタイミング図の例を示す。 電子装置の一例の簡略ブロック図である。

以下の詳細な説明において、本明細書の一部を成し、かつ、具体例が例示として示される、添付の図面が参照される。図面において、いくつかの図を通して、似た番号は実質的に同様な構成要素を示すことがある。他の例が利用され得、構造的、論理的および電気的な変更が、本開示の範囲を逸脱することなくなされ得る。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。

図１は、背景技術による、３次元メモリアレイといった、スタックメモリアレイ１００の一例を示す概略図である。例えば、メモリアレイ１００は、例えばビット線といった複数のデータ線１１０を含み得る。例えばドレイン選択トランジスタといった、複数の選択トランジスタ１１５−１〜１１５−Ｍは、複数のデータ線１１０の各々に接続され得る。不揮発性メモリセルといった、直列接続されるメモリセル１２０−１〜１２０−Ｌの（例えばＮＡＮＤストリングといった）ストリング１１８−１〜１１８−Ｍの各々１つ１つは、複数のデータ線１１０の各々に接続される選択トランジスタ１１５−１〜１１５−Ｍの各々１つ１つに各々接続され得る。例えば、ストリング１１８−１〜１１８−Ｍの各々１つ１つは、選択トランジスタ１１５−１〜１１５−Ｍの各々１つ１つによって、各データ線１１０に選択的かつ電気的に各々接続され得る。例えば、ストリング１１８−１〜１１８−Ｍの各々は、例えば、縦型半導体ピラーといった、縦型半導体に（例えば、接するといったように）隣接するメモリセル１２０−１〜１２０−Ｌの縦スタックを持つ縦ストリングである場合がある。

ソース−選択トランジスタといった選択トランジスタ１２５−１〜１２５−Ｍの各々１つ１つは、複数のデータ線１１０の各々に選択的かつ電気的に接続され得るストリング１１８−１〜１１８−Ｍの各々１つ１つに各々接続され得る。複数のデータ線１１０の各々に選択的かつ電気的に接続され得るストリング１１８−１〜１１８−Ｍの各々１つ１つに各々接続され得る選択トランジスタ１２５−１〜１２５−Ｍは、共通ソース１３０に共通して接続され得、かつ、共通ソース−選択線といった、共通選択線１３５に自身の各制御ゲートによって共通して接続され得る。

複数のデータ線１１０の各々に選択的かつ電気的に接続され得るストリング１１８−１〜１１８−Ｍの各々におけるメモリセルメモリセル１２０−１〜１２０−Ｌの各々１つ１つの制御ゲートは、アクセス線１４０−１〜１４０−Ｌの各々１つ１つに各々接続され得る。複数データ線１１０の各々接続される選択トランジスタ１１５−Ｍへの、複数データ線１１０の各々接続される選択トランジスタ１１５−１は、ドレイン−選択線といった、選択線１４５−１〜１４５−Ｍの各々１つ１つに各々接続され得る。例えば、複数データ線１１０の各々接続される選択トランジスタ１１５−１の制御ゲートは、選択線１４５−１に共通して接続され得；複数データ線１１０の各々接続される選択トランジスタ１１５−２の制御ゲートは、選択線１４５−２に共通して接続され得；また、複数データ線１１０の各々接続される選択トランジスタ１１５−Ｍの制御ゲートは、選択線１４５−Ｍに共通して接続され得る。

選択線１４５−１〜１４５−Ｍの各々１つ１つの上の信号は、複数データ線１１０の各々接続される選択トランジスタ１１５−Ｍに、複数データ線１１０の各々接続される選択トランジスタ１１５−１を制御（例えば活性化および不活性化）する。例えば、センシングおよび／またはプログラミング動作の間、選択トランジスタ１１５−１〜１１５−Ｍは、一度に１つ活性化され得る。選択トランジスタ１１５−１〜１１５−Ｍのうちの所与の１つを活性化することは、例えば、ストリング１１８−１〜１１８−Ｍの各々１つを選択的かつ電気的に、複数のデータ線１１０の各々１つに接続し得ることに留意すべきである。

図２は、背景技術による、縦型半導体ピラー２１０といった、縦型半導体に（例えば、接しているといったように）隣接する、直列接続されるメモリセル１２０−１〜１２０−Ｌセルのストリングを示す一例の断面正面図である。例えば、それに隣接する、直列接続されるメモリセル１２０−１〜１２０−Ｌのストリングを持つピラー２１０は、図１のスタックメモリアレイ１００のような、スタックメモリアレイの部分である場合がある。そのようなものとして、直列接続されるメモリセル１２０−１〜１２０−Ｌのストリングは、例えば、図１のストリング１１８−１〜１１８−Ｍのうちの任意の１つである場合がある。共通するまたは類似の番号付けは、図１および図２における（例えば同一といったような）類似の構成要素に使用される。

メモリセル１２０−１〜１２０−Ｌの各々は、例えばアクセス線１４０−１〜１４０−Ｌの部分である場合があるか、またはアクセス線１４０−１〜１４０−Ｌの各々１つに接続される場合がある、制御ゲートを含み得る。例えば、図２では、メモリセル１２０−１〜１２０−Ｌの制御ゲートがアクセス線１４０−１〜１４０−Ｌによって各々表され得るように、アクセス線１４０−１〜１４０−Ｌは、メモリセル１２０−１〜１２０−Ｌの制御ゲートを各々含み得る。

メモリセル１２０−１〜１２０−Ｌの各々は、例えばピラー２１０とアクセス線１４０−１〜１４０−Ｌの各アクセス線との交点におけるといったような、電荷トラップまたはフローティングゲートといった電荷蓄積構造２１４を含み得る。メモリセル１２０−１〜１２０−Ｌの各々は、アクセス線１４０−１〜１４０−Ｌの各アクセス線と各電荷蓄積構造２１４との間に存在し得る、ブロッキング誘電体といった、誘電体２１８を含み得る。例えば、メモリセル１２０−ｉの誘電体２１８は、アクセス線１４０−ｉとメモリセル１２０−ｉの電荷蓄積構造２１４との間に存在し得る。メモリセル１２０−１〜１２０−Ｌの各々は、各電荷蓄積構造２１４とピラー２１０との間に存在し得る、トンネル誘電体といった、誘電体２２３を含み得る。例えば、メモリセル１２０−ｉの誘電体２２３は、メモリセル１２０−ｉの電荷蓄積構造２１４とピラー２１０との間に存在し得る。誘電体２１８、電荷蓄積構造２１４、誘電体２２３、アクセス線１４０−ｉといったアクセス線１４０−１〜１４０−Ｌの各アクセス線、よって、メモリセル１２０−ｉといったメモリセル１２０−１〜１２０−Ｌの各メモリセルは、例えば、ピラー２１０を完全に囲み、また、各アクセス線とピラー２１０との交点に存在し得る。

ソース−選択線といった選択線１３５は、アクセス線１４０−１といった最も低いアクセス線より、よってメモリセル１２０−１といった最も低いメモリセルより、低い垂直高さ（ｖｅｒｔｉｃａｌ ｌｅｖｅｌ）に位置する場合がある。例えば、選択線１３５は、アクセス線１４０−１と、選択線１３５より低い垂直高さに存在し得、かつピラー２１０の端部（例えば下端部）と接触（例えば直接的かつ物理的な接触）し得るソース１３０との間に存在する場合がある。

ソース−選択トランジスタといった選択トランジスタ１２５は、選択線１３５とピラー２１０との交点に存在し得、また、例えばピラー２１０を介して、ソース１３０に接続され得る。選択トランジスタ１２５は、選択線１３５に接続されるか、または選択線１３５の部分である制御ゲートを含み得る。例えば、図２において、選択トランジスタ１２５の制御ゲートは、選択線１３５に含まれ得る。選択トランジスタ１２５の、ゲート誘電体といった誘電体２２９は、例えば、選択線１３５とピラー２１０との間に存在し得る。選択線１３５と誘電体２２９と、よって選択トランジスタ１２５は、例えば、ピラー２１０を完全に囲み得る。

ドレイン−選択線といった選択線１４５は、メモリセル１２０−Ｌといった最も高いメモリセルおよびアクセス線１４０−Ｌといった最も高いアクセス線より高い垂直高さに位置する場合がある。例えば、選択線１４５は、アクセス線１４０−Ｌと、選択線１４５より高い垂直高さに存在する場合があるデータ線１１０との間に存在する場合がある。

ドレイン−選択トランジスタといった選択トランジスタ１１５は、選択線１４５とピラー２１０との交点に存在し得る。選択トランジスタ１１５は、選択線１４５に接続されるか、または選択線１４５の部分である制御ゲートを含み得る。例えば、図２において、選択トランジスタ１１５の制御ゲートは、選択線１４５に含まれ得る。選択トランジスタ１１５の、ゲート誘電体といった誘電体２３５は、選択線１４５とピラー２１０との間に存在し得る。選択線１４５および誘電体２３５、よって選択トランジスタ１１５は、例えば、ピラー２１０を完全に囲み得る。データ線１１０は、例えば、ピラー２１０の端部（例えば上端部）に、よって選択トランジスタ１１５に（例えば直接的かつ物理的な接触によって）接続され得る接点２３８に、（例えば直接的かつ物理的な接触によって）接続され得る。すなわち、例えば、データ線１１０は、選択トランジスタ１１５に接続され得る。

直列接続されるメモリセル１２０−１〜１２０−Ｌのストリングの端部は、選択トランジスタ１２５に直列接続され得、また、直列接続されるメモリセル１２０−１〜１２０−Ｌのストリングの反対の端部は、選択トランジスタ１１５に直列接続され得る。選択トランジスタ１１５は、直列接続されるメモリセル１２０−１〜１２０−Ｌのストリングをデータ線１１０に選択的かつ電気的に接続するように構成され得、また、選択トランジスタ１２５は、直列接続されるメモリセル１２０−１〜１２０−Ｌのストリングをソース１３０に選択的かつ電気的に接続するように構成され得る。

アクセス線１４０−１〜１４０−Ｌは、例えば、互いから電気的に絶縁および分離される場合がある。すなわち、例えば、誘電体２４０は、アクセス線１４０−１〜１４０−Ｌのうちの隣接するもの同士の間に存在する場合がある。誘電体２４２は、アクセス線１４０−１と選択線１３５との間に存在する場合があり；誘電体２４４は、アクセス線１４０−Ｎと選択線１４５との間に存在する場合があり；誘電体２４６は、選択線１３５とソース１３０との間に存在する場合があり；誘電体２４８は、選択線１４５とデータ線１１０との間に存在する場合がある。

図３は、背景技術による、縦型半導体ピラー２１０に（例えば、接触するといったように）隣接する、直列接続されるメモリセル１２０−１〜１２０−Ｌの縦ストリング１１８の一例の概略である。共通する番号付けは、図２および図３における（例えば同一といったような）類似の構成要素に使用される。

いくつかの例において、メモリセル１２０−１〜１２０−（ｉ−１）は、プログラムされた状態にある場合がある。例えば、メモリセル１２０−１〜１２０−（ｉ−１）は、例えば消去された状態または回復動作（ｈｅａｌｉｎｇ ｏｐｅｒａｔｉｏｎ）の後の状態といった最も低い状態（ｌｏｗｅｓｔ ｓｔａｔｅ）のような初期状態から、最終状態へ各々がプログラムされている場合がある。例えば、メモリセル１２０−１〜１２０−（ｉ−１）の各々は、消去閾値電圧または、消去動作が実施された後に回復動作が実施された後の閾値電圧といった、初期閾値電圧よりも（例えば初期閾値電圧からシフトされたような）大きい閾値電圧を持つ場合がある。すなわち、例えば、メモリセル１２０−１〜１２０−（ｉ−１）の各々は、図４から図６に関連して続いてなされる解説の間にプログラムされる場合がある。

いくつかの例において、メモリセル１２０−ｉ〜１２０−Ｌは、プログラムされていない場合がある。例えば、メモリセル１２０−ｉ〜１２０−Ｌは、例えば消去された状態または回復動作の後の状態といった最も低い状態のような初期状態に各々がある場合がある。例えば、メモリセル１２０−ｉ〜１２０−Ｌの各々は、消去閾値電圧または、消去動作が実施された後に回復動作が実施された後の電圧といった、初期閾値電圧にある場合がある。すなわち、例えば、メモリセル１２０−ｉ〜１２０−Ｌの各々は、図４から図６に関連して続いてなされる解説の間にアンプログラムされる（ｂｅ ｕｎｐｒｏｇｒａｍｍｅｄ）場合がある。メモリセル１２０−１〜１２０−（ｉ−１）および１２０−（ｉ＋１）〜１２０−Ｌの制御ゲートに各々接続されるアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）〜１４０−Ｌは、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）〜１４０−Ｌである場合がある。例えば、プログラムされていないメモリセルは、消去状態または回復動作の後の状態といった、最も低い状態にあるメモリセルであり得る。プログラムされたメモリセルは、最も低い状態よりも高いプログラムされた状態にあるメモリセルであり得る。

メモリセル１２０−（ｉ＋１）〜１２０−Ｌは、メモリセル１２０−ｉの、ストリング１１８における、データ線側（例えばデータ線１１０）にあると参照され得る。すなわち、例えば、メモリセル１２０−ｉのデータ線側にあると参照され得るメモリセル１２０−（ｉ＋１）〜１２０−Ｌは、メモリセル１２０−ｉと選択トランジスタ１１５との間、よって、メモリセル１２０−ｉとデータ線１１０との間に存在し得る。メモリセル１２０−（ｉ＋２）〜１２０−Ｌは、メモリセル１２０−（ｉ＋１）の、ストリング１１８における、データ線側にあるとして参照され得る。すなわち、例えば、メモリセル１２０−（ｉ＋１）のデータ線側にあるとして参照され得るメモリセル１２０−（ｉ＋２）〜１２０−Ｌは、メモリセル１２０−（ｉ＋１）と選択トランジスタ１１５との間、よってメモリセル１２０−（ｉ＋１）とデータ線１１０との間に存在し得る。メモリセル１２０−１〜１２０−（ｉ−１）は、メモリセル１２０−ｉの、ストリング１１８における、ソース側（例えばソース１３０）にあるとして参照され得る。すなわち、例えば、メモリセル１２０−ｉのソース側にあるとして参照され得るメモリセル１２０−１〜１２０−（ｉ−１）は、メモリセル１２０−ｉと選択トランジスタ１２５との間、よって、メモリセル１２０−ｉとソース１３０との間に存在し得る。メモリセル１２０−１〜１２０−（ｉ−２）は、メモリセル１２０−（ｉ−１）の、ストリング１１８における、ソース側にあるとして参照され得る。すなわち、例えば、メモリセル１２０−（ｉ−１）のソース側にあるとして参照され得るメモリセル１２０−１〜１２０−（ｉ−２）は、メモリセル１２０−（ｉ−１）と選択トランジスタ１２５との間、よって、メモリセル１２０−（ｉ−１）とソース１３０との間に存在し得る。

メモリセル１２０−ｉの制御ゲートはアクセス線１４０−ｉに接続される場合がある。アクセス線１４０−ｉは、プログラミングの対象であり得る対象メモリセルの制御ゲートにさらに接続される場合があり、別の縦型ピラー２１０に（例えば、接するといったように）隣接する直列接続されるメモリセルの別の縦ストリングの部分である場合がある選択されたアクセス線１４０−ｉであり得る。選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）〜１４０−Ｌは、対象メモリセルを含むストリングにおけるプログラミングの対象でなくさせられる別のメモリセルの制御ゲートに、接続される場合がある。メモリセル１２０−ｉは、対象メモリセルがプログラムされる間にプログラムすることを禁止される場合がある、禁止されたメモリセル１２０−ｉである場合がある。

図３におけるストリング１１８の端部は、ソース−選択トランジスタといった、ソース１３０に接続され得る選択トランジスタ１２５に直列に接続される場合がある。選択トランジスタ１２５の制御ゲートは、選択線１３５に接続され得る。ストリング１１８の反対の端部は、ドレイン−選択トランジスタといった、データ線１１０に接続され得る選択トランジスタ１１５に直列に接続される場合がある。選択トランジスタ１１５の制御ゲートは、選択線１４５に接続され得る。

アクセス線１４０−１〜１４０−Ｌの各々は、アクセス線１４０−１〜１４０−Ｌの各々に共通して接続されるメモリセルに供給されることになるプログラム電圧を発生させる場合がある、電荷ポンプといった、電圧発生回路に接続される場合がある。例えば、電荷ポンプは、例えばアクセス線１４０−ｉに接続されるストリングドライバに接続されるルーティング回路に接続されるコアドライバを含む場合がある経路を通って、アクセス線１４０−１〜１４０−Ｌの所与の（例えば選択された）アクセス線１４０−ｉの始まりに接続される場合がある。例えば、経路は、電荷ポンプによって発生させられたプログラム電圧をアクセス線１４０−ｉの始まりに向ける（ｄｉｒｅｃｔ）場合がある。

経路は、（ＲＣ遅延と一般に呼ばれる）抵抗性効果および／または容量効果による電圧遅延を発生させる場合があり、その結果、アクセス線１４０−ｉの始まりにおいて、よって、ピラー２１０といった、アクセス線１４０−ｉの始まりに隣接するピラーに隣接するメモリセルにおいて、電荷ポンプによって発生させられるものよりも低いプログラム電圧につながる場合がある。例えば、アクセス線１４０−ｉの、その長さに沿った抵抗性効果および／もしくは容量効果、ならびに／または、アクセス線の始まりとアクセス線の終わりとの間の複数のピラー２１０といったピラーの抵抗性効果および／もしくは容量効果のような、アクセス線１４０−ｉの始まりとアクセス線１４０−ｉの終わりとの間の、例えば電荷ポンプによって発生させられるプログラム電圧における低減といったような、さらなるＲＣ遅延があり得る。したがって、アクセス線１４０−ｉの終わりにおける、よってアクセス線１４０−ｉの終わりに隣接するピラーに隣接するメモリセルにおける、プログラム電圧は、アクセス線１４０−ｉの始まりにおけるもの、よってアクセス線の始まりに隣接するピラーに隣接するメモリセルにおけるもの、より低い場合がある。

いくつかの例において、アクセス線１４０−ｉの終わりに隣接するピラーに隣接するメモリセルにプログラム電圧を供給するため、電荷ポンプにて発生させられたすでに相対的に高いプログラム電圧（例えば約１９ボルトから約２７ボルト）は、ＲＣ遅延を補償するために、例えば約５ボルトだけ、上昇させられる。しかし、電荷ポンプとアクセス線１４０−ｉの始まりとの間の経路にある装置は、そのような大きなプログラム電圧を扱うことが可能ではない場合がある。さらに、電荷ポンプでそのような高いプログラム電圧を発生させることはのぞましくない場合がある。そのような高いプログラム電圧を発生させることは、電力を集中的に消費するタスク（ｐｏｗｅｒ−ｉｎｔｅｎｓｉｖｅ ｔａｓｋ）となり得る。

図４は、アクセス線１４０−ｉに接続される対象メモリセルがプログラムされている間にメモリセル１２０−ｉを禁止する（例えばプログラミング動作の一部としての）プログラム禁止動作の一例のタイミング図の例を示す。（例えば２ボルトといったＶｃｃのような）データ線禁止電圧Ｖｉｎｈは、図４の禁止動作の間に図３のデータ線１１０に印加される場合がある。例えば、選択トランジスタ１２５が、禁止動作の間に（例えば非導電といったように）不活性化され得ように、また、ストリング１１８とピラー２１０とが、禁止動作の間にソース１３０から電気的に非接続とされ得るように、（例えばゼロ（０）ボルトといったような）電圧は、図４の禁止動作の間に、選択線１３５に、よって図３の選択トランジスタ１２５の制御ゲートに、印加され得る。

電圧４１０は、選択線１４５に、よって選択トランジスタ１１５の制御ゲートに、印加され得る。電圧４１５は、選択されたアクセス線１４０−ｉに、よってプログラムされていないメモリセル１２０−ｉの制御ゲートに、印加される場合がある。電圧４２０は、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）の各々に、よってプログラムされたメモリセル１２０−１〜１２０−（ｉ−１）の各々の制御ゲートに、そして、選択されていないアクセス線１４０−（ｉ＋１）〜１４０−Ｌに、よってプログラムされていないメモリセル１２０−（ｉ＋１）〜１２０−Ｌの制御ゲートに、印加される場合がある。電圧４２５は、メモリセル１２０−ｉに対応する（例えば、その下のといったような）ピラー２１０の部分におけるチャネル３１０（図３）の電圧である。電圧４３０は、メモリセル１２０−１〜１２０−（ｉ−１）に対応する（例えばその下のといったような）ピラー２１０の部分におけるチャネル３１５の電圧である。電圧４３５は、メモリセル１２０−（ｉ＋１）〜１２０−Ｌに対応する（例えばその下のといったような）ピラー２１０の部分におけるチャネル３２０（図３）の電圧である。

プログラミング動作、よって禁止動作、は、選択線１４５に印加される電圧４１０を、例えばゼロ（０）ボルト（例えば接地）といった、より低い不活性化電圧Ｖｄｅａｃｔｌｏｗから、データ線１１０に印加されるデータ線禁止電圧Ｖｉｎｈに（例えば等しいといったように）実質的に等しい場合がある、より高い不活性化電圧Ｖｄｅａｃｔｈｉｇｈへ上昇させることによって、始まる場合がある。例えば、不活性化電圧Ｖｄｅａｃｔｌｏｗは、データ線１１０がストリング１１８とピラー２１０とから電気的に非接続とされるように選択トランジスタ１１５を不活性にし得、不活性化電圧Ｖｄｅａｃｔｈｉｇｈもまた、データ線１１０がストリング１１８とピラー２１０とから電気的に非接続となるように選択トランジスタ１１５を不活性にし得る。

（例えばゼロ（０）ボルトといった）非禁止電圧は、選択されたアクセス線１４０−ｉに接続される対象メモリセルを含むストリングに対応するデータ線に印加される場合があることに留意すべきである。メモリセル１２０―ｉが禁止されている間のプログラム動作の間に、対象メモリセルを含むストリングとピラーとに、よって対象メモリセルに、非禁止電圧が印加され得るように、そのデータ線は、対象メモリセルを含むストリングとピラーとに電気的に接続される場合がある。いくつかの例において、電圧Ｖｄｅａｃｔｈｉｇｈは、対象メモリセルを含むデータ線とストリングとの間に接続される選択トランジスタを活性化させ、対象メモリセルを含むストリングにデータ線を電気的に接続させるのに十分であり得る。

選択されたアクセス線１４０−ｉに印加される電圧４１５が電圧Ｖｉｎｔにある間に、選択線１４５に印加される電圧４１０が電圧Ｖｄｅａｃｔｈｉｇｈにあるように、例えば電圧４１０を不活性化電圧Ｖｄｅａｃｔｌｏｗから不活性化電圧Ｖｄｅａｃｔｈｉｇｈに上昇させることと併発的に、選択されたアクセス線１４０−ｉに印加される電圧４１５は、（例えば０ボルトといった）電圧Ｖｌｏｗから中間電圧Ｖｉｎｔに、上昇させられる場合がある。いくつかの例において、中間電圧Ｖｉｎｔは、例えば、アクセス線１４０−ｉに接続される対象メモリセルをプログラミングするために、選択されたアクセス線１４０−ｉに印加される電圧といったようなプログラム電圧Ｖｐｇｍと、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）〜１４０−Ｌに印加される電圧４２０が電圧Ｖｌｏｗからプログラムパス電圧Ｖｐａｓｓに到達するまで上昇させられ得る分の電圧、との差に等しい場合がある。例えば、Ｖｌｏｗがゼロボルトであり得るときＶｉｎｔがＶｐｇｍ−Ｖｐａｓｓである場合がある場合などに、例えば、Ｖｉｎｔは、Ｖｐｇｍ − （Ｖｐａｓｓ − Ｖｌｏｗ）である場合がある。例えば、プログラム電圧Ｖｐｇｍは、選択されたアクセス線１４０−ｉに結合される対象メモリセルの閾値電圧を変化（例えばシフト）するのに十分であり得る。

本書類で使用される場合、同時に実施される複合的動作は、これらの動作の各々が各々の期間にわたって実施されることを意味し、これら各期間の１つ１つは、部分的にまたは全体的に、各期間の残りの各々と重なる。すなわち、それらの動作は、少なくともいくらかの期間にわたって同時に実施される。

電圧Ｖｌｏｗおよび電圧Ｖｉｎｔは、例えば、選択されたアクセス線１４０−ｉに接続されるプログラムされていないメモリセル１２０−ｉを活性化する（例えばオンする）のに十分であり得る。選択されたアクセス線１４０−ｉに印加される電圧４１５が電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇される間、および電圧４１５が電圧Ｖｉｎｔにある間、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）〜１４０−Ｌに印加される電圧４２０は、電圧Ｖｌｏｗにあり続ける場合がある。例えば、電圧Ｖｌｏｗは、アクセス線１４０−（ｉ＋１）〜１４０−Ｌに各々接続されるプログラムされていないメモリセル１２０−（ｉ＋１）〜１２０−Ｌを活性化するのに十分であり得るが、アクセス線１４０−１〜１４０−（ｉ−１）に各々接続されるプログラムされたメモリセル１２０−１〜１２０−（ｉ−１）を活性化するには不十分であり得る。

メモリセル１２０−ｉが活性化されるとき、メモリセル１２０−ｉに対応するピラー２１０の部分におけるチャネル３１０は導電性を持ち得、メモリセル１２０−（ｉ＋１）〜１２０−Ｌが活性化されるとき、メモリセル１２０−（ｉ＋１）〜１２０−Ｌに対応するピラー２１０の部分におけるチャネル３２０は導電性を持ち得る。そのようなものとして、例えば、チャネル３２０は、チャネル３１０および選択されたアクセス線１４０−ｉと連絡（ｃｏｍｍｕｎｉｃａｔｅ）し得る。例えば、チャネル３２０に対応するピラー２１０の部分の容量は、チャネル３１０および選択されたアクセス線１４０−ｉに関連し（ｂｅ ｃｏｎｎｅｃｔｅｄ）得る。さらに、選択されたアクセス線１４０−ｉとチャネル３１０とのメモリセル１２０−ｉを介した結合比は、比較的小さい場合がある。

チャネル３１０に接続されているチャネル３２０に対応するピラー２１０の部分の容量および選択されたアクセス線１４０−ｉとチャネル３１０との間の比較的小さい結合比は、例えば、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔへ上昇させることに応じて起こる場合があるチャネル３１０の電圧４２５における任意の上昇を無視してよいものにするように動作し得る。すなわち、例えば、チャネル３１０の電圧４２５は、選択されたアクセス線１４０−ｉに印加される電圧４１５を、電圧Ｖｌｏｗから電圧Ｖｉｎｔへ上昇させることに応じた電圧Ｖｌｏｗに実質的にあり続ける場合がある。

選択トランジスタ１１５と選択されたアクセス線に接続されるプログラムされていないメモリセルとの間のプログラムされていないメモリセルの数が低減することにつれ（例えばチャネル３２０のサイズが低減することにつれ）、選択されたアクセス線に接続されるプログラムされていないメモリセルに接続される容量は低減する場合がある。これは、そのプログラムされていないメモリセルに接続されるアクセス線での電圧の上昇に応じて、選択されたアクセス線に接続されるプログラムされていないメモリセル対応するチャネルでの電圧における大きな変化を、生じさせるべく動作する場合がある。

いくつかの例において、選択線１４５に印加される電圧４１０は、例えば、電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに、不活性化電圧Ｖｄｅａｃｔｌｏｗから（例えば４ボルトといった）電圧Ｖａｃｔに上昇させることと併発的に、上昇させられる場合があり、電圧Ｖａｃｔは、選択トランジスタ１１５を活性化するのに、（例えば、選択トランジスタ１１５を導電させるのに）十分、よって、例えば選択トランジスタ１１５をデータ線１１０に電気的に接続させ、それによってストリング１１８、よってピラー２１０に電圧Ｖｉｎｈを電気的に接続させるのに、十分であり得る。すなわち、電圧４１５が電圧Ｖｉｎｔにある間に、選択トランジスタ１１５が活性化される場合があるように、よって電圧Ｖｉｎｈがストリング１１８およびピラー２１０とに印加され得るように、電圧４１５が電圧Ｖｉｎｔにある間に、選択線１４５に印加される電圧４１０は電圧Ｖａｃｔにある場合がある。

選択されたアクセス線１４０−ｉに印加される電圧４１５が電圧Ｖｉｎｔにある間に、選択線１４５に印加される電圧４１０は、電圧Ｖａｃｔから電圧Ｖｄｅａｃｔｈｉｇｈにその後減少させられる場合があり、よって、選択トランジスタ１１５は、その後不活性化され得、また、電圧Ｖｉｎｈは、ストリング１１８とピラー２１０とからその後電気的に非接続とされ得る。このために、例えば電圧Ｖｉｎｈはストリング１１８とピラー２１０にあり続けることになり得る。

選択されたアクセス線１４０−ｉに印加される電圧４１５が、例えばある時間、電圧Ｖｉｎｔにあった後、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）〜１４０−Ｌの各々に印加される電圧４２０は、例えば選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｉｎｔからプログラム電圧Ｖｐｇｍに上昇させることと併発的に、電圧Ｖｌｏｗから電圧Ｖｐａｓｓに上昇させられ得る。例えば、電圧Ｖｉｎｔから電圧Ｖｐｇｍへの電圧４１５の上昇は、電圧Ｖｌｏｗから電圧Ｖｐａｓｓへの電圧４２０の上昇に（例えば等しいといったように）実質的に等しい場合がある。例えば、電圧Ｖｐｇｍと電圧Ｖｉｎｔとの間の電圧差は、電圧Ｖｐａｓｓと電圧Ｖｌｏｗとの間の電圧差に（例えば等しいといったように）実質的に等しい場合がある。

選択されていないアクセス線１４０−１〜１４０−（ｉ−１）は、例えば容量性結合を通して、選択されたアクセス線１４０−ｉと連絡し得る。アクセス線１４０−（ｉ＋１）〜１４０−Ｌに各々接続されるプログラムされていないメモリセル１２０−（ｉ＋１）〜１２０Ｌは活性化され得、よってプログラムされていないメモリセル１２０−（ｉ＋１）〜１２０−Ｌに対応するチャネル３２０は、導電性を有し得、かつ導電性チャネル３１０を通してプログラムされていないメモリセル１２０−ｉと（例えば電気的に接続されるといったように）連絡し得、よって選択されたアクセス線１４０−ｉと（例えば電気的に接続されるといったように）連絡し得る。加えて、選択されていないアクセス線１４０−（ｉ＋１）〜１４０−Ｌは、例えば容量性結合を通じて、選択されたアクセス線１４０−ｉと連絡し得る。そのようなものとして、例えば、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）〜１４０−Ｌに印加される電圧４２０は、電圧４２０がＶｐａｓｓに上昇させられる間、選択されたアクセス線１４０−ｉに結合され得る。

例えば、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させた後に、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）〜１４０−Ｌに印加される電圧４２０を電圧Ｖｌｏｗから電圧Ｖｐａｓｓに上昇させることは、電圧４１５の電圧Ｖｉｎｔからプログラム電圧Ｖｐｇｍへの上昇を促進し、または援助することがある。さらに、このことは、選択されたアクセス線１４０−ｉに接続される電荷ポンプの電力要件の低減を、容量効果を低減することによって、促進する場合がある。

各々チャネル３１５とチャネル３２０の電圧４３０と電圧４３５は、例えば電圧４２０をＶｌｏｗからＶｐａｓｓに上昇させることに応じて、ＶｌｏｗからＶｐａｓｓに上昇する場合がある。例えばメモリセル１２０−ｉがストリング１１８においてどこに位置するのかに依存して、電圧４１５をＶｌｏｗからＶｉｎｔに上昇させることに応じて発生させられる場合がある電圧から、Ｖｐａｓｓに、例えば、電圧４２０をＶｌｏｗからＶｐａｓｓに上昇させることに応じて、チャネル３１０の電圧４２５は、上昇する場合がある。例えば、チャネル３１０の電圧４２５は、ＶｌｏｗからＶｐａｓｓへ電圧４２０を上昇させることに応じて、実質的にＶｌｏｗからＶｐａｓｓに上昇する場合がある。

図５は、アクセス線１４０−ｉに接続される対象メモリセルがプログラムされている間に、メモリセル１２０−ｉを禁止する（例えばプログラミング動作の一部としての）プログラム禁止動作の別の例のタイミング図を示す。共通する番号付けが、図４および図５に共通し、かつ図４に関連して上記された通りであり得る電圧を示すために、図４および図５にて使用される。

電圧Ｖｉｎｈは、図５における禁止動作の間に、図３のデータ線１１０に印加される場合がある。選択トランジスタ１２５が禁止動作の間に不活性化されるように、図５における禁止動作の間に（例えばゼロボルトといった）電圧が、図３の選択線１３５に印加され得、また禁止動作の間に、ストリング１１８がソース１３０から電気的に非接続となる。選択線１４５に印加される電圧４１０は、図４に関連して上記された通りであり得る。電圧４１５は、図４に関連して上記された通り、図５の例における選択されたアクセス線１４０−ｉに印加され得る。各々チャネル３１０、チャネル３１５およびチャネル３２０の電圧４２５、電圧４３０および電圧４３５は、図４に関連して上記された通りであり得る。

電圧４２０は、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）〜１４０−Ｌに関して図４に関連して上記された通り、選択されていないアクセス線１４０−（ｉ＋１）〜１４０−Ｌおよび選択されていないアクセス線１４０−１〜１４０−（ｉ−２）に印加され得る。しかし、図５の例において、電圧５２０は、選択されていないアクセス線１４０−（ｉ−１）に、よってプログラムされたメモリセル１２０−（ｉ−１）の制御ゲートに、図４の例においてなされたような電圧４２０の代わりに、印加される場合がある。選択されていないアクセス線１４０−（ｉ−１）は選択されたアクセス線１４０−ｉに直に隣接し、また、選択されたアクセス線１４０−ｉに接続されるプログラムされていないメモリセル１２０−ｉに直に隣接するプログラムされたメモリセル１２０−（ｉ−１）に接続されることに留意すべきである。すなわち、例えば、プログラムされたメモリセル１２０−（ｉ−１）は、選択されたアクセス線１４０−ｉに接続されるプログラムされていないメモリセル１２０−ｉに最も近いプログラムされたメモリセルであり得る。

選択されていないアクセス線１４０−１〜１４０−（ｉ−２）および１４０−（ｉ＋１）〜１４０−Ｌに印加される電圧４２０が電圧Ｖｌｏｗにあり続ける間、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させることと、かつ選択線１４５に印加される電圧４１０を電圧Ｖｄｅａｃｔｌｏｗから電圧Ｖｄｅａｃｔｈｉｇｈまたは電圧Ｖａｃｔのいずれかに上昇させることと併発的に、選択されていないアクセス線１４０−（ｉ−１）に印加される電圧５２０は、電圧Ｖｌｏｗから電圧Ｖｌｏｗｈｉｇｈに上昇させられ得る。したがって、電圧４１５が電圧Ｖｉｎｔにある間、電圧４１０が電圧Ｖｄｅａｃｔｈｉｇｈまたは電圧Ｖａｃｔのいずれかにある間、および選択されていないアクセス線１４０−（ｉ＋１）〜１４０−Ｌおよび１４０−１〜１４０−（ｉ−２）が電圧Ｖｌｏｗにある（例えばあり続ける）間、例えば、選択されていないアクセス線１４０−（ｉ−１）に印加される電圧５２０は、電圧Ｖｌｏｗｈｉｇｈにあり得る。

選択されたアクセス線１４０−ｉ、よってプログラムされていないメモリセル１２０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させることと併発的に、選択されていないアクセス線１４０−（ｉ−１）に、よってプログラムされたメモリセル１２０−（ｉ−１）に、印加される電圧５２０を電圧Ｖｌｏｗから電圧Ｖｌｏｗｈｉｇｈに上昇させることは、図４の例におけるプログラムされていないメモリセル１２０−ｉに印加される電圧とプログラムされたメモリセル１２０−（ｉ−１）に印加される電圧との間の電圧差分（Ｖｉｎｔ−Ｖｌｏｗ）と比較して減少した、プログラムされていないメモリセル１２０−ｉとプログラムされたメモリセル１２０−（ｉ−１）に印加される電圧の間の電圧差分（Ｖｉｎｔ−Ｖｌｏｗｈｉｇｈ）を引き起こし得る。このことは、プログラムされていないメモリセル１２０−ｉおよびプログラムされたメモリセル１２０−（ｉ−１）に印加される電圧の間の電圧差分による、プログラムされたメモリセル１２０−（ｉ−１）に対するプログラムディスターブ（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）における減少を促進し得る。

いくつかの例において、選択線１４５に印加される電圧４１０を電圧Ｖｄｅａｃｔｌｏｗから電圧Ｖａｃｔに上昇させることは、データ線１１０上の電圧Ｖｉｎｈがストリング１１８、よってピラー２１０に、電気的に接続されるように、選択トランジスタ１１５を活性化する。そして、電圧５２０が電圧Ｖｌｏｗｈｉｇｈにある間、および電圧４１５が電圧Ｖｉｎｔにある間、例えばデータ線１１０上の電圧Ｖｉｎｈがピラー２１０上にあり続けるように、電圧４１０は、低減され得る。

ある時間の後、例えば、電圧４２０は、電圧５２０を電圧Ｖｌｏｗｈｉｈｇから電圧Ｖｐａｓｓに上昇させることと併発的に、かつ電圧４１５を電圧Ｖｉｎｔから電圧Ｖｐｇｍに上昇させることと併発的に、電圧Ｖｌｏｗから電圧Ｖｐａｓｓに上昇させられ得る。

図６は、アクセス線１４０−ｉに接続される対象メモリセルがプログラムされている間に、メモリセル１２０−ｉを禁止する（例えばプログラミング動作の一部としての）プログラム禁止動作の別の例のタイミング図を示す。共通する番号付けが、図４および図６に共通し、かつ図４に関連して上記された通りであり得る電圧を示すために、図４および図６にて使用される。

電圧Ｖｉｎｈは、図６における禁止動作の間に、図３のデータ線１１０に印加される場合がある。選択トランジスタ１２５が、禁止動作の間に不活性化されるように、（例えばゼロボルトといった）電圧が、図６における禁止動作の間に図３の選択線１３５に印加され得、また禁止動作の間にソース１３０からストリング１１８が電気的に非接続となる。電圧４１５は、例えば図４に関連して上記されたように、図６の例における選択されたアクセス線１４０−ｉに印加され得る。

電圧４２０は、例えば図４に関連して選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および選択されていないアクセス線１４０−（ｉ＋１）のために上記されたように、図６の例における選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および選択されていないアクセス線１４０−（ｉ＋１）に印加され得る。

選択されたアクセス線１４０−ｉは、選択されていないアクセス線１４０−（ｉ−１）に（例えば連続的にといったように）直に隣接し得る。選択されたアクセス線１４０−ｉに接続され得るプログラムされていないメモリセル１２０−ｉは、選択されていないアクセス線１４０−（ｉ−１）に接続され得るプログラムされたメモリセル１２０−（ｉ−１）に（例えば連続的にといったように）直に隣接し得る。選択されていないアクセス線１４０−（ｉ＋１）は、選択されたアクセス線１４０−ｉに、（例えば連続的にといったように）直に隣接し得る。選択されていないアクセス線１４０−（ｉ＋１）は、プログラムされていないメモリセル１２０−ｉに（例えば連続的にといったように）直に隣接し得るプログラムされていないメモリセル１２０−（ｉ＋１）に接続され得る。例えば、選択されたアクセス線１４０−ｉは、選択されていないアクセス線１４０−（ｉ−１）と１４０−（ｉ＋１）との間に存在し得、また、プログラムされていないメモリセル１２０−ｉは、プログラムされたメモリセル１２０−（ｉ−１）とプログラムされていないメモリセル１２０−（ｉ＋１）との間に存在する場合がある。

いくつかの例において、電圧６１０は、選択線１４５に、よって、選択トランジスタ１１５の制御ゲートに、印加される場合がある。あるいは、例えば、電圧６１５は、選択線１４５に、よって選択トランジスタ１１５の制御ゲートに、印加される場合がある。電圧６２０は、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに、よってプログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌの制御ゲートに、印加される場合がある。電圧６２５は、メモリセル１２０−ｉに対応する（例えばその下のといったような）ピラー２１０の部分におけるチャネル３１０（図３）の電圧である。電圧６３０は、メモリセル１２０−１〜１２０−（ｉ−１）に対応する（例えばその下のといったような）ピラー２１０の部分におけるチャネル３１５の電圧である。電圧６３５は、メモリセル１２０−（ｉ＋１）〜１２０−Ｌに対応する（例えばその下のといったような）ピラー２１０の部分におけるチャネル３２０（図３）の電圧である。

いくつかの例において、選択線１４５に印加される電圧６１０は、電圧Ｖｄｅａｃｔｌｏｗから電圧Ｖｄｅａｃｔｈｉｇｈに、上昇させられ得る。電圧Ｖｄｅａｃｔｈｉｇｈは、データ線１１０上の電圧Ｖｉｎｈに等しい場合があり、また、電圧Ｖｄｅａｃｔｈｉｇｈは選択トランジスタ１１５を活性化しない場合があることに留意すべきである。選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）印加される電圧４２０が電圧Ｖｌｏｗにあり続ける間、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させることと併発的に、かつ、電圧６１０を電圧Ｖｄｅａｃｔｌｏｗから電圧Ｖｄｅａｃｔｈｉｇｈに上昇させることと併発的に、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０は、電圧Ｖｌｏｗから電圧Ｖ１に上昇させられ得る。

電圧Ｖ１は、例えば最も低い消去閾値電圧を持つ消去されたメモリセルといった消去閾値電圧の大きさに（例えば等しいといったように）実質的に等しくあり得る（例えば３Ｖといった）電圧Ｖｔｅｒａｓｅに（例えば等しいといったように）実質的に等しい場合がある。例えば、消去されているメモリセルのサンプルの消去閾値電圧は、電圧Ｖ１が（例えば等しいといったように）実質的に等しくあり得る消去電圧を決定するように決定される場合がある。いくつかの例において、消去されているメモリセルのサンプルは、１つまたはそれより多くの消去ブロックといった、メモリセルの１つまたはそれより多くのブロックにおけるメモリセルである場合がある。

例えばサンプルから電圧Ｖｔｅｒａｓｅを決定するために、例えば、テスト実施および／またはシミュレーションが、メモリ装置が製造および／または販売のために発表される前といったように、例えばメモリ装置（例えば、図７に関連して以下で議論されるメモリ装置７００）の製造段階にて、実施され得る。あるいは、例えば、メモリコントローラ（例えば図７に関連して以下で議論されるコントローラ７３０）は、（例えばメモリ装置が販売された後のといった、顧客作業といった例えばユーザ作業の間に）例えばサンプルから、電圧Ｖｔｅｒａｓｅを決定するように構成され得る。

消去閾値電圧は、例えば、負である場合があることに留意すべきである。選択されたアクセス線１４０−ｉに電圧Ｖｉｎｔを印加すること、およびアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）に電圧Ｖｌｏｗを印加することと併発的に、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに電圧Ｖ１を印加することは、選択されていないアクセス線１４０−（ｉ＋１）に接続されるプログラムされていないメモリセル１２０−（ｉ＋１）を（例えばＯＦＦするといったように）不活性化し得る。アクセス線１４０−１〜１４０−（ｉ−１）に各々接続されるプログラムされたメモリセル１２０−１〜１２０−（ｉ−１）は、不活性化されたままであり続ける場合があり、選択されたアクセス線１４０−ｉに接続されるプログラムされていないメモリセル１２０−ｉと、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに各々接続されるプログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌは、活性化されたままであり続け得る。

そのようなものとして、活性化されたプログラムされていないメモリセル１２０―ｉは、
不活性化されたプログラムされていないメモリセル１２０−（ｉ＋１）によって、活性化されたプログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌから、電気的に絶縁される場合がある。例えば、その活性化されたプログラムされていないメモリセル１２０−ｉは、プログラムされたメモリセル１２０−１〜１２０−（ｉ−１）が不活性化されるという点で、不活性化されたプログラムされたメモリセル１２０−１〜１２０−（ｉ−１）から電気的に絶縁される場合がある。例えば、活性化されたプログラムされていないメモリセル１２０−ｉに（例えばそれらの下といったように）対応するチャネル３１０と、活性化されたプログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌに（例えば各々それらの下といったように）各々対応するチャネル３２０の部分は、導電性を持ち得；不活性化されたプログラムされていないメモリセル１２０−（ｉ＋１）に（例えばその下といったように）対応するチャネル３２０の部分は、非導電性となり得；メモリセル１２０−１〜１２０−（ｉ−１）に（例えばその下といったように）対応するチャネル３１５は非導電性を持ち得る。

活性化されたプログラムされていないメモリセル１２０−ｉが電気的に絶縁されると、選択されたアクセス線１４０−ｉに印加される電圧４１５が電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させられることに応じて、メモリセル１２０−ｉに対応する導電性チャネル３１０の電圧６２５は、電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させられ得る。プログラムされていないメモリセル１２０−（ｉ＋１）が不活性化され、プログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌが活性化されると、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０が電圧Ｖｌｏｗから電圧Ｖ１に上昇させられることに応じて、プログラムされていないメモリセル１２０−（ｉ＋１）に対応するチャネル３２０の非導電性部分およびプログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌに対応するチャネル３２０の導電性部分の電圧６３０は、電圧Ｖｌｏｗから電圧Ｖ−（例えば電圧Ｖｔｅｒａｓｅ）に上昇し得る。例えば、不活性化されたプログラムされたメモリセル１２０−１〜１２０−（ｉ−１）に対応する非導電性チャネル３１５は、電圧６３０がＶ−に上昇し、電圧６２５がＶｉｎｔに上昇する間に、電圧Ｖｌｏｗにあり続け得る。

いくつかの例において、選択されていないアクセス線１４０−１〜１４０−ＬがＶｌｏｗにある間、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させることと併発的に、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０が、電圧Ｖｌｏｗから電圧Ｖ１に上昇させられる前、選択線１４５に印加される電圧６１５は、電圧Ｖｄｅａｃｔｌｏｗから、選択トランジスタ１１５を活性化するのに十分で、よって例えば選択トランジスタ１１５をデータ線１１０に電気的に接続させ、それによって、電圧Ｖｉｎｈをストリング１１８、よってピラー２１０に電気的に接続させるのに十分であり得る電圧Ｖａｃｔに上昇させられる場合がある。選択線１４５に印加される電圧６１５は、電圧Ｖａｃｔから電圧Ｖｄｅａｃｔｈｉｇｈにその後低減させられる場合があり、よって、選択トランジスタ１１５は、その後不活性化され得、また、選択されていないアクセス線１４０−１〜１４０−ＬがＶｌｏｗにある間、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させることと併発的に、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０が上昇させられる前、電圧Ｖｉｎｈは、ストリング１１８およびピラー２１０からその後電気的に非接続とされ得る。これは、選択されていないアクセス線１４０−１〜１４０−ＬがＶｌｏｗにある間、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させることと併発的に、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０が、電圧Ｖｌｏｗから電圧Ｖ１に上昇させられる前に、ピラー２１０が電圧Ｖｉｎｈにあるように、電圧Ｖｉｎｈをストリング１１８およびピラー２１０上にあり続けさせ得る。

例えば、ピラー２１０が電圧Ｖｉｎｈにある場合には、電圧Ｖ１は、Ｖｔｅｒａｓｅ−Ｖｉｎｈに（例えば等しいといったように）実質的に等しくあるように設定される場合がある。ピラー２１０が電圧Ｖｉｎｈにあった後、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）に印加される電圧４２０が電圧Ｖｌｏｗにあり続ける間、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させることと併発的に、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０は、電圧Ｖｌｏｗから（Ｖｔｅｒａｓｅ−Ｖｉｎｈに例えば（例えば等しいといったように）実質的に等しい）電圧Ｖ１に上昇させられ得、よってプログラムされたメモリセル１２０−１〜１２０−（ｉ−１）は不活性化されたままであり続け、プログラムされていないメモリセル１２０−（ｉ＋１）は不活性化し、プログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌは活性化されたままであり続け、また、プログラムされていないメモリセル１２０―ｉは活性化されたままであり続け、かつ電気的に絶縁される。例えばピラー２１０が電圧Ｖｉｎｈにある場合のチャネル３２０の電圧Ｖ−は、例えば、Ｖｔｅｒａｓｅ−Ｖｉｎｈに（例えば等しいといったように）実質的に等しい場合がある。

ある時間の後、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０を電圧Ｖ１から（例えば１０ボルトといったような）電圧Ｖ２に上昇させることと併発的にかつ、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｉｎｔから電圧Ｖｐｇｍに上昇させることと併発的に、例えば、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）印加される電圧４２０は、電圧Ｖｌｏｗから電圧Ｖｐａｓｓに上昇させられ場合がある。例えば、電圧Ｖｐｇｍと電圧Ｖｉｎｔとの間の電圧差および電圧Ｖ２と電圧Ｖ１との間の電圧差は、電圧Ｖｐａｓｓと電圧Ｖｌｏｗとの間の電圧差に（例えば等しいといったように）実質的に等しい場合がある。

例えば、プログラムされたメモリセル１２０−１〜１２０−（ｉ−１）およびプログラムされていないメモリセル１２０−（ｉ＋１）は、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）に印加される電圧４２０を電圧Ｖｌｏｗから電圧Ｖｐａｓｓに上昇させることに応じて、不活性化されたままであり続け得；プログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌは、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０を電圧Ｖ１から電圧Ｖ２に上昇させることに応じて、活性化されたままであり続け得；また、プログラムされていないメモリセル１２０−ｉは、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｉｎｔから電圧Ｖｐｇｍに上昇させることに応じて活性化されたまま、かつ電気的に絶縁されたままであり続け得る。すなわち、例えば、プログラムされたメモリセル１２０−１〜１２０−（ｉ−１）およびプログラムされていないメモリセル１２０−（ｉ＋１）は、電圧４２０が電圧Ｖｐａｓｓにあるとき不活性化され得；プログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌは、電圧６２０が電圧Ｖ２にあるとき活性化され得；また、プログラムされていないメモリセル１２０−ｉは、電圧４１５が電圧Ｖｐｇｍにあるとき、活性化および電気的に絶縁され得る。

選択されたアクセス線１４０−ｉに印加される電圧４１５を、電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させた後に、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）に印加される電圧４２０を電圧Ｖｌｏｗから電圧Ｖｐａｓｓに上昇させることは、電圧４１５の電圧Ｖｉｎｔからプログラム電圧Ｖｐｇｍへの上昇を促進し、または援助する場合がある。さらに、このことは、選択されたアクセス線１４０−ｉに接続される電荷ポンプの電力要件の低減を、容量効果を低減することによって、促進する場合がある。

いくつかの例において、例えば（Ｖｐａｓｓ−Ｖｌｏｗ）がＶｌｏｗ＝０ＶのときにＶｐａｓｓであるように、電圧差（Ｖｐａｓｓ−Ｖｌｏｗ）が電圧４２０の上昇量である場合、電圧Ｖ２は、電圧Ｖｐａｓｓと、Ｖ１＋（Ｖｐａｓｓ−Ｖｌｏｗ）に等しい電圧に対する制限のよりましな方である場合がある。電圧Ｖｐａｓｓに対する制限は、例えば５Ｖから１２Ｖにわたる場合がある。例えば、電圧Ｖ２は、Ｖ１＋（Ｖｐａｓｓ−Ｖｌｏｗ）に等しい場合がある。電圧Ｖｐｇｍと電圧Ｖｉｎｔとの間の電圧差は、例えば、電圧Ｖｐａｓｓと電圧Ｖｌｏｗとの間の電圧差および電圧Ｖ２と電圧Ｖ１との間の電圧差に（例えば等しいといったように）実質的に等しい場合がある。

例えば選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｉｎｔから電圧Ｖｐｇｍに上昇させることに応じて、活性化されたプログラムされていないメモリセル１２０−ｉに対応する導電性チャネル３１０の電圧６２５は、電圧Ｖｉｎｔから電圧Ｖ＋＋（例えばＶｐｇｍ）に上昇し得る。例えば選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０を電圧Ｖ１から電圧Ｖ２に上昇させることに応じて、プログラムされていないメモリセル１２０−（ｉ＋１）〜１２０−Ｌに対応するチャネル３２０の電圧６３０は、電圧Ｖ−から電圧Ｖ＋（例えば、Ｖ＋＝Ｖ−＋（Ｖ２−Ｖ１））に上昇し得る。例えば、不活性化されたプログラムされていないメモリセル１２０−（ｉ＋１）に対応するチャネル３２０の部分は、非導電性を持ち得、活性化されたプログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌに対応するチャネル３２０の部分は、導電性を持ち得ることに留意されたい。非活性化されたプログラムされたメモリセル１２０−１〜１２０−（ｉ−１）に対応する非導電性チャネル３１５の電圧は、例えば電圧Ｖｌｏｗから電圧Ｖｐａｓｓに上昇し得る。

図７は、例えば、電子システムの一部としてのホストコントローラのような、メモリコントローラといったコントローラ７３０と連絡する、例えば、メモリ装置７００のような集積回路装置といった、電子装置の一例の簡略ブロック図である。メモリ装置７００は、例えばＮＡＮＤフラッシュメモリ装置である場合がある。

コントローラ７３０は、例えばプロセッサを含む場合がある。コントローラ７３０は、例えばホストに結合される場合があり、また、コマンド信号（またはコマンド）、アドレス信号（またはアドレス）およびデータ信号（またはデータ）をホストから受信し得、また、データをホストに出力し得る。

メモリ装置７００は、例えばその一部といったような、図１におけるスタックメモリアレイ１００を含む場合があるメモリセル７０４のアレイを含む。行デコーダ７０８および列デコーダ７１０は、アドレス信号をデコードするために提供される場合がある。アドレス信号は、メモリアレイ７０４にアクセスするために、受信されデコードされる。

メモリ装置７００は、メモリ装置７００へのコマンド、アドレスおよびデータの入力、ならびにメモリ装置７００からのデータおよびステータス情報の出力を管理するために、入力／出力（Ｉ／Ｏ）制御回路７１２をも含む場合がある。アドレスレジスタ７１４は、デコーディングに先立ってアドレス信号をラッチするため、Ｉ／Ｏ制御回路７１２、行デコーダ７０８および列デコーダ７１０と連絡する。コマンドレジスタ７２４は、入ってくるコマンドをラッチするため、Ｉ／Ｏ制御回路７１２および制御ロジック７１６と連絡する。制御ロジック７１６は、コマンドに応じてメモリアレイ７０４へのアクセスを制御し、コントローラ７３０のためのステータス情報を作成する。制御ロジック７１６は、行デコーダ７０８および列デコーダ７１０をアドレスに応じて制御するために、行デコーダ７０８および列デコーダ７１０と連絡する。

制御ロジック７１６は、例えばコントローラ７３０に含まれることが可能である。コントローラ７３０は、他の回路、ファームウエア、ソフトウエア、その他を、単独であるか組み合わせであるかを問わず、含むことが可能である。コントローラ７３０は、（例えば、全体的にであるか部分的にであるかを問わず、メモリアレイ７０４から分離したダイといった）外部コントローラ、または（例えば、メモリアレイ７０４と同じダイに含まれるといったように）内部コントローラとすることが可能である。例えば、内部コントローラは、状態マシンまたはメモリシーケンサである場合がある。

コントローラ７３０は、メモリ装置７００またはメモリ装置７００を含む図７におけるシステムといったシステムに、本書類で開示される（例えばプログラム禁止方法といった）方法を実施させるように構成され得る。例えば、コントローラ７３０は、メモリ装置７００に、図４〜図６のタイミング図の例に関連して上記された電圧を印加させるように構成される場合がある。

例えば、コントローラ７３０は、直列接続されるメモリセルのストリングにおけるプログラムされていない第１のメモリセルに対して、メモリ装置７００に電圧を印加させるように、および、直列接続されるメモリセルのストリングにおける第２のメモリセルに対して、メモリ装置に電圧を印加させるように、構成される場合がある。コントローラ７３０は、第２のメモリセルに印加されるようにされる電圧が第１の電圧にある間、プログラムされていない第１のメモリセルに印加されるようにされる電圧を第１の電圧から第２の電圧にメモリ装置７００により上昇させるように構成される場合がある。コントローラ７３０は、プログラムされていない第１のメモリセルに印加されるようにされる電圧をメモリ装置により第２の電圧からプログラム電圧に上昇させることと併発的に、第２のメモリセルに印加されるようにされる電圧を第１の電圧からパス電圧にメモリ装置７００により上昇させるように構成される場合がある。

例えば、コントローラ７３０は、例えばプログラミング方法の一部である場合がある、プログラム禁止方法といった、方法をメモリ装置７００に実施させるように構成される場合がある。例えば、この方法は、直列接続されるメモリセルのストリングにおけるメモリセルの残余を含む第３のメモリセルに印加される電圧が第１の電圧にある間、直列接続されるメモリセルの前記ストリングにおけるプログラムされた第２のメモリセルに印加される電圧を、前記第１の電圧から第２の電圧より低い第３の電圧に上昇させることと併発的に、直列接続されるメモリセルの前記ストリングにおけるプログラムされていない第１のメモリセルに印加される電圧を前記第１の電圧から前記第２の電圧に上昇させること、ならびに、前記プログラムされていない第１のメモリセルに印加される前記電圧を前記第２の電圧からプログラム電圧に上昇させることと併発的に、かつ、前記プログラムされた第２のメモリセルに印加される前記電圧を前記第３の電圧からパス電圧に上昇させることと併発的に、前記第３のメモリセルに印加される前記電圧を前記第１の電圧から前記パス電圧に上昇させることを含む場合がある。

例えば、コントローラ７３０は、例えば別のプログラミング方法の一部である場合がある、別のプログラム禁止方法といった、別の方法をメモリ装置７００に実施させるように構成される場合がある。例えば、この方法は、直列接続されるメモリセルのストリングにおけるプログラムされていない第３のメモリセルおよび直列接続されるメモリセルの前記ストリングにおけるプログラムされた第４のメモリセルに印加される電圧が第１の電圧にある間、直列接続されるメモリセルの前記ストリングにおけるプログラムされていない第２のメモリセルに印加される電圧を前記第１の電圧から第２の電圧より低い第３の電圧に上昇させることと併発的に、直列接続されるメモリセルの前記ストリングにおけるプログラムされていない第１のメモリセルに印加される電圧を前記第１の電圧から前記第２の電圧に上昇させること、ならびに、前記プログラムされていない第１のメモリセルに印加される前記電圧を前記第２の電圧からプログラム電圧に上昇させることと併発的に、かつ、前記プログラムされていない第２のメモリセルに印加される前記電圧を前記第３の電圧から前記プログラム電圧より低い第４の電圧に上昇させることと併発的に、前記プログラムされていない第３のメモリセルおよび前記プログラムされた第４のメモリセルに印加される前記電圧を前記第１の電圧から前記パス電圧に上昇させることを含む場合がある。

制御ロジック７１６は、キャッシュレジスタ７１８とも連絡する。キャッシュレジスタ７１８は、他のデータのそれぞれ書き込みまたは読み出しでメモリアレイ７０４がビジーである間、データを一時的に保存するため、入ってくるものであれ出て行くものであれデータを、制御ロジック７１６に指示されるように、ラッチする。書き込み動作の間、データはキャッシュレジスタ７１８からデータレジスタ７２０に渡される；そして、新しいデータが、Ｉ／Ｏ制御回路７１２からキャッシュレジスタ７１８においてラッチされる。読み出し動作の間、データは、コントローラ７３０への出力およびホストへのその後の出力のために、キャッシュレジスタ７１８からＩ／Ｏ制御回路７１２に渡される；そして、新しいデータが、データレジスタ７２０からキャッシュレジスタ７１８に渡される。ステータスレジスタ７２２は、コントローラ７３０への出力のために、ステータス情報をラッチするために、Ｉ／Ｏ制御回路７１２および制御ロジック７１６に連絡する。

メモリ装置７００は、制御リンク７３２を介して、コントローラ７３０から制御ロジック７１６における制御信号を受信する。制御信号は、少なくともチップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、そしてライトイネーブルＷＥ＃を含み得る。メモリ装置７００は、（コマンドを表す）コマンド信号、（アドレスを表す）アドレス信号、および（データを表す）データ信号を、多重化された入力／出力（Ｉ／Ｏ）バス７３４を介してコントローラ７３０から受信し、データをＩ／Ｏバス７３４を介してコントローラ７３０に出力する。

例えば、コマンドは、Ｉ／Ｏ制御回路７１２にてＩ／Ｏバス７３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、また、コマンドレジスタ７２４に書き込まれる。アドレスは、Ｉ／Ｏ制御回路７１２にてバス７３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、また、アドレスレジスタ７１４に書き込まれる。データは、Ｉ／Ｏ制御回路７１２にて、８ビット装置向けの入力／出力（Ｉ／Ｏ）ピン［７：０］または１６ビット装置向けの入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して受信され、また、キャッシュレジスタ７１８に書き込まれる。データはその後、メモリアレイ７０４をプログラムするためにデータレジスタ７２０に書き込まれる。別の実施形態向けとしては、キャッシュレジスタ７１８は省略され得、データはデータレジスタ７２０に直接書き込まれる。データは、８ビット装置向けの入力／出力（Ｉ／Ｏ）ピン［７：０］または１６ビット装置向けの入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して出力もされる。

追加の回路および信号が提供されることが可能であること、および図７のメモリ装置７００が簡略化されていることが、当業者によって理解されるであろう。図７を参照しながら記載された様々なブロック構成要素の機能は、集積回路装置の別個の構成要素または構成要素部分に必ずしも分離されるわけではないかもしれないということが認識されるべきである。例えば、集積回路装置の単一の構成要素または構成要素部分は、図７の１つより多いブロック構成要素の機能を実施するように適合されことができる。あるいは、集積回路装置の一つまたはそれより多い構成要素または構成要素部分は、図７の単一のブロック構成要素の機能を実施するように組み合わせられることができる。

さらに、様々な信号の受信および出力の一般的な慣例に従って特定のＩ／Ｏピンが記載されているが、Ｉ／Ｏピンの他の組み合わせまたは数が様々な実施形態において使用され得ることに留意されるべきである。

＜結論＞
本書類において特定の例が示され、また記載されてきたが、当業者には、同じ目的を達成するように推定される任意の配置（ａｒｒａｎｇｅｍｅｎｔ）は、示される特定の例の代わりになり得るということが理解されるであろう。例の多くの適合が、当業者には明白であろう。したがって、この出願は、例の任意の適合または変形を網羅することが意図されている。

複数のデータ線１１０の各々に選択的かつ電気的に接続され得るストリング１１８−１〜１１８−Ｍの各々におけるメモリセル１２０−１〜１２０−Ｌの各々１つ１つの制御ゲートは、アクセス線１４０−１〜１４０−Ｌの各々１つ１つに各々接続され得る。複数のデータ線１１０の各々に接続される選択トランジスタ１１５−Ｍへの、複数のデータ線１１０の各々に接続される選択トランジスタ１１５−１は、ドレイン−選択線といった、選択線１４５−１〜１４５−Ｍの各々１つ１つに各々接続され得る。例えば、複数のデータ線１１０の各々に接続される選択トランジスタ１１５−１の制御ゲートは、選択線１４５−１に共通して接続され得；複数のデータ線１１０の各々に接続される選択トランジスタ１１５−２の制御ゲートは、選択線１４５−２に共通して接続され得；また、複数のデータ線１１０の各々に接続される選択トランジスタ１１５−Ｍの制御ゲートは、選択線１４５−Ｍに共通して接続され得る。

選択線１４５−１〜１４５−Ｍの各々１つ１つの上の信号は、複数のデータ線１１０の各々に接続される選択トランジスタ１１５−Ｍに、複数のデータ線１１０の各々に接続される選択トランジスタ１１５−１を制御（例えば活性化および不活性化）する。例えば、センシングおよび／またはプログラミング動作の間、選択トランジスタ１１５−１〜１１５−Ｍは、一度に１つ活性化され得る。選択トランジスタ１１５−１〜１１５−Ｍのうちの所与の１つを活性化することは、例えば、ストリング１１８−１〜１１８−Ｍの各々１つを選択的かつ電気的に、複数のデータ線１１０の各々１つに接続し得ることに留意すべきである。

図２は、従来技術による、縦型半導体ピラー２１０といった、縦型半導体に（例えば、上に接しているといったように）隣接する、直列接続されるメモリセル１２０−１〜１２０−Ｌのストリングを示す一例の断面正面図である。例えば、それに隣接する、直列接続されるメモリセル１２０−１〜１２０−Ｌのストリングを持つピラー２１０は、図１のスタックメモリアレイ１００のような、スタックメモリアレイの部分である場合がある。そのようなものとして、直列接続されるメモリセル１２０−１〜１２０−Ｌのストリングは、例えば、図１のストリング１１８−１〜１１８−Ｍのうちの任意の１つである場合がある。共通するまたは類似の番号付けは、図１および図２における（例えば同一といったような）類似の構成要素に使用される。

アクセス線１４０−１〜１４０−Ｌは、例えば、互いから電気的に絶縁および分離される場合がある。すなわち、例えば、誘電体２４０は、アクセス線１４０−１〜１４０−Ｌのうちの隣接するもの同士の間に存在する場合がある。誘電体２４２は、アクセス線１４０−１と選択線１３５との間に存在する場合があり；誘電体２４４は、アクセス線１４０−Ｌと選択線１４５との間に存在する場合があり；誘電体２４６は、選択線１３５とソース１３０との間に存在する場合があり；誘電体２４８は、選択線１４５とデータ線１１０との間に存在する場合がある。

選択トランジスタ１１５と選択されたアクセス線に接続されるプログラムされていないメモリセルとの間のプログラムされていないメモリセルの数が低減することにつれ（例えばチャネル３２０のサイズが低減することにつれ）、選択されたアクセス線に接続されるプログラムされていないメモリセルに接続される容量は低減する場合がある。これは、そのプログラムされていないメモリセルに接続されるアクセス線での電圧の上昇に応じて、選択されたアクセス線に接続されるプログラムされていないメモリセルに対応するチャネルでの電圧における大きな変化を、生じさせるべく動作する場合がある。

選択されたアクセス線１４０−ｉ、よってプログラムされていないメモリセル１２０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させることと併発的に、選択されていないアクセス線１４０−（ｉ−１）に、よってプログラムされたメモリセル１２０−（ｉ−１）に、印加される電圧５２０を電圧Ｖｌｏｗから電圧Ｖｌｏｗｈｉｇｈに上昇させることは、図４の例におけるプログラムされていないメモリセル１２０−ｉに印加される電圧とプログラムされたメモリセル１２０−（ｉ−１）に印加される電圧との間の電圧差分（Ｖｉｎｔ−Ｖｌｏｗ）と比較して減少した、プログラムされていないメモリセル１２０−ｉとプログラムされたメモリセル１２０−（ｉ−１）に印加される電圧の間の電圧差分（Ｖｉｎｔ−Ｖｌｏｗｈｉｇｈ）を引き起こし得る。このことは、プログラムされていないメモリセル１２０−ｉおよびプログラムされたメモリセル１２０−（ｉ−１）に印加される電圧の間の電圧差による、プログラムされたメモリセル１２０−（ｉ−１）に対するプログラムディスターブ（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）における減少を促進し得る。

いくつかの例において、電圧６１０は、選択線１４５に、よって、選択トランジスタ１１５の制御ゲートに、印加される場合がある。あるいは、例えば、電圧６１５は、選択線１４５に、よって選択トランジスタ１１５の制御ゲートに、印加される場合がある。電圧６２０は、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに、よってプログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌの制御ゲートに、印加される場合がある。電圧６２５は、メモリセル１２０−ｉに対応する（例えばその下のといったような）ピラー２１０の部分におけるチャネル３１０（図３）の電圧である。電圧６３０は、メモリセル１２０−１〜１２０−（ｉ−１）に対応する（例えばその下のといったような）ピラー２１０の部分におけるチャネル３２０の電圧である。電圧６３５は、メモリセル１２０−（ｉ＋１）〜１２０−Ｌに対応する（例えばその下のといったような）ピラー２１０の部分におけるチャネル３１５（図３）の電圧である。

いくつかの例において、選択線１４５に印加される電圧６１０は、電圧Ｖｄｅａｃｔｌｏｗから電圧Ｖｄｅａｃｔｈｉｇｈに、上昇させられ得る。電圧Ｖｄｅａｃｔｈｉｇｈは、データ線１１０上の電圧Ｖｉｎｈに等しい場合があり、また、電圧Ｖｄｅａｃｔｈｉｇｈは選択トランジスタ１１５を活性化しない場合があることに留意すべきである。選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）に印加される電圧４２０が電圧Ｖｌｏｗにあり続ける間、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｌｏｗから電圧Ｖｉｎｔに上昇させることと併発的に、かつ、電圧６１０を電圧Ｖｄｅａｃｔｌｏｗから電圧Ｖｄｅａｃｔｈｉｇｈに上昇させることと併発的に、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０は、電圧Ｖｌｏｗから電圧Ｖ１に上昇させられ得る。

ある時間の後、選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０を電圧Ｖ１から（例えば１０ボルトといったような）電圧Ｖ２に上昇させることと併発的にかつ、選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｉｎｔから電圧Ｖｐｇｍに上昇させることと併発的に、例えば、選択されていないアクセス線１４０−１〜１４０−（ｉ−１）および１４０−（ｉ＋１）に印加される電圧４２０は、電圧Ｖｌｏｗから電圧Ｖｐａｓｓに上昇させられ場合がある。例えば、電圧Ｖｐｇｍと電圧Ｖｉｎｔとの間の電圧差および電圧Ｖ２と電圧Ｖ１との間の電圧差は、電圧Ｖｐａｓｓと電圧Ｖｌｏｗとの間の電圧差に（例えば等しいといったように）実質的に等しい場合がある。

例えば選択されたアクセス線１４０−ｉに印加される電圧４１５を電圧Ｖｉｎｔから電圧Ｖｐｇｍに上昇させることに応じて、活性化されたプログラムされていないメモリセル１２０―ｉに対応する導電性チャネル３１０の電圧６２５は、電圧Ｖｉｎｔから電圧Ｖ＋＋（例えばＶｐｇｍ）に上昇し得る。例えば選択されていないアクセス線１４０−（ｉ＋２）〜１４０−Ｌに印加される電圧６２０を電圧Ｖ１から電圧Ｖ２に上昇させることに応じて、プログラムされていないメモリセル１２０−（ｉ＋１）〜１２０−Ｌに対応するチャネル３２０の電圧６３０は、電圧Ｖ−から電圧Ｖ＋（例えば、Ｖ＋＝Ｖ−＋（Ｖ２−Ｖ１））に上昇し得る。例えば、不活性化されたプログラムされていないメモリセル１２０−（ｉ＋１）に対応するチャネル３２０の部分は、非導電性を持ち得、活性化されたプログラムされていないメモリセル１２０−（ｉ＋２）〜１２０−Ｌに対応するチャネル３２０の部分は、導電性を持ち得ることに留意されたい。非活性化されたプログラムされたメモリセル１２０−１〜１２０−（ｉ−１）に対応する非導電性チャネル３１５の電圧６３５は、例えば電圧Ｖｌｏｗから電圧Ｖｐａｓｓに上昇し得る。

Claims (32)

1. 直列接続されるメモリセルのストリングにおける第２のメモリセルに印加される電圧が第１の電圧にある間に、直列接続されるメモリセルの前記ストリングにおけるプログラムされていない第１のメモリセルに印加される電圧を、前記第１の電圧から第２の電圧に上昇させること、および
   前記プログラムされていない第１のメモリセルに印加される前記電圧を、前記第２の電圧からプログラム電圧に上昇させることと併発的に、前記第２のメモリセルに印加される前記電圧を前記第１の電圧からパス電圧に上昇させること、
   を含む、
   プログラム禁止方法。
2. 直列接続されるメモリセルの前記ストリングにおける前記第２のメモリセルは、前記プログラムされていない第１のメモリセル以外の直列接続されるメモリセルの前記ストリングにおける全ての前記メモリセルを含む、
   請求項１に記載の方法。
3. 前記第２のメモリセルは、プログラムされた第２のメモリセルおよびプログラムされていない第２のメモリセルを含む、
   請求項１に記載の方法。
4. 前記第２のメモリセルに印加される前記電圧が前記第１の電圧にあるとき、および前記第２のメモリセルに印加される前記電圧が前記パス電圧にあるとき、前記プログラムされていない第２のメモリセルは活性化され、また、前記プログラムされた第２のメモリセルは不活性化され、前記プログラムされていない第１のメモリセルに印加される前記電圧が前記第１の電圧、前記第２の電圧および前記プログラム電圧にあるとき、前記プログラムされていない第１のメモリセルは活性化される、
   請求項３に記載の方法。
5. 前記プログラムされていない第２のメモリセルは前記プログラムされていない第１のメモリセルのデータ線側にあり、前記プログラムされた第２のメモリセルは前記プログラムされていない第１のメモリセルのソース側にある、
   請求項４に記載の方法。
6. 前記プログラム電圧と前記第２の電圧との間の電圧差は、前記パス電圧と前記第１の電圧との間の電圧差に等しい、
   請求項１に記載の方法。
7. 前記第１の電圧は、接地電圧である、
   請求項１に記載の方法。
8. 前記プログラムされていない第１のメモリセルに印加される前記電圧が前記第２の電圧にある間、および前記プログラムされていない第１のメモリセルに印加される前記電圧が前記プログラム電圧にある間、直列接続されるメモリセルの前記ストリングに禁止電圧を印加することをさらに含む、
   請求項１の記載の方法。
9. 直列接続されるメモリセルの前記ストリングはピラーに隣接し、直列接続されるメモリセルの前記ストリングに前記禁止電圧を印加することは、前記ピラーに前記禁止電圧を印加することを含む、
   請求項８に記載の方法。
10. 前記プログラムされていない第１のメモリセルが禁止されており、前記プログラムされていない第１のメモリセルに印加される前記電圧が、前記プログラムされていない第１のメモリセルおよびプログラムされている対象メモリセルに接続されるアクセス線に印加される、
    請求項１に記載の方法。
11. 直列接続されるメモリセルのストリングにおける前記メモリセルの残余を含む第３のメモリセルに印加される電圧が前記第１の電圧にある間、直列接続されるメモリセルの前記ストリングにおけるプログラムされた第２のメモリセルに印加される電圧を前記第１の電圧から第２の電圧より低い第３の電圧に上昇させることと併発的に、直列接続されるメモリセルの前記ストリングにおけるプログラムされていない第１のメモリセルに印加される電圧を前記第１の電圧から前記第２の電圧に上昇させること、および
    前記プログラムされていない第１のメモリセルに印加される前記電圧を前記第２の電圧からプログラム電圧に上昇させることと併発的に、かつ、前記プログラムされた第２のメモリセルに印加される前記電圧を前記第３の電圧からパス電圧に上昇させることと併発的に、前記第３のメモリセルに印加される前記電圧を前記第１の電圧から前記パス電圧に上昇させる、
    ことを含む、
    プログラム禁止方法。
12. 前記プログラムされた第２のメモリセルは、前記プログラムされていない第１のメモリセルに直に隣接する、
    請求項１１に記載の方法。
13. 前記第３のメモリセルは、プログラムされた第３のメモリセルおよびプログラムされていない第３のメモリセルを含み、前記プログラムされた第２のメモリセルは、前記プログラムされていない第１のメモリセルのソース側にあり、前記プログラムされた第３のメモリセルは、前記プログラムされた第２のメモリセルのソース側にあり、そして前記プログラムされていない第３のメモリセルは、前記プログラムされていない第１のメモリセルのデータ線側にある、
    請求項１２に記載の方法。
14. 前記プログラム電圧と前記第２の電圧との間の電圧差は、前記第１の電圧と前記パス電圧との間の電圧差に等しい、
    請求項１１に記載の方法。
15. 前記プログラムされていない第１のメモリセルに印加される前記電圧が前記第２の電圧にある間、および前記プログラムされていない第１のメモリセルに印加される前記電圧が前記プログラム電圧にある間、直列接続されるメモリセルの前記ストリングに禁止電圧を印加することをさらに含む、
    請求項１１に記載の方法。
16. 直列接続されるメモリセルのストリングにおけるプログラムされていない第３のメモリセルおよび直列接続されるメモリセルの前記ストリングにおけるプログラムされた第４のメモリセルに印加される電圧が第１の電圧にある間、直列接続されるメモリセルの前記ストリングにおけるプログラムされていない第２のメモリセルに印加される電圧を前記第１の電圧から第２の電圧より低い第３の電圧に上昇させることと併発的に、直列接続されるメモリセルの前記ストリングにおけるプログラムされていない第１のメモリセルに印加される電圧を前記第１の電圧から前記第２の電圧に上昇させること、および
    前記プログラムされていない第１のメモリセルに印加される前記電圧を前記第２の電圧からプログラム電圧に上昇させることと併発的に、かつ、前記プログラムされていない第２のメモリセルに印加される前記電圧を前記第３の電圧から前記プログラム電圧より低い第４の電圧に上昇させることと併発的に、前記プログラムされていない第３のメモリセルおよび前記プログラムされた第４のメモリセルに印加される前記電圧を前記第１の電圧から前記パス電圧に上昇させること、
    を含む、
    プログラム禁止方法。
17. 前記プログラムされていない第３のメモリセルは、前記プログラムされていない第１のメモリセルに直に隣接する、
    請求項１６に記載の方法。
18. 前記プログラムされていない第３のメモリセルは、前記第１のメモリセルのデータ線側にあり、前記プログラムされていない第２のメモリセルは、前記プログラムされていない第３のメモリセルのデータ線側にあり、そして、前記プログラムされた第４のメモリセルは、前記第１のメモリセルのソース側にある、
    請求項１７に記載の方法。
19. 前記プログラムされていない第２のメモリセルに印加される前記電圧が前記第１の電圧にあるとき、前記プログラムされていない第３のメモリセルは活性化され、前記プログラムされていない第３のメモリセルおよび前記プログラムされた第４のメモリセルに印加される前記電圧が前記第１の電圧にあるとき前記プログラムされていない第３のメモリセルが不活性化され、かつ前記プログラムされていない第３のメモリセルおよび前記プログラムされた第４のメモリセルに印加される前記電圧が第１の電圧から前記パス電圧に上昇させられるとき、前記プログラムされていない第３のメモリセルが不活性化されるように、前記プログラムされていない第２のメモリセルに印加される前記電圧を、前記第１の電圧から前記第３の電圧に上昇させることは、前記プログラムされていない第３のメモリセルを不活性化する、
    請求項１８に記載の方法。
20. 前記プログラムされていない第３のメモリセルおよび前記プログラムされた第４のメモリセルに印加される前記電圧が前記第１の電圧にあるとき、前記プログラムされた第４のメモリセルは不活性化され、前記プログラムされていない第３のメモリセルおよび前記プログラムされた第４のメモリセルに印加される前記電圧が第１の電圧から前記パス電圧に上昇させられるとき、前記プログラムされた第４のメモリセルは不活性化される。
    請求項１９に記載の方法。
21. 前記プログラムされていない第１のメモリセルに印加される電圧が、前記第１の電圧から前記第２の電圧に、かつ前記第２の電圧から前記プログラム電圧に上昇させられるとき、前記プログラムされていない第１のメモリセルは活性化され、前記プログラムされていない第２のメモリセルに印加される前記電圧が前記第１の電圧から前記第３の電圧に、かつ前記第３の電圧から前記第４の電圧に上昇させられるとき、前記プログラムされていない第２のメモリセルが活性化される、
    請求項２０に記載の方法。
22. 前記第３の電圧は、消去閾値電圧の大きさに実質的に等しい、
    請求項１６に記載の方法。
23. 前記プログラムされていない第１のメモリセルに印加される前記電圧を前記第１の電圧から前記第２の電圧に上昇させる前に、メモリセルの前記ストリングに禁止電圧を印加することをさらに含む、
    請求項１６に記載の方法。
24. 前記第３の電圧は、消去閾値電圧の大きさと前記禁止電圧との間の差である、
    請求項２３に記載の方法。
25. 前記プログラム電圧と前記第２の電圧との間の電圧差は、前記パス電圧と前記第１の電圧との間の電圧差に実施的に等しい、
    請求項１６に記載の方法。
26. 前記第４の電圧と前記第３の電圧との間の電圧差は、前記パス電圧と前記第１の電圧との間の前記電圧差に等しい、
    請求項２５に記載の方法。
27. コントローラを備え、
    前記コントローラは、直列接続されるメモリセルのストリングにおけるプログラムされていない第１のメモリセルに対して、前記メモリ装置に電圧を印加させ、および、直列接続されるメモリセルの前記ストリングにおける第２のメモリセルに対して、前記メモリ装置に電圧を印加させるように、構成され、
    前記コントローラは、前記第２のメモリセルに前記メモリ装置によって印加されるようにされる前記電圧が第１の電圧にある間、前記プログラムされていない第１のメモリセルに印加されるようにされる前記電圧を前記第１の電圧から第２の電圧に上昇させるように構成され、ならびに、
    前記コントローラは、前記プログラムされていない第１のメモリセルに印加されるようにされる前記電圧を前記第２の電圧からプログラム電圧に上昇させることと併発的に、前記第２のメモリセルに印加されるようにされる前記電圧を前記第１の電圧からパス電圧に前記メモリ装置によって上昇させるように構成される、
    メモリ装置。
28. 前記プログラムされていない第１のメモリセルは禁止されることになり、および、前記コントローラは、前記プログラムされていない第１のメモリセルに印加されるようにされる前記電圧を、前記プログラムされていない第１のメモリセルとプログラムされることになる対象メモリセルとに接続されるアクセス線に対して、前記メモリ装置に印加させるように構成されることにより、前記プログラムされていない第１のメモリセルに対して、前記電圧を前記メモリ装置に印加させるように構成される、
    請求項２７に記載のメモリ装置。
29. 前記第２のメモリセルは、前記第１のメモリセル以外の直列接続されるメモリセルの前記ストリングにおける全ての前記メモリセルを含み、前記第２のメモリセルは、プログラムされた第２のメモリセルを前記第１のメモリセルのソース側にさらに含み、かつ、プログラムされていない第２のメモリセルを前記第１のメモリセルのデータ線側にさらに含む、
    請求項２７に記載のメモリ装置。
30. 前記コントローラは、直列接続されるメモリセルの前記ストリングにおけるプログラムされた第３のメモリセルに対して、電圧を前記メモリ装置に印加させるように構成され、
    前記コントローラは、前記第２のメモリセルに印加されるようにされる前記電圧が前記第１の電圧にある間、前記プログラムされていない第１のメモリセルに、前記メモリ装置によって印加されるようにされる前記電圧を前記第１の電圧から第２の電圧に上昇させることと併発的に、前記プログラムされていない第３のメモリセルに印加されるようにされる前記電圧を、前記第１の電圧から前記第２の電圧より低い第３の電圧に、前記メモリ装置によって上昇させるように構成され、
    前記コントローラは、前記第２のメモリセルに印加されるようにされる前記電圧を前記第１の電圧から前記パス電圧に前記メモリ装置によって上昇させることと併発的に、かつ、前記プログラムされていない第１のメモリセルに印加されるようにされる前記電圧を、第２の電圧から前記プログラム電圧に前記メモリ装置によって上昇させることと併発的に、前記プログラムされた第３のメモリセルに印加されるようにされる前記電圧を、前記第３の電圧から前記パス電圧に前記メモリ装置によって上昇させるように構成され、
    前記プログラムされた第３のメモリセルは、前記第１のメモリセルのソース側に直に隣接し、かつその側にあり、ならびに、
    前記第２のメモリセルは、前記プログラムされていない第１のメモリセルのデータ線側にプログラムされていない第２のメモリセルを含み、前記プログラムされた第３のメモリセルのソース側にプログラムされた第２のメモリセルを含む、
    請求項２７に記載のメモリ装置。
31. 前記コントローラは、直列接続されるメモリセルの前記ストリングにおけるプログラムされていない第３のメモリセルに対して、電圧を前記メモリ装置に印加させるように構成され、
    前記コントローラは、前記第２のメモリセルに印加されるようにされる前記電圧が前記第１の電圧にある間、前記プログラムされていない第１のメモリセルに印加されるようにされる前記電圧を、前記第１の電圧から前記第２の電圧に前記メモリ装置によって上昇させることと併発的に、前記プログラムされていない第３のメモリセルに印加されるようにされる前記電圧を、前記第１の電圧から前記第２の電圧より低い第３の電圧に前記メモリ装置によって上昇させるように構成され、
    前記コントローラは、前記第２のメモリセルに印加されるようにされる前記電圧を前記第１の電圧から前記パス電圧に前記メモリ装置によって上昇させることと併発的に、かつ、前記プログラムされていない第１のメモリセルに印加されるようにされる前記電圧を、第２の電圧から前記プログラム電圧に前記メモリ装置によって上昇させることと併発的に、前記プログラムされていない第３のメモリセルに印加されるようにされる前記電圧を、前記第３の電圧から前記プログラム電圧より低い第４の電圧に、前記メモリ装置によって上昇させるように構成され、
    前記第２のメモリセルは、前記プログラムされていない第１のメモリセルのデータ線側に直に隣接しかつその側にあるプログラムされていない第２のメモリセルと、前記第１のメモリセルのソース側にあるプログラムされた第２のメモリセルと、を含み、ならびに、
    前記プログラムされていない第３のメモリセルは、前記プログラムされていない第２のメモリセルのデータ線側にある、
    請求項２７に記載のメモリ装置。
32. 第３の電圧は、消去閾値電圧の大きさに等しい、
    請求項２７に記載のメモリ装置。