JP2006522428A - 不揮発性メモリのためのセルフブースト技術 - Google Patents

Abstract

不揮発性の半導体メモリシステム（あるいは他の種類のメモリシステム）が、プログラミング妨害を避ける方法でプログラミングされる。ＮＡＮＤ構造を使用するフラッシュメモリシステムを含む１つの実施形態では、プログラミング処理の間にＮＡＮＤストリングのソース側チャネルの電位を高くすることによって、プログラミング妨害を避けることができる。１つの例では、ソースコンタクトに電圧（例えばＶｄｄ）を印加することによって、禁止されるセルに対応するＮＡＮＤストリングのソース側選択トランジスタを作動させることを含む。もう１つの例では、プログラム電圧を印加する前に、禁止されるセルに対応するＮＡＮＤストリングの非選択ワード線にプリチャージ電圧を印加することを含む。

Description

本発明は、一般的に、メモリデバイスをプログラミングするための技術に関する。一つの実施形態では、本発明は、セルフブースト機能を利用した、不揮発性メモリ（例えばフラッシュメモリデバイス）のプログラミングに関する。

半導体メモリデバイスは、様々な電子デバイスに利用される。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナル・デジタル・アシスタント、モバイル・コンピューティング・デバイス、非モバイル・コンピューティング・デバイス等で使用される。ＥＥＰＲＯＭとフラッシュメモリは、不揮発性半導体メモリの中でも最もポピュラーなものである。
フラッシュメモリシステムの一例は、ＮＡＮＤ構造を用いる。ＮＡＮＤ構造は、二つの選択ゲートに挟まれているとともに直列に配列されている複数のトランジスタを含む。この２つの選択ゲートと直列に配列されたトランジスタ群は、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングの平面図である。図２は、図１の等価回路である。図１と図２が示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２に挟まれているとともに直列に配列されている４つのトランジスタ１００，１０２，１０４，１０６を含む。選択ゲート１２０は、ＮＡＮＤストリングをビット線１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソース線１２８に接続する。選択ゲート１２０は、選択ゲート１２０のための制御ゲート１２０ＣＧに適当な電圧を印加することによって制御される。選択ゲート１２２は、選択ゲート１２２のための制御ゲート１２２ＣＧに適当な電圧を印加することによって制御される。トランジスタ１００，１０２，１０４，１０６のそれぞれは、制御ゲートとフローティングゲートを有する。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを有する。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを有する。制御ゲート１００ＣＧはワード線ＷＬ３に接続されている。制御ゲート１０２ＣＧはワード線ＷＬ２に接続されている。制御ゲート１０４ＣＧはワード線ＷＬ１に接続されている。制御ゲート１０６ＣＧはワード線ＷＬ０に接続されている。

図３は、上記したＮＡＮＤストリングの断面図を示す。図３に示されるように、ＮＡＮＤストリングのトランジスタ群（セル群又はメモリセル群とも呼ばれる）は、Ｐウェル領域１４０に形成されている。各トランジスタは、制御ゲート（１００ＣＧ，１０２ＣＧ，１０４ＣＧ，１０６ＣＧ）とフローティングゲート（１００ＦＧ，１０２ＦＧ，１０４ＦＧ，１０６ＦＧ）からなる積層ゲート構造を有する。フローティングゲート群は、酸化膜上のＰウェルの表面に形成されている。制御ゲートは、フローティングゲートの上に位置している。制御ゲートとフローティングゲートは、酸化層によって分離されている。図３では、トランジスタ１２０，１２２のための制御ゲートとフローティングゲートが示されているように見える。しかしながら、トランジスタ１２０，１２２に関しては、制御ゲートとフローティングゲートが繋がっている。メモリセル群（１００，１０２，１０４，１０６）の制御ゲートは、ワード線を形成する。Ｎ＋拡散層１３０，１３２，１３４，１３６，１３８は、隣接するセルの間で共用され、それらのセルはＮＡＮＤストリングを形成するように互いに直列に接続されている。これらのＮ＋拡散層は、各セルのソースとドレインを形成する。例えば、Ｎ＋拡散層１３０は、トランジスタ１２２のドレインとしての役割と、トランジスタ１０６のソースとしての役割を果たす。Ｎ＋拡散層１３２は、トランジスタ１０６のドレインとしての役割と、トランジスタ１０４のソースとしての役割を果たす。Ｎ＋拡散層１３４は、トランジスタ１０４のドレインとしての役割と、トランジスタ１０２のソースとしての役割を果たす。Ｎ＋拡散層１３６は、トランジスタ１０２のドレインとしての役割と、トランジスタ１００のソースとしての役割を果たす。Ｎ＋拡散層１３８は、トランジスタ１００のドレインとしての役割と、トランジスタ１２０のソースとしての役割を果たす。Ｎ＋拡散層１２６は、ＮＡＮＤストリングのビット線に接続している。Ｎ＋拡散層１２８は、複数のＮＡＮＤストリングの共通ソース線に接続している。
図１〜３はＮＡＮＤストリングのメモリセルを４個示すが、４個のトランジスタを利用することはあくまで例である。ＮＡＮＤストリングは、４個未満又は４個を超えるメモリセルを有することができる。例えば、ＮＡＮＤストリングは、８個、１６個、３２個等のメモリセルを含むことがある。ここでの説明は、ＮＡＮＤストリングのメモリセル数をいずれの数にも制限しない。

ＮＡＮＤ構造を用いるフラッシュメモリシステムの一般的な構造は、いくつかのＮＡＮＤストリングを含む。例えば図４は、多数のＮＡＮＤストリングを有するメモリアレイの３つのＮＡＮＤストリング２０２，２０４，２０６を示す。図４の各ＮＡＮＤストリングは、２個の選択トランジスタと４個のメモリセルを含む。例えば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０，２３０とメモリセル２２２，２２４，２２６，２２８を含む。ＮＡＮＤストリング２０４は、選択トランジスタ２４０，２５０とメモリセル２４２，２４４，２４６，２４８を含む。各ストリングは、その選択トランジスタ（例えば、選択トランジスタ２３０と選択トランジスタ２５０）によってソース線に接続されている。選択線ＳＧＳは、ソース側選択ゲートを制御するために使用される。選択線ＳＧＤによって制御されている選択トランジスタ２２０，２４０等によって、各ＮＡＮＤストリングがそれぞれのビット線に接続されている。他の実施形態では、選択線が必ずしも共通である必要はない。ワード線ＷＬ３は、メモリセル２２２とメモリセル２４２のための制御ゲートに接続されている。ワード線ＷＬ２は、メモリセル２２４とメモリセル２４４のための制御ゲートに接続されている。ワード線ＷＬ１は、メモリセル２２６とメモリセル２４６のための制御ゲートに接続されている。ワード線ＷＬ０は、メモリセル２２８とメモリセル２４８のための制御ゲートに接続されている。このように、各ビット線と各ＮＡＮＤストリングは、メモリセル群の配列の縦列を構成する。ワード線（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）は、配列の横列を構成する。各ワード線は、横列の各メモリセルの制御ゲートを接続している。例えば、ワード線ＷＬ２は、各メモリセル２２４，２４４，２５０の制御ゲートに接続されている。
各メモリセルは、データ（アナログ又はデジタル）を記憶することができる。１ビットのデジタルデータを記憶する時、メモリセルの可能な閾電圧の範囲は、論理データ「１」と「０」に指定される２つの範囲に分けられる。ＮＡＮＤタイプのフラッシュメモリの一例では、メモリセルが消去された後の閾電圧は、負であるとともに論理「１」と定義される。プログラミング操作の後の閾電圧は、正であるとともに論理「０」と定義される。閾電圧が負の時に読み取りが行われると、論理「１」が記憶されていると示すようにメモリセルが作動する。閾電圧が正の時に読み取りが行われると、メモリセルは作動せず、それは論理「０」が記憶されていることを示す。さらに、メモリセルは、例えばデジタルデータの複数ビット等の複数レベルの情報を記憶することができる。複数レベルのデータを記憶する場合、可能な閾電圧の範囲は、データのレベル数に分けられる。例えば、４つのレベルの情報が記憶される場合、データ値「１１」、「１０」、「０１」、及び「００」に対応する４つの閾電圧の範囲が存在する。ＮＡＮＤタイプのメモリの一例では、消去操作の後の閾電圧は負であるとともに「１１」と定義される。正の閾電圧は、「１０」、「０１」、「００」の状態のために使われる。

ＮＡＮＤタイプのフラッシュメモリとその操作の例は、次の米国特許又は米国特許出願、即ち、米国特許番号５５７０３１５号、米国特許番号５７７４３９７号、米国特許番号６０４６９３５号、米国特許番号６４５６５２８号、及び米国特許出願番号０９／８９３２７７（公開番号ＵＳ２００３／０００２３４８）に示されている。これらの米国特許又は米国特許出願の内容は、本明細書に組み入れられる。
フラッシュメモリセルをプログラミングする場合、制御ゲートにプログラム電圧が印加され、ビット線は接地される。Ｐウェルからの電子はフローティングゲートに注入される。電子がフローティングゲートに貯まると、フローティングゲートは負に帯電し、セルの閾電圧が上がる。プログラミングされているセルの制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適当なワード線に印加される。上述したように、そのワード線は、同じワード線を利用する各ＮＡＮＤストリングの１つのセルに接続されている。例えば、図４のセル２２４をプログラミングする場合、両方のセル２２４，２４４が同じワード線を共有しているために、セル２４４の制御ゲートにもプログラム電圧が印加される。同じワード線に接続されている他のセルをプログラミングしないでそのワード線上の１つのセルをプログラミングしたい場合、例えばセル２４４をプログラミングしないでセル２２４をプログラミングしたい場合に問題が生じる。１つのワード線に接続されている全てのセルにプログラム電圧が印加されるために、ワード線上の非選択セル（プログラミングされるべきでないセル）、特にプログラミングされるために選択されたセルに隣接しているセルが、誤ってプログラミングされてしまう可能性がある。例えば、セル２４４はセル２２４に隣接している。セル２２４をプログラミングする場合、セル２４４が誤ってプログラミングされてしまう可能性がある。選択されたワード線上の非選択セルが誤ってプログラミングされてしまう事象を「プログラミング妨害」と呼ぶ。
プログラミング妨害を阻止するために、いくつかの技術を採用することができる。「セルフブースト」として知られる一つの方法では、非選択ビット線は電気的に絶縁され、プログラミングの間にパス電圧（例えば１０Ｖ）が非選択ワード線に印加される。非選択ワード線が非選択ビット線と結びつき、非選択ビット線のチャネルに電圧（例えば８Ｖ）が存在する結果をもたらす。それによって、プログラミング妨害が減る傾向がある。セルフブーストは、チャネルに電圧ブーストが存在させることを引き起こし、それはトンネル酸化膜に加わる電圧を低くする傾向があり、その結果プログラミング妨害を減らす。
ＮＡＮＤストリングは、通常（必ずではない）、ソース側からドレイン側に、例えばメモリセル２２８からメモリセル２２０の側にプログラミングされる。プログラミング処理が、ＮＡＮＤストリングの最後の（又は最後に近い）メモリセルをプログラミングする際に、禁止されているストリング（例えばストリング２０４）のセル群の全て又はほぼ全てがプログラミングされている場合、それらのプログラミングされたセル群のフローティングゲートに負電荷がある。フローティングゲートの負電荷によって、ブースト電位が十分に高くならず、最後のいくつかのワード線ではプログラミング妨害が起こる可能性がある。例えば、セル２２２をプログラミングする際にセル２４８，２４６，２４４がプログラミングされていた場合、それぞれのトランジスタ（２４４，２４６，２４８）はフローティングゲートに負電荷を有する。このことはセルフブースト処理のブーストレベルを制限し、セル２４２にプログラミング妨害をもたらす原因となり得る。

セルフブーストに関する上述した問題は、ローカルセルフブースト（ＬＳＢ）と消去領域セルフブースト（ＥＡＳＢ）という二つのスキームで取り上げることができる。ＬＳＢとＥＡＳＢは、プログラミングされたセルのチャネルを、禁止されているセルのチャネルから絶縁しようとする。例えば、図４のセル２２４がプログラミングされる場合、ＬＳＢとＥＡＳＢは、プログラミングされたセル（２４６と２４８）からセル２４４のチャネルを絶縁することによって、セル２４４の中にプログラミングすることを禁止しようとする。ＬＳＢの技術では、プログラミングされるセルのためのビット線は接地され、禁止されるセルのストリングのビット線はＶｄｄである。プログラム電圧Ｖｐｇｍ（例えば２０Ｖ）は、選択されたワード線に印加される。選択されたワード線に隣接するワード線は０Ｖであり、残りの非選択ワード線はＶｐａｓｓである。例えば、図４を見ると、ビット線２０２は０Ｖであり、ビット線２０４はＶｄｄである。ドレイン側選択ゲートＳＧＤはＶｄｄであり、ソース側選択ゲートＳＧＳは０Ｖである。（セル２２４をプログラミングするために）選択されたワード線ＷＬ２はＶｐｇｍである。隣接するワード線ＷＬ１とＷＬ３は０Ｖであり、他のワード線（例えばＷＬ０）はＶｐａｓｓである。
ＥＡＳＢは、ソース側隣接ワード線のみが０Ｖであることを除けば、ＬＳＢと同様である。例えば、ＷＬ１は０Ｖであり、ＷＬ３がＶｐａｓｓである。１つの実施形態では、Ｖｐａｓｓは７〜１０Ｖである。Ｖｐａｓｓが低すぎると、チャネルでブーストしてもプログラミング妨害を阻止するのに不十分である。Ｖｐａｓｓが高すぎれば、非選択ワード線がプログラミングされてしまう。

ＬＳＢとＥＡＳＢはセルフブーストと比べて改善されているものの、ソース側隣接セル（セル２４６はセル２４４のソース側隣接セルである）がプログラミングされているのか又は消去されているのかに依存する問題が生じる。ソース側隣接セルがプログラミングされている場合、そのソース側隣接セルのフローティングゲートに負電荷が存在する。制御ゲートには０Ｖが印加される。従って、負に帯電したゲートの下で高い逆バイアスのジャンクションが存在し、それはＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）を引き起こすことがある。ＧＩＤＬは、ブーストされたチャネル内に電子が漏れることに関連する。ＧＩＤＬは、ジャンクションの中の大きなバイアスと低い又は負のゲート電圧に伴って起こる。それは、ソース側隣接セルがプログラミングされるとともにドレインジャンクションがブーストされるケースとなる。ＧＩＤＬは、ブーストされた電圧が早期に漏れ出す原因となり、プログラミングエラーを引き起こす。ＧＩＤＬは、セル寸法が変えられる場合に必要とされる、不意かつ高濃度にドープされたジャンクションの場合に、より厳しくなる。漏れ電流が多ければ、チャネル領域のブースト電位が下がり、プログラミング妨害が生じる可能性が出る。プログラミングされるワード線がドレインに近いほど、ブーストされたジャンクションの中の電荷が少なくなる。ブーストされたジャンクションの電圧は急激に下がり、プログラミング妨害を引き起こす。
ソース側隣接メモリセルが消去されている場合、フローティングゲートには正の電荷があり、トランジスタの閾電圧はおそらく負である。ワード線に０Ｖが印加されても、トランジスタが停止しないことがある。メモリセルが作動する場合、ＮＡＮＤストリングはＥＡＳＢモードで作動しない。むしろ、そのストリングはセルフブーストモードで作動しており、セルフブーストモードには上述した問題がある。このシナリオは、他のソース側セルがプログラミングされている場合に適用される可能性があり、ソース側ブーストを制限する。このことは、短いチャネル長さの場合に問題となる。
プログラミング妨害を阻止するための優れた構造が必要とされる。

本発明は、概略的に言うと、プログラミング妨害を避けてメモリデバイスをプログラミングする技術に関する。１つの実施形態は、セルフブースト性能を改善してプログラミング妨害を最小限に抑えるために、ＮＡＮＤストリングのソース側のチャネル電位を上げることによって、ＮＡＮＤフラッシュメモリストリング群のセットを有するメモリシステムをプログラミングする。ソース側に隣接しているものがプログラミングされる場合、ＮＡＮＤストリングのソース側チャネルの電位を上げると、ＧＩＤＬが低減する。ソース側に隣接しているものが消去される場合、ＮＡＮＤストリングのソース側チャネルの電位を上げると、ソース側セルが作動しない。
本発明の１つの実施例では、記憶素子群のセットのソース側チャネル領域の電位をブーストすることを含んでおり、その記憶素子群のセットは禁止される記憶素子を含んでいる。プログラム電圧は、プログラミングのために選択される記憶素子と禁止される記憶素子に印加される。上記したブーストに加えて、記憶素子群のセットの少なくともサブセットにパス電圧が印加される。１つの実施形態では、プログラミングのために選択される記憶素子は、ＮＡＮＤセル群の第１ストリングの一部であるフラッシュメモリセルである。また、一つの実施形態では、禁止される記憶素子は、ＮＡＮＤセルの第２ストリングの一部であるフラッシュメモリセルである。プログラミングのために選択される記憶素子と禁止される記憶素子の両方が第１ワード線に接続されている。付加的なワード線群は、ＮＡＮＤセル群の第１ストリング及びＮＡＮＤセル群の第２ストリングにおける他のフラッシュメモリセル群に接続している。付加的なワード線群は、ソース側隣接ワード線と、他のソース側ワード線群を含んでいる。ブースト工程は、ソース側隣接ワード線と１つ以上の他のソース側ワード線にプリチャージ電圧を印加することを含んでいる。プリチャージ電圧を印加する工程は、パス電圧を印加する工程の前に開始される。他の実施形態では、ブーストする工程は、第２ＮＡＮＤストリングに対応するソース線に第１プリチャージ電圧を印加することと、ソース線を第２ＮＡＮＤストリングに電気的に接続することを含む。
本発明の装置の１つの実施形態は、プログラミングされる記憶素子を含む「記憶素子群の第１セット」と、禁止される記憶素子を含む「記憶素子群の第２セット」を有する。１つの例では、記憶素子群の第１セットは、フラッシュメモリセル群の第１ＮＡＮＤストリングである。記憶素子群の第２セットは、フラッシュメモリセル群の第２ＮＡＮＤストリングである。記憶素子群の第２セットは、ワード線群にパス電圧をドライブしてセルフブーストすることができることに加え、電位がブーストされたソース側チャネル領域を有することができる。装置は複数のワード線を有する。プログラミング操作の間にプログラム電圧を印加するために、第１ワード線は、プログラミングされる記憶素子と禁止される記憶素子に接続される。他のワード線群には、上記のブーストされた電位に加えて、プログラミング操作の間にソース側チャネル領域の電位を上げるためのパス電圧が印加される。
本発明の上記した目的と他の目的と効果は、以下に示す図と併せて説明される発明の好ましい実施形態においてより明確になる。

図５は、本発明を実施するために使用されるフラッシュメモリシステムの１つの実施形態のブロックダイアグラムである。メモリセルアレイ３０２は、縦列制御回路３０４と横列制御回路３０６とｃ−ソース制御回路３１０とｐ−ウェル制御回路３０８によって制御される。縦列制御回路３０４は、メモリセルに保存されているデータを読み取るために、メモリセルアレイ３０２のビット線群に接続されている。また、縦列制御回路３０４は、プログラミング操作の間にメモリセルの状態を決定するため、又はプログラミングを促進又は禁止するためにビット線の電位レベルを制御するために、メモリセルアレイ３０２のビット線に接続されている。横列制御回路３０６は、１つのワード線を選択するため、リード電圧（ｒｅａｄ ｖｏｌｔａｇｅｓ）を印加するため、縦列制御回路３０４によって制御されるビット線の電位レベルに対応するプログラム電圧を印加するため、及び消去電圧を印加するために、ワード線群に接続されている。Ｃ−ソース制御回路３１０は、メモリセル群に接続された共通ソース線（図６の「Ｃ−ｓｏｕｒｃｅ」）を制御する。Ｐ−ウェル制御回路３０８は、ｐ−ウェル電圧を制御する。
メモリセル群に保存されたデータは、縦列制御回路３０４によって読み取られ、データＩ／Ｏバッファ３１２を介して、外部Ｉ／Ｏ線に出力される。メモリセル群に保存されるプログラミングデータは、外部Ｉ／Ｏ線を介して、データＩ／Ｏバッファ３１２に入力され、縦列制御回路３０４に送られる。外部Ｉ／Ｏ線はコントローラ３１８に接続されている。
フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ３１８に入力される。コマンドデータは、フラッシュメモリに関するいずれの操作が要求されているのかを知らせる。入力コマンドは、状態装置３１６に送られる。状態装置３１６は、縦列制御回路３０４と横列制御回路３０６とｃ−ソース制御回路３１０とｐ−ウェル制御回路３０８とデータＩ／Ｏバッファ３１２を制御する。状態装置３１６は、さらに、ＲＥＡＤＹ／ＢＵＳＹあるいはＰＡＳＳ／ＦＡＩＬ等のフラッシュメモリのステータスデータを出力することができる。
コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナル・デジタル・アシスタント等のホストシステムに接続されるか、あるいは接続可能である。コントローラ３１８は、メモリ配列３０２へ（又はメモリ配列３０２から）データを保存する（又は読み込む）等のコマンドを起動し、それらのデータを供給したり受け入れたりする。コントローラ３１８は、これらのコマンドを、コマンド回路３１４が処理又は実行することが可能なコマンド信号に変換する。コマンド回路３１４は、状態装置３１６と通信可能である。通常、コントローラ３１８は、メモリセルへ書き込まれる（又はメモリセルから読み込まれる）ユーザデータのためのバッファメモリを含んでいる。

１つの例のメモリシステムは、コントローラ３１８を含む集積回路と、１つ以上の集積回路チップを有する。集積回路チップは、メモリアレイとコントローラと入出力と状態装置回路を含む。メモリアレイ群とシステムのコントローラを１つ以上の集積回路チップに一体化することがトレンドである。メモリシステムは、ホストシステムの一部として埋め込まれていてもよいし、ホストシステムに取り外し可能に挿入されるメモリカード（又は他のパッケージ）に含まれていてもよい。このようなカードは、メモリシステム全体（例えばコントローラを含む）を含んでもいてもよいし、周辺回路（ホストにコントローラが埋め込まれている）に関連しているメモリアレイのみを含んでいてもよい。従って、コントローラはホストに埋め込まれていてもよいし、取り外し可能なメモリシステム内に含まれていてもよい。

図６を参照して、メモリセルアレイ３０２の構造の１つの例を説明する。一つの例として、１０２４個のブロックに分割されているＮＡＮＤフラッシュＥＥＰＲＯＭを説明する。各ブロックに保存されたデータは、同時に消去される。１つの実施形態では、ブロックは、同時に消去されるセルの最小単位である。各ブロックには、例えば、偶数縦列と奇数縦列に分けられた８５１２個の縦列が存在する。ビット線も偶数ビット線（ＢＬｅ）と奇数ビット線（ＢＬｏ）に分けられる。図６は、１つのＮＡＮＤストリングを形成するために直列に接続された４つのメモリセルを示す。各ＮＡＮＤストリングに４つのセルが含まれているが、４つ未満のセル又は４つを超えるセルを使用してもよい。ＮＡＮＤストリングの１つのターミナルは、第１選択トランジスタＳＧＤを介して、対応するビット線に接続されている。他方のターミナルは、第２選択トランジスタＳＧＳを介して、ｃ−ソースに接続されている。
読み取りとプログラミングの操作の間に、４２４６個のメモリセルが同時に選択される。選択されたメモリセルは、同じワード線（ＷＬ２−ｉ等）と、同じ種類のビット線（例えば偶数ビット線）を含む。５３２バイトのデータが同時に読み取り又はプログラミングされる。同時に読み取られる（又はプログラミングされる）５３２バイトのデータが１つの論理ページを形成する。従って、１つのブロックは少なくとも８ページを保存することができる。各メモリセルが２ビットのデータ（マルチレベルセル等）を保存する場合、１つのブロックは１６ページを保存する。
メモリセルは、ｐ−ウェルを消去電圧（例えば２０Ｖ）まで上げるとともに選択されたブロックのワード線を接地することによって消去される。ソースとビット線はフローティングしている。消去は、メモリアレイの全体、別々のブロック、又はセル群の他の単位で実行することができる。電子はフローティングゲートからｐ−ウェル領域に移動され、閾電圧は負になる。
読み取りと確認操作では、トランジスタをパスゲートとして作動させるために、選択ゲート（ＳＧＤとＳＧＳ）と非選択ゲート（例えばＷＬ０，ＷＬ１，ＷＬ３）が読み取りパス電圧まで上げられる。選択されたワード線（例えばＷＬ２）は、電圧に接続される。その電圧のレベルは、対応するメモリセルの閾電圧がそのレベルに達しているか否かを確認するために、読み取りと確認操作のそれぞれに対して特定される。例えば、読み取り操作では、閾電圧が０Ｖより高いか否かを検知するために、選択されたワード線ＷＬ２が接地される。確認操作では、例えば、閾電圧が２．４Ｖ又は他の閾レベルに達しているのか否かを確認するために、選択されたワード線ＷＬ２は２．４Ｖに接続される。ソースとｐ−ウェルは０Ｖである。選択されたビット線（ＢＬｅ）は、例えば０．７Ｖのレベルにプリチャージされる。閾電圧が読み取りレベル又は確認レベルより高い場合、非誘導性のメモリセルであるために、対応するビット線（ＢＬｅ）の電位レベルは高いレベルを維持する。一方において、閾電圧が読み取りレベル又は確認レベルより低い場合、誘導性のメモリセル（Ｍ）であるために、対応するビット線（ＢＬｅ）は例えば０．５Ｖ以下の低いレベルに下がる。メモリセルの状態は、ビット線に接続されているセンス増幅器によって検知される。メモリセルが消去されるのか又はプログラミングされるのかの違いは、フローティングゲートに負電荷が蓄えられているか否かに依存する。例えば、フローティングゲートに負電荷が蓄えられている場合、閾電圧は上昇し、トランジスタは増進モードになることができる。
上述した消去、読み取り、及び確認の操作は、従来技術によって実行される。説明される詳細の多くは、当業者によって変更可能である。

図７は、図５の縦列制御回路３０４の一部を示す。ビット線（ＢＬｅとＢＬｏ）の各ペアは、センス増幅器に接続されている。センス増幅器は、２つのデータ記憶レジスタＤＳ１，ＤＳ２に接続されている。ＤＳ１，ＤＳ２のそれぞれは、１ビットのデータを保存することができる。センス増幅器は、読み取り又は確認の操作の際に、選択されたビット線の電位レベルを検知し、２進法でデータを保存し、プログラミング操作のビット線電圧を制御する。センス増幅器は、「偶数ＢＬ」と「奇数ＢＬ］のいずれかの信号を選択することによって、選択されたビット線に選択的に接続される。読み取られたデータを出力してプログラミングデータを保存するために、データ記憶レジスタＤＳ１，ＤＳ２の両方がＩ／Ｏ線３４０に接続されている。Ｉ／Ｏ線３４０は、図５のデータＩ／Ｏバッファ３１２に接続されている。ステータス情報を受け取って送るために、データ記憶レジスタＤＳ１，ＤＳ２の両方がステータス線３４２に接続されている。１つの実施形態では、ビット線の各ペアに対して、１つのセンス増幅器とデータ記憶レジスタＤＳ１，ＤＳ２のペアが存在する。

図８は、プログラミングパルス波形を示す。プログラム電圧Ｖｐｇｍは、多数のパルスに分割されている。各パルスの振幅は、所定のステップサイズずつ大きくなる。１ビットのデータを記憶するメモリセルを含む１つの実施形態では、１つのステップサイズの例は０．８Ｖである。複数ビットのデータを記憶するメモリセルを含む１つの実施形態では、ステップサイズの例は０．２Ｖである。Ｖｐｇｍの開始レベルの一例は、１２Ｖである。セルがプログラミングされるのを禁止する場合、パス電圧（Ｖｐａｓｓ）も、振幅が大きくなっていく一連のパルス群として供給される。Ｖｐａｓｓのステップサイズの例は０．５６Ｖである。複数ビットのデータを保存するメモリセルを含む実施形態では、増大しない振幅をＶｐａｓｓが含むようにしてもよい。
パルス間の周期の中で確認操作が行われる。即ち、パラレルにプログラミングされている各セルのプログラミングレベルは、プログラミングされている確認レベル以上か否かを判別するために、各プログラミングパルスの間に読み取られる。例えば、閾電圧が２．５Ｖまで上げられると、確認処理は、閾電圧が少なくとも２．５Ｖであるか否かを判別する。あるメモリセルの閾電圧が確認レベルを超えたと判別された場合、そのセルのＮＡＮＤストリングのビット線の電圧を０ＶからＶｄｄに上げることによって、そのセルのＶｐｇｍが取り除かれる。パラレルにプログラミングされている他のセルのプログラミングは、その確認レベルに到達するまで続く。

図９は、メモリをプログラミングする方法の１つの実施形態を示すフローチャートである。１つの例では、プログラミングの前にメモリセル群（ブロック単位又は他の単位）が消去される。図９のステップ３５０では、コントローラ３１８によって出力されたデータロードコマンドがデータＩ／Ｏ３１２に入力される。入力データはコマンドとして認識され、状態装置３１６によってラッチされる。コマンドラッチ信号（図示省略）をコマンド回路３１４に入力するためである。ステップ３５２では、ページアドレスを指定するアドレスデータが、コントローラ３１８からデータＩ／Ｏバッファ３１２に入力される。入力データは、ページアドレスとして認識され、状態装置３１６によってラッチされる。アドレスラッチ信号をコマンド回路３１４に入力するためである。ステップ３５４では、５３２バイトのプログラミングデータがデータＩ／Ｏバッファ３１２に入力される。そのデータは、選択されたビット線群に対応するＤＳ１レジスタ群によってラッチされる。実施形態では、そのデータは、さらに、確認操作のために使用するために、選択されたビット線群に対応するＤＳ２レジスタ群によってラッチされる。ステップ３５６では、プログラミングコマンドがコントローラ３１８から出され、データＩ／Ｏバッファ３１２に入力される。そのコマンドは、状態装置３１６によってラッチされる。コマンドラッチ信号をコマンド回路３１４に入力するためである。

プログラミングコマンドがトリガーとなって、ＤＳ１データ記憶レジスタ群にラッチされたデータは、図８のステップパルスを用いることによって、状態装置３１６によって制御される選択されたメモリセル群にプログラミングされる。ステップ３５８では、Ｖｐｇｍが開始パルス（例えば１２Ｖ）に初期化される。また、状態装置３１６によって管理されているプログラムカウンタＰＣが０に初期化される。ステップ３６０では、選択されたワード線（例えば図４のＷＬ２や図１３のＷＬ３）に、第１のＶｐｇｍパルスが印加される。論理「０」が特定のデータ記憶レジスタＤＳ１に記憶されている場合、対応するビット線が接地される。一方において、論理「１」がデータ記憶レジスタＤＳ１に記憶されている場合、プログラミングを禁止するために、対応するビット線はＶｄｄに接続される。ステップ３６０の詳細は後で説明する。
ステップ３６２では、選択されたメモリセルの状態が確認される。選択されたセルのターゲット閾電圧が適当なレベル（例えば、論理「０」のためのプログラムレベル、又は複数状態のセルの特定の状態）に到達していると検知された場合、ＤＳ１に記憶されているデータは論理「１」に変えられる。閾電圧が適当なレベルに到達していないと検知された場合、ＤＳ１に記憶されているデータは変化しない。このように、対応するデータ記憶レジスタＤＳ１に論理「１」が記憶されているビット線は、プログラミングされる必要がない。全てのデータ記憶レジスターＤＳ１が論理「１」を記憶していると、状態装置は、（フラッグ３４２を介して）全ての選択されたセルがプログラミングされたと分かる。ステップ３６４では、全てのデータ記憶レジスタが論理「１」を記憶しているか否かが確認される。もしそうであれば、選択された全てのメモリセルがプログラミングされたと確認されたために、プログラミング処理が完了して成功したといえる。ステップ３６６で「ＰＡＳＳ」というステータスが報告される。
全てのデータ記憶レジスタＤＳ１が論理「１」を保存していないとステップ３６４で判別された場合、プログラミング処理は続く。ステップ３６８では、プログラムカウンタＰＣが、プログラム制限値と比較される。プログラム制限値の一例は２０である。プログラムカウンタＰＣが２０未満でない場合、プログラム処理は失敗し、ステップ３７０で「ＦＡＩＬ」というステータスが報告される。プログラムカウンタＰＣが２０未満である場合、Ｖｐｇｍレベルがステップサイズだけ大きくなり、プログラムカウンタＰＣが増加する（ステップ３７２）。ステップ３７２を終えると、次のＶｐｇｍパルスを供給するために、ステップ３６０に戻る。

成功したプログラム処理の最後において、メモリセルの閾電圧は、プログラミングされたメモリセルのための閾電圧の１つ又は複数の区分、又は、消去されたメモリセルのための閾電圧の区分に含まれているはずである。図１０は、各メモリセルが１ビットのデータを記憶する場合に、メモリセルアレイのための閾電圧の区分を示す。図１０は、消去されるメモリセルのための閾電圧の第１区分３８０と、プログラミングされるメモリセルのための閾電圧の第２区分３８２を示す。１つの実施形態では、第１区分の閾電圧は負であり、第２区分の閾電圧は正である。
図１１は、２ビットのデータ（例えば４つのデータ状態）を記憶するメモリセルのための閾電圧の区分を示す。区分３８４は、消去された状態（「１１」を記憶する）のセルの閾電圧の区分を表す。この区分は、負の閾電圧レベルを有する。区分３８６は、「１０」を記憶しているセルの閾電圧の区分を表す。区分３８８は、「００」を記憶しているセルの閾電圧の区分を表す。区分３９０は、「０１」を記憶しているセルの閾電圧の区分を表す。この例では、１つのメモリセルに記憶されている各２ビットは、異なる論理ページからなる。即ち、各メモリセルに記憶されている２ビットのそれぞれのビットは、異なる論理ページアドレスを持つ。正方形で示されているビットは下側ページに対応する。丸で示されているビットは上側ページに対応する。狭い区分は幅広い読み取りマージン（それらの間の距離）をもたらすために、信頼性を高めるには個々の区分を狭くする（狭い距離にする）方がよい。
"Fast and Accurate Programming Method for Multi-level NAND EEPROMs, pp129-130, Digest of 1995 Symposium on VLSI Technology"という論文によると、区分を０．２Ｖの幅に抑えるためには、原理上、通常の繰り返しプログラミングパルスをステップ間で０．２Ｖ上げる必要がある。上記の論文の内容は、本明細書に取り込まれる。区分を０．０５Ｖの幅に狭めるためには、０．０５Ｖのステップが要求される。プログラム電圧におけるこのような小さな増加ステップによってセルをプログラミングすると、プログラミングに時間がかかる。

図１２は、４つの状態に対応するＮＡＮＤメモリセルをプログラミングするツーパス技術の例を示す。第１プログラミングパスでは、セルの閾電圧レベルは、下側論理ページにプログラミングされているビットに応じてセットされる。ビットが論理「１」の場合、既に消去された結果として適当な状態にあるために、閾電圧は変わらない。しかしながら、プログラミングされるビットが論理「０」の場合、矢印３９４に示されるように、閾電圧は、閾電圧の区分３８６内まで上げられる。
第２プログラミングパスでは、セルの閾電圧レベルは、上側論理ページにプログラミングされているビットに応じて設定される。上側論理ページのビットが論理「１」を記憶する場合、下方ページのビットのプログラミングに対応するプログラミングが行なわれない。上側ページのビットに「１」を有する区分３８４又は３８６に対応する状態にセルが維持されているからである。しかしながら、上側ページのビットが論理「０」にされる場合、２回目のプログラミングがセルに行われる。第１パスの結果、区分３８４に対応する消去された状態にセルがある場合、第２段階では、矢印３９６に示されるように、閾電圧が区分３９０まで上げられるようにセルがプログラミングされる。第１プログラミングパスの結果、区分３８６に対応する状態にセルがプログラミングされた場合、矢印３９６に示すように、閾電圧区分３８８まで閾電圧が上げられるように、メモリセルが第２パスでさらにプログラミングされる。第２パスの結果は、第１パスプログラミングの結果を変えないで、論理「０」が上側ページに記憶される指定された状態にセルをプログラミングする。
４つより多い状態でメモリが操作される場合、その状態の数に等しい数の閾電圧区分が、メモリセルの定義された閾電圧ウィンドウの中に存在する。それぞれの区分に特定のビットパターンが指定されているが、異なるビットパターンが指定されてもよい。この場合、各状態の間で行なわれるプログラミングが、図１０〜１２に示されるものと異なってもよい。

通常、パラレルにプログラミングされるセルは、ワード線に沿って交互に位置する。例えば図４は、１つのワード線ＷＬ２に沿った多数のセルの中の３つのメモリセル２２４，２４４，２５０を示す。セル２２４と２５０を含む交互セル群の一方のセットは、論理ページ０と２（「偶数ページ」）のビットを記憶し、交互セル群の他方のセットは、論理ページ１と３（「奇数ページ」）のビットを記憶する。
上述したように、ステップ３６０の繰り返しは、Ｖｐｇｍのパルスを印加することを含む。ステップ３６０の詳細について説明する。図１３は、本発明の１つの実施形態に従ってプログラミングされるＮＡＮＤストリングの断面図を示す。一例として、図１３のＮＡＮＤストリングは、５つのメモリセルが直列に接続されている様子を示す。本発明では、５つより多い又は５つ未満のメモリセルが使用されてもよい。５つのうちの第１メモリセルは、フローティングゲート４０２と制御ゲート４０４を持つ。第２メモリセルは、フローティングゲート４０６と制御ゲート４０８を持つ。第３メモリセルは、フローティングゲート４１０と制御ゲート４１２を持つ。第４メモリセルは、フローティングゲート４１４と制御ゲート４１６を持つ。第５メモリセルは、フローティングゲート４１８と制御ゲート４２０を持つ。メモリセルは、ｐ−ウェル４００上にある。ＮＡＮＤストリングは、制御ゲート４３０を持つ選択ゲートを介して、共通ソース線４４０に接続されている。ＮＡＮＤストリングは、制御ゲート４３２を持つ選択ゲートを介して、ビット線４４２に接続されている。各制御ゲートはワード線に接続されている。ＷＬ−０は制御ゲート４０４に接続され、ＷＬ−１は制御ゲート４０８に接続され、ＷＬ−２は制御ゲート４１２に接続され、ＷＬ−３は制御ゲート４１６に接続され、ＷＬ−４は制御ゲート４２０に接続される。
プログラミングステップ３６０は、２つの段階を有する。第１段階では、プリチャージが実行される。第２段階では、フローティングゲートへの電子のトンネリングが実行される。第２段階では、ワード線ＷＬ−０，ＷＬ−１，ＷＬ−２，ＷＬ−３，ＷＬ−４の電圧は、ＥＡＳＢに近似している。例えば、プログラミングされるメモリセルと禁止されるメモリセルにワード線ＷＬ−３が接続されていると仮定する。ワード線ＷＬ−０，ＷＬ−１，ＷＬ−２，ＷＬ−４は、非選択ワード線である。ＷＬ−４はドレイン側隣接ワード線であり、ＷＬ−２はソース側隣接ワード線である。第２段階では、ワード線ＷＬ−３にプログラム電圧Ｖｐｇｍが印加され、ＷＬ−２には０Ｖが印加され、ＷＬ−０，ＷＬ−１，ＷＬ−４にはＶｐａｓｓパルスが印加される。これらのブースト電圧によって、ソースドレインと、隣接しているトランジスタ群のチャネルが、１つの連続するＮ＋領域を形成する。例えば、ソース側チャネル領域４５０と、ドレイン側チャネル領域４５２が形成される。ＧＩＤＬを防止してソース側隣接セル（例えばＷＬ−２に接続されたセル）をＯＦＦに維持するために、本発明は、非選択ワード線にＶｐａｓｓをドライブしてブーストすることに加え、ソース側チャネル領域４５０の電位をブーストすることを含む。この追加のブーストは、第１段階のプログラミング処理の間に行われる。

図１４は、本発明に従ってメモリセルをプログラミングする方法の１つの実施形態を示す。時間ｔ０では、禁止されるセルを含むＮＡＮＤストリングに対して、ドレインと、ドレイン側選択トランジスタの制御ゲートに、Ｖｄｄがドライブされる。即ち、ドレイン／ビット線４４２と制御ゲート４３２の両方がＶｄｄになる。さらに、ｔ０では、ソースがＶｄｄまで上げられるが、ソース側選択トランジスタがＯＦＦするように、ソース側選択トランジスタの制御ゲートはＶｓｓ（０Ｖ）に維持される。さらに、ｔ０では、禁止されているセルのソース側に隣接しているワード線は、Ｖｓｓｂ（例えば４Ｖ）まで上げられる。このステップは、ワード線ＷＬ−３がプログラミングされるセルと禁止されるセルに相当すると仮定した場合に、上記の例のワード線ＷＬ−２にＶｓｓｂをドライブすることに相当する。他のソース側ワード線も、ｔ０でＶｓｓｂにドライブされる。ソース側非選択ワード線をＶｓｓｂにドライブすることによって、ソース側チャネルはＶｄｄ−Ｖｔｄの電位にブーストされる。Ｖｔｄは、ドレイン側選択トランジスタの閾電圧である。ドレイン側チャネルはＶｄｄ−Ｖｔｄになる。
時間ｔ１では、プログラム電圧Ｖｐｇｍ（例えば２０Ｖ）が選択ワード線（例えばＷＬ−３）にドライブされる。ドレイン側の非選択ワード線（ｔ１の前はＶｓｓ）は、Ｖｐａｓｓ（例えば７〜１０Ｖまで上がるＶｐａｓｓパルス）にドライブされる。さらに、ソース側隣接ワード線以外のソース側非選択ワード線も、Ｖｐａｓｓパルスにドライブされる。ドレインとドレイン側選択トランジスタは、両方ともＶｄｄに維持される。ソース側隣接ワード線（例えばワード線ＷＬ−２）は、Ｖｓｓ（例えば０Ｖ）まで下げられる。ソース側選択線の制御ゲートはＶｓｓに維持され、ソース線はＶｄｄに維持される。非選択ワード線にＶｐａｓｓを使用すると、ドレイン側チャネルがＶｄｄ−Ｖｔｄ＋Ｖｂｏｏｓｔ（Ｖｔｄはドレイン側選択ゲートの閾電圧）までブーストし、ソース側チャネルがＶｄｄ−Ｖｔｄ＋Ｖｂｏｏｓｔまでブーストする。Ｖｂｏｏｓｔは、非選択ワード線でＶｐａｓｓをドライブするためのものである。ソース側チャネルがｔ０とｔ１の間にプリチャージ又はプリブーストされていない場合、ｔ１の前にソース側チャネルは０Ｖとなり、ｔ１の後にしかＶｂｏｏｓｔにブーストされない。他の実施形態では、ソース側チャネルのＶｂｏｏｓｔは、ドレイン側チャネルのＶｂｏｏｓｔと異なってもよい。

図１５は、本発明に従ってメモリセルをプログラミングする方法の第２実施形態を示す。時間ｔ０では、ドレイン電圧（例えばドレイン／ビット線４４２）とドレイン側選択制御ゲート（制御ゲート４３２）は、０からＶｄｄにドライブされる。選択ワード線とドレイン側非選択ワード線はＶｓｓ（例えば０Ｖ）に維持される。ソース側隣接ワード線はＶｓｓに維持されるが、他のソース側非選択ワード線はＶｓｓｂにドライブされる。さらに、ソースはＶｄｄにドライブされ、ソース側選択ゲートの制御ゲート（制御ゲート４３０）もＶｄｄにドライブされる。ソース側選択ゲートがＯＮされるために、ソースは、ストリングに電気的に接続され、ソース側チャネル４５０の電位をブーストする。ドレイン側チャネルはＶｄｄ−Ｖｔｄの電位にあり、ソース側チャネルはＶｄｄ−Ｖｔｓの電位にある。Ｖｔｄはドレイン側選択ゲートの閾電圧であり、Ｖｔｓはソース側選択ゲートの閾電圧である。
時間ｔ１では、非選択ワード線（ソース側隣接ワード線以外）はＶｐａｓｓにドライブされる。例えば、ＷＬ−０，ＷＬ−１，ＷＬ−４は、Ｖｐａｓｓにドライブされる。Ｖｐｇｍは、プログラミングされるセルと禁止されるセルに対応する選択ワード線ＷＬ−３にドライブされる。ソース側隣接ワード線（例えばＷＬ−２）は、Ｖｓｓ(例えば０Ｖ）に維持される。さらに、時間ｔ１では、ソース側選択ゲートは、制御ゲート４３０の電圧をＶｄｄからＶｓｓに下げることによってＯＦＦされる。パス電圧（Ｖｐａｓｓ）は、ソース側チャネル４５０をＶｄｄ−Ｖｔｓ＋Ｖｂｏｏｓｔにブーストするとともに、ドレイン側チャネル４５２をＶｄｄ−Ｖｔｄ＋Ｖｂｏｏｓｔにブーストする。ソース側チャネルがより高い電位にブーストされるために、上述した性能低下の多くが除去される。

図１６は、本発明に従ってメモリセルをプログラミングする方法の第３実施形態を示す。図１６は、下記に説明するいくつかの変更点を除けば、図１４に示すブーストスキームに類似する。ドレイン、ドレイン側選択トランジスタ、ドレイン側非選択ワード線、選択ワード線、ソース、及びソース側選択トランジスタは、図１４と同じである。図１６の時間ｔ０では、図１４の場合と同様に、全てのソース側ワード線にＶｓｓｂをドライブすることによって、ソース側チャネル領域がＶｄｄ−Ｖｔｄにチャージされる。図１４では、ソース側の付加的なブーストの程度は、ＶｐａｓｓとＶｓｓｂの電位差によって定められる。しかしながら、図１６では、ソース側ワード線の電圧は、時間ｔｉ（ｔｉはｔ０の後であってｔ１の前である）において０Ｖに下げられる。ソース側ワード線（ソース側隣接ワード線以外）は、時間ｔ１においてＶｐａｓｓに上げられる。ソース側制御ゲートの電圧はＶｓｓｂから０Ｖまで下がるけれども、ソース側トランジスタ群がＯＮしている限り（即ち、制御ゲートの電圧がソース側トランジスタ群の閾電圧Ｖｔｓｓより大きい限り）、ソース側チャネル領域はＶｄｄ−Ｖｔｄに維持される。ソース側制御ゲートの電圧がＶｔｓｓ未満になるとすぐに、ソース側チャネルはドレイン側チャネルから遮断される。ソース側制御ゲートの電圧をＶｔｓｓから０Ｖまで下げてＶｔｓｓに戻すことは、ソース側チャネル電位に大きく変化をもたらさない。しかしながら、ソース側チャネルは、ＶｐａｓｓとＶｓｓｂの電位差ではなく、ＶｐａｓｓとＶｔｓｓの電位差によってブーストされる。その結果、ソース側チャネルのブーストが大きくなる。

図１７は、本発明に従ってメモリセルをプログラミングする方法の第４実施形態を示す。図１７は、図１４に示すブーストスキームに類似する。しかしながら、ｔ０からｔ１にかけて、ドレイン側選択トランジスタをＶｄｄでドライブするのではなく、ドレイン側選択トランジスタをＶｄｄ＋Ｖｔｄでドライブする。ｔ１の後に、ドレイン側選択トランジスタはＶｄｄでドライブされる。従って、ｔ１の後に、ドレイン側チャネルとソース側チャネルはＶｄｄ−Ｖｔｄ＋Ｖｂｏｏｓｔにはならず、Ｖｄｄ＋Ｖｂｏｏｓｔになる。いくつかの実施形態では、ドレインよりもドレイン側選択トランジスタを上げることの方が容易である。プログラミングの間、多数のビット線を選択しなければならず、容量が大きい。ドレイン側選択トランジスタを一つだけ選択すればよく（又は少数のドレイン側選択トランジスタを選択すればよく）、容量が比較的小さい。ドレイン側選択トランジスタがＶｄｄではなくＶｄｄ＋Ｖｔｄでドライブするように、図１６のタイミングダイアグラムが図１７の技術に変更されてもよい。

図１８は、本発明に従ってメモリセルをプログラミングする方法の第５実施形態を示す。図１８は、図１５に示すブーストスキームに類似する。しかしながら、ｔ０からｔ１にかけて、ドレイン側選択トランジスタをＶｄｄでドライブするのではなく、ドレイン側選択トランジスタをＶｄｄ＋Ｖｔｄでドライブする。さらに、ｔ０とｔ１の間に、ソース側選択トランジスタをＶｄｄ＋Ｖｔｓ（ソース側選択ゲートの閾電圧）でドライブする。ｔ１の後に、ドレイン側チャネルとソース側チャネルはＶｄｄ＋Ｖｂｏｏｓｔになる。

上記の実施形態はステップパルスを使用しているが、他の実施形態では一定値のプログラム電圧Ｖｐｇｍ及び／又はパス電圧Ｖｐａｓｓを使用することができる。１つの実施形態では、ステップパルスをＶｐｇに使用し、一定値のＶｐａｓｓを使用する。
本発明のプログラミングスキームのさらなる利点は、本発明を用いてソフトプログラミングを除去できることである。フラッシュメモリセルが消去される場合、消去される全てのセルが、負の閾電圧の所定範囲において負の閾電圧を持つことが目的とされる。しかしながら、実際の消去処理では、いくつかのセルが所定範囲以下の負の閾電圧を持つ結果となることがある。低すぎる閾電圧を持ったメモリセルは、その後に正常にプログラミングされないかも知れない。従って、いくつかのデバイスは、ソフトプログラミングという処理を実行する。即ち、極めて低い閾電圧を持つメモリセルは、閾電圧が所定範囲内まで上がるように、少しだけプログラミングされる。ソフトプログラミング処理の１つの理由は、（プログラミングされるために選択されたセルに対応する）ＮＡＮＤストリングのソース側にあるセルの閾電圧が極めて低い場合、そのソース側は決してＯＦＦすることなく、上述したプログラミング妨害をもたらす。しかしながら、ソース側チャネルが本発明に従ってブーストされた場合、極めて低い閾電圧を持つセルでもＯＦＦすることが可能になる。従って、本発明の１つの実施形態は、ソフトプログラミングをすることがなく、あるいは、正常に消去されるメモリセルの予め設定された範囲より低い負の閾電圧の悪影響をこうむることがなく、本発明を用いることによってメモリセルを消去すること及びプログラミングすることを実現する。ソフトプログラミングを実行しないと、メモリ性能が向上し、プログラミングエラーの根源（即ちオーバーソフトにプログラミングされたセル）を除去することができる。
上記の例は、ＮＡＮＤタイプのフラッシュメモリに対して提供されている。しかしながら、本発明の原理は、現存の存在しているものと現在開発中の新しい技術を利用したものを含めて、他の不揮発性メモリにも応用することができる。
本発明の上記の詳細な説明は、あくまで説明を目的として示したものである。開示された詳細な形式に本発明を限定する意図はない。上記した教示に従って多くの変更をすることが可能である。記載された実施形態は、本発明の原理とその実用的な応用を最適に説明するために、選択されたものである。記載された実施形態は、様々な使用に適応する様々な実施例と様々な変形例を当業者が最適に実施することができるように、選択されたものである。本発明の技術的範囲は、添付された請求項によって定義される。

ＮＡＮＤストリングの平面図である。 ＮＡＮＤストリングの等価回路図である。 ＮＡＮＤストリングの断面図である。 ３つのＮＡＮＤストリングを示した回路図である。 本発明の様々な態様が実施される不揮発性メモリシステムの１つの実施形態のブロック図である。 メモリアレイの構成の例を示す。 縦列制御回路の一部を示す。 プログラム電圧信号の例を示す。 プログラミング処理の１つの実施形態のフローチャートである。 ２つの状態を保存するメモリセルの閾区分の例を示す。 ４つの状態を保存するメモリセルの閾区分の例を示す。 メモリセルの閾区分を示し、マルチ状態メモリセルをプログラミングする技術の一例を示す。 ＮＡＮＤストリングの断面図を示す。 メモリデバイスをプログラミングするための実施形態を示すタイミングダイアグラムである。 メモリデバイスをプログラミングするための実施形態を示すタイミングダイアグラムである。 メモリデバイスをプログラミングするための実施形態を示すタイミングダイアグラムである。 メモリデバイスをプログラミングするための実施形態を示すタイミングダイアグラムである。 メモリデバイスをプログラミングするための実施形態を示すタイミングダイアグラムである。

Claims (40)

1. メモリシステムをプログラミングする方法であり、
   ブースト工程とプログラム電圧印加工程とパス電圧印加工程を有しており、
   ブースト工程は、記憶素子群のセットにおけるソース側チャネル領域の電位をブーストし、
   記憶素子群のセットは、禁止される記憶素子を含んでおり、
   プログラム電圧印加工程は、プログラミングのために選択される記憶素子と禁止される記憶素子にプログラム電圧を印加し、
   パス電圧印加工程は、記憶素子群のセットの少なくともサブセットにパス電圧を印加し、
   パス電圧印加工程がブースト工程に加えて実行されることを特徴とする方法。
2. 請求項１の方法であり、
   前記「プログラミングのために選択される記憶素子」は、ＮＡＮＤセル群の第１ストリングの一部のＮＡＮＤセルであり、
   前記「記憶素子群のセット」は、ＮＡＮＤセル群の第２ストリングを有しており、
   前記「プログラミングのために選択される記憶素子」と前記「禁止される記憶素子」は、どちらも第１ワード線に接続されており、
   前記プログラム電圧印加工程は、第１ワード線にプログラム電圧を印加することを含んでいることを特徴とする方法。
3. 請求項１の方法であり、
   前記「プログラミングのために選択される記憶素子」は、ＮＡＮＤセル群の第１ストリングの一部のＮＡＮＤセルであり、
   前記「記憶素子群のセット」は、ＮＡＮＤセル群の第２ストリングを有しており、
   前記「プログラミングのために選択される記憶素子」と前記「禁止される記憶素子」は、どちらも第１ワード線に接続されており、
   付加的なワード線群は、ＮＡＮＤセル群の第１ストリング及びＮＡＮＤセル群の第２ストリングにおける他のＮＡＮＤセル群に接続しており、
   前記パス電圧印加工程は、付加的なワード線群の少なくともサブセットに前記パス電圧を印加することを含んでいることを特徴とする方法。
4. 請求項１の方法であり、
   前記「プログラミングのために選択される記憶素子」は、ＮＡＮＤセル群の第１ストリングの一部のＮＡＮＤセルであり、
   前記「記憶素子群のセット」は、ＮＡＮＤセル群の第２ストリングを有しており、
   前記「プログラミングのために選択される記憶素子」と前記「禁止される記憶素子」は、どちらも第１ワード線に接続されており、
   付加的なワード線群は、ＮＡＮＤセル群の第１ストリング及びＮＡＮＤセル群の第２ストリングにおける他のＮＡＮＤセル群に接続しており、
   付加的なワード線群は、ソース側隣接ワード線と、他のソース側ワード線群を含んでおり、
   前記パス電圧印加工程は、他のソース側ワード線群に前記パス電圧を印加することと、ソース側隣接ワード線に０Ｖを印加することを含んでいることを特徴とする方法。
5. 請求項１の方法であり、
   前記ブースト工程は、前記「禁止される記憶素子」に対応するワード線のソース側にある１つ以上のワード線にプリチャージ電圧を印加することを含んでいることを特徴とする方法。
6. 請求項１の方法であり、
   前記「プログラミングのために選択される記憶素子」は、ＮＡＮＤセル群の第１ストリングの一部のＮＡＮＤセルであり、
   前記「記憶素子群のセット」は、ＮＡＮＤセル群の第２ストリングを有しており、
   前記「プログラミングのために選択される記憶素子」と前記「禁止される記憶素子」は、どちらも第１ワード線に接続されており、
   付加的なワード線群は、ＮＡＮＤセル群の第１ストリング及びＮＡＮＤセル群の第２ストリングにおける他のＮＡＮＤセル群に接続しており、
   付加的なワード線群は、ソース側ワード線群を含んでおり、
   前記ブースト工程は、ソース側ワード線群の１つ以上にプリチャージ電圧を印加することを含んでいることを特徴とする方法。
7. 請求項６の方法であり、
   前記「プリチャージ電圧を印加する工程」は、前記パス電圧印加工程の前に開始されることを特徴とする方法。
8. 請求項６の方法であり、
   前記プリチャージ電圧は、前記プログラム電圧より低いことを特徴とする方法。
9. 請求項６の方法であり、
   前記プリチャージ電圧は、前記パス電圧より低いことを特徴とする方法。
10. 請求項１の方法であり、
    前記「プログラミングのために選択される記憶素子」は、ＮＡＮＤセル群の第１ストリングの一部のＮＡＮＤセルであり、
    前記「記憶素子群のセット」は、ＮＡＮＤセル群の第２ストリングを有しており、
    前記「プログラミングのために選択される記憶素子」と前記「禁止される記憶素子」は、どちらも第１ワード線に接続されており、
    付加的なワード線群は、ＮＡＮＤセル群の第１ストリング及びＮＡＮＤセル群の第２ストリングにおける他のＮＡＮＤセル群に接続しており、
    付加的なワード線群は、ソース側ワード線群を含んでおり、
    前記ブースト工程は、ソース側ワード線群の全てにプリチャージ電圧を印加することを含んでいることを特徴とする方法。
11. 請求項１の方法であり、
    前記「プログラミングのために選択される記憶素子」は、ＮＡＮＤセル群の第１ストリングの一部のフラッシュメモリセルであり、
    前記「記憶素子群のセット」は、ＮＡＮＤセル群の第２ストリングを有するフラッシュメモリセル群であり、
    前記「プログラミングのために選択される記憶素子」と前記「禁止される記憶素子」は、どちらも第１ワード線に接続されており、
    付加的なワード線群は、ＮＡＮＤセル群の第１ストリング及びＮＡＮＤセル群の第２ストリングにおける他のフラッシュメモリセル群に接続しており、
    付加的なワード線群は、ソース側隣接ワード線と、他のソース側ワード線群を含んでおり、
    前記ブースト工程は、ソース側隣接ワード線にプリチャージ電圧を印加することと、他のソース側ワード線群の１つ以上にプリチャージ電圧を印加することを含んでおり、
    そのプリチャージ電圧印加工程は、前記パス電圧印加工程の前に開始され、
    前記パス電圧印加工程は、他のソース側ワード線群に前記パス電圧を印加することを含んでおり、
    前記プログラム電圧印加工程は、前記プログラム電圧を第１ワード線に印加することを含んでおり、
    この方法は、ＮＡＮＤセル群の第１ストリングに対応する第１ビット線に第１電圧を印加する工程と、ＮＡＮＤセル群の第２ストリングに対応する第２ビット線に第２電圧を印加する工程をさらに含んでいることを特徴とする方法。
12. 請求項１の方法であり、
    前記ブースト工程は、前記「禁止される記憶素子」に対応するソース線に第１プリチャージ電圧を印加する工程と、前記「記憶素子群のセット」にソース線を電気的に接続する工程を含んでいることを特徴とする方法。
13. 請求項１２の方法であり、
    前記ブースト工程は、前記「禁止される記憶素子」に対応するワード線のソース側にある１つ以上のワード線に第２プリチャージ電圧を印加することを含んでいることを特徴とする方法。
14. 請求項１２の方法であり、
    前記「記憶素子群のセット」は、ＮＡＮＤストリングを有しており、
    前記「電気的に接続する工程」は、ＮＡＮＤストリングに前記ソース線を電気的に接続するために選択デバイスを操作することを含んでいることを特徴とする方法。
15. 請求項１２の方法であり、
    前記「記憶素子群のセット」は、ＮＡＮＤストリングを有しており、
    ＮＡＮＤストリングは、前記ソース線に接続されている選択トランジスタを含んでおり、
    前記「電気的に接続する工程」は、選択トランジスタを作動させるために電圧を印加することを含んでいることを特徴とする方法。
16. 請求項１５の方法であり、
    前記ブースト工程は、前記「禁止される記憶素子」に対応するワード線のソース側にある１つ以上のワード線に第２プリチャージ電圧を印加することを含んでいることを特徴とする方法。
17. 請求項１の方法であり、
    前記「プログラミングのために選択される記憶素子」と前記「禁止される記憶素子」は、不揮発性の記憶素子であることを特徴とする方法。
18. 請求項１の方法であり、
    前記「プログラミングのために選択される記憶素子」と前記「禁止される記憶素子」は、フラッシュメモリセルであることを特徴とする方法。
19. 請求項１の方法であり、
    前記「プログラミングのために選択される記憶素子」は、ＮＡＮＤセル群の第１ストリングの一部のＮＡＮＤフラッシュメモリであり、
    前記「記憶素子群のセット」は、ＮＡＮＤセル群の第２ストリングを有することを特徴とする方法。
20. 請求項１９の方法であり、
    前記「ＮＡＮＤセル群の第１ストリング」に対応する第１ビット線に第１電圧を印加する工程と、
    前記「ＮＡＮＤセル群の第２ストリング」に対応する第２ビット線に第２電圧を印加する工程をさらに有することを特徴とする方法。
21. 請求項２０の方法であり、
    前記第１電圧が接地電圧であるとともに、前記第２電圧が正電圧であることを特徴とする方法。
22. 請求項１の方法であり、
    前記「プログラミングのために選択される記憶素子」と前記「禁止される記憶素子」は、マルチレベルのフラッシュメモリセルであることを特徴とする方法。
23. 請求項１の方法であり、
    前記ブースト工程は、前記「記憶素子群のセット」のソース側記憶素子群の制御ゲート群にブースト電圧を印加することと、それに続いてソース側記憶素子群の制御ゲート群に０Ｖを印加することを含んでおり、
    前記パス電圧印加工程の間に、ソース側記憶素子群の制御ゲート群に前記パス電圧が印加され、
    前記パス電圧印加工程は、前記ブースト工程の後に実行されることを特徴とする方法。
24. 請求項１の方法であり、
    前記ブースト工程は、前記「記憶素子群のセット」に対応するドレイン側選択ゲートにＶｄｄ＋Ｖｔｄを印加することを含んでいることを特徴とする方法。
25. 請求項２４の方法であり、
    前記ブースト工程は、前記「記憶素子群のセット」に対応するソース側選択ゲートにＶｄｄ＋Ｖｔｓを印加することを含んでいることを特徴とする方法。
26. メモリシステムであり、
    記憶素子群の第１セットと、記憶素子の第２セットと、複数のワード線を有しており、
    記憶素子群の第１セットは、プログラミングされる記憶素子を含んでおり、
    記憶素子群の第２セットは、禁止される記憶素子を含んでおり、
    記憶素子群の第２セットは、プログラミング操作の間に、ブースト電位を少なくとも持つソース側チャネル領域を有することが可能であり、
    複数のワード線は、プログラミング操作の間にプログラミングされる記憶素子と禁止される記憶素子にプログラム電圧を印加するために、プログラミングされる記憶素子と禁止される記憶素子に接続されている第１ワード線を含んでおり、
    複数のワード線は、プログラミング操作の間にブースト電位に加えてソース側チャネル領域の電位が上がるように、記憶素子群の第２セットに含まれる他の記憶素子群の少なくともサブセットにパス電圧を印加するために、記憶素子群の第２セットに含まれる他の記憶素子群に接続されているソース側ワード線を含んでいることを特徴とするメモリシステム。
27. 請求項２６のメモリシステムであり、
    前記「記憶素子群の第１セット」は、フラッシュメモリセル群の第１ＮＡＮＤストリングであり、
    前記「記憶素子群の第２セット」は、フラッシュメモリセル群の第２ＮＡＮＤストリングであり、
    前記「プログラミングされる記憶素子」は、第１ＮＡＮＤストリングのフラッシュメモリセルであり、
    前記「禁止される記憶素子」は、第２ＮＡＮＤストリングのフラッシュメモリセルであることを特徴とするメモリシステム。
28. 請求項２７のメモリシステムであり、
    複数のビット線をさらに有し、
    複数のビット線の第１ビット線は、前記第１ＮＡＮＤストリングに接続されており、
    複数のビット線の第２ビット線は、前記第２ＮＡＮＤストリングに接続されていることを特徴とするメモリシステム。
29. 請求項２７のメモリシステムであり、
    前記ソース側チャネル領域で前記ブースト電位を得るために、第１プリチャージ電圧が前記ソース側ワード線群の１つ以上に印加されることを特徴とするメモリシステム。
30. 請求項２９のメモリシステムであり、
    前記第１プリチャージ電圧が、前記パス電圧を印加する前に、前記した１つ以上のソース側ワード線に印加されることを特徴とするメモリシステム。
31. 請求項２９のメモリシステムであり、
    前記した１つ以上のソース側ワード線は、前記第１プリチャージ電圧が印加された後に０Ｖが印加され、その後にパス電圧が印加されることを特徴とするメモリシステム。
32. 請求項２７のメモリシステムであり、
    前記第２ＮＡＮＤストリングに接続されているソース線をさらに有しており、
    ソース線は、前記ソース側チャネル領域の電位を前記ブースト電位まで上げるソースプリチャージ電位を有することを特徴とするメモリシステム。
33. 請求項３２のメモリシステムであり、
    前記ソース側チャネル領域が前記ブースト電位を得るために、ワード線プリチャージ電圧が、前記した１つ以上のソース側ワード線に印加されることを特徴とするメモリシステム。
34. 請求項３２のメモリシステムであり、
    前記ソースプリチャージ電位はＶｄｄ＋Ｖｔｓであり、
    前記ＮＡＮＤストリングは、Ｖｄｄ＋Ｖｔｄの選択電圧が印加されるドレイン選択ゲートを含んでいることを特徴とするメモリシステム。
35. 請求項２７のメモリシステムであり、
    前記ＮＡＮＤストリングは、Ｖｄｄ＋Ｖｔｄの選択電圧が印加されるドレイン選択ゲートを含んでいることを特徴とするメモリシステム。
36. メモリシステムであり、
    情報を記憶するための第１手段と、情報を記憶するための第２手段と、プログラミング手段を有し、
    第１手段は、第１記憶素子を含んでおり、
    第２手段は、第２記憶素子を含んでおり、
    第２手段は、プログラミング操作の間にソース側チャネル領域を有することが可能であり、
    プログラミング手段は、第２手段のソース側チャネル領域の電位をブーストすること及びブーストに加えて第２手段にパス電圧を印加することによって、第２記憶素子がプログラミングを禁止しながら第１記憶素子をプログラミングすることを特徴とするメモリシステム。
37. 請求項３６のメモリシステムであり、
    前記第２手段は、制御ゲート群のセットを含んでおり、
    制御ゲート群は、ソース側制御ゲート群を含んでおり、
    前記プログラミング手段は、ソース側制御ゲート群の１つ以上にプリチャージ電圧を印加することによって、前記ソース側チャネル領域の電位をブーストすることを特徴とするメモリシステム。
38. 請求項３７のメモリシステムであり、
    前記プリチャージ電圧を印加することは、前記パス電圧を印加する前に開始されることを特徴とするメモリシステム。
39. 請求項３６のメモリシステムであり、
    前記第２手段は、ソースに接続する手段を含んでおり、
    前記プログラミング手段は、第１プリチャージ電圧をソースに印加することによって、前記ソース側チャネル領域の電位をブーストすることを特徴とするメモリシステム。
40. 請求項３９のメモリシステムであり、
    前記第２手段は、制御ゲート群のセットを含んでおり、
    制御ゲート群は、ソース側制御ゲート群を含んでおり、
    前記プログラミング手段は、ソース側制御ゲート群の１つ以上にプリチャージ電圧をさらに印加することによって、前記ソース側チャネル領域の電位をブーストすることを特徴とするメモリシステム。

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