CN111344793A - 对3d存储器件进行编程的方法及相关3d存储器件 - Google Patents

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Abstract

在包括堆叠在第二沟道上的第一沟道的沟道堆叠存储器件中，按照从底部到顶部的方向对第一沟道进行编程并且按照从顶部到底部的方向对第二沟道进行编程。第一沟道中的电子可以由位线汲取，而第二沟道中的电子则可以由阱区汲取。

Description

对3D存储器件进行编程的方法及相关3D存储器件
技术领域
本发明涉及对3D存储器件进行编程的方法及相关3D存储器件，并且更具体而言，涉及对沟道堆叠3D存储器件进行编程的方法及相关的沟道堆叠3D存储器件。
背景技术
半导体存储器已经变得更加普及，从而被用到各种电子设备当中。例如，非易失性半导体存储器被应用到蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。最近，采用有时被称为位成本可缩放(BiCS)架构的三维(3D)堆叠存储架构的超高密度存储器件已被提出。例如，3D NAND堆叠的闪速存储器件可以是由交替的导电层和电介质层的阵列形成的。在各层中钻出存储孔，从而同时限定许多存储层。之后，通过利用适当材料填充所述存储孔来形成NAND串。存储单元的控制栅是通过导电层提供的。
单级单元(SLC)非易失性存储器可以每存储单元仅存储仅一位，而多级单元(MLC)非易失性存储器可以每单元存储不止一位。例如，每单元具有16个电压等级的NAND存储器可以被称为四级单元(QLC)存储器，并且可以表示每单元4位数据。
为了使存储密度最大化，可以通过垂直地堆叠多个常规平面存储阵列来制作沟道堆叠3D存储器件，其中，将中间伪层引入到两个相邻的平面存储阵列之间。在对沟道堆叠3D存储器件编程的现有技术方法中，在中间伪层被偏置到特定的电压电平的情况下按照从底部到顶部的方向对单元进行编程，由此允许通过位线汲取电子。为了提高去选存储串的升压电压，可以在对单元编程之前执行位线预充电或者阱区预充电。然而，由于不同单元之间的门限电压的变化，难以决定针对阱区的适当预充电电压。
发明内容
本发明提供了一种对沟道堆叠存储器件进行编程的方法，所述沟道堆叠存储器件包括堆叠在第二沟道中的第二组单元上的第一沟道中的第一组单元。所述方法包括按照从底部到顶部的方向对第一沟道中的第一组单元进行编程并且按照从顶部到底部的方向对第二沟道中的第二组单元进行编程。
本发明还提供了一种存储器件，其包括形成于衬底中的多个单元、形成于衬底中的多条位线、存储串和控制单元。存储串包括通过所述多条位线中的选定位线来控制的第一沟道、所述多个单元中的第一组单元和形成在所述衬底中的顶部伪层、以及通过所述选定位线来控制的第二沟道、所述多个单元中的第二组单元和形成在所述衬底中的底部伪层，其中，第一沟道堆叠在第二沟道上。控制单元被配置为按照从底部到顶部的方向来对第一沟道编程并且按照从顶部到底部的方向来对第二沟道编程。
对于本领域技术人员而言，在阅读了下文对在各个图表和附图中示出的优选实施例的详细描述之后，本发明的这些和其它目的无疑将变得显而易见。
附图说明
图1是示出根据本发明的实施例的与沟道堆叠3D存储器件相关联的一个平面NAND串的顶视图。
图2是示出根据本发明的实施例的与沟道堆叠3D存储器件相关联的一个平面NAND串的等效电路的图。
图3是示出根据本发明的实施例的具有用于对存储单元进行并行读取和编程的读/写电路的3D存储器件的图。
图4是示出根据本发明的实施例的处于平面配置中的存储单元的阵列的示例性结构的图。
图5是示出根据本发明的实施例的沟道堆叠存储器件的示例性结构的图。
图6是示出根据本发明的实施例的在图5中描绘的沟道堆叠存储器件中的垂直NAND串的截面图的表示图。
图7是示出根据本发明的实施例的对沟道堆叠存储器件进行编程的方法的流程图。
图8是示出在执行图7中描绘的方法时相关信号线的电平的图。
具体实施方式
图1是示出根据本发明的实施例的与沟道堆叠3D存储器件相关联的一个平面NAND串的顶视图。图2是示出其等价电路的图。在使用NAND结构的闪速存储系统当中，多个晶体管串行布置并且夹设在两个选择栅之间，这被称为NAND串。图1和图2中描绘的平面NAND串包括串联耦接并且夹设在顶部选择栅TSG(在漏极侧)与底部选择栅SG_B(在源极侧)之间的顶部伪晶体管TDT、四个存储晶体管ST1～ST4和底部伪晶体管BDT。顶部选择栅TSG被布置用于将平面NAND串经由位线接触连接至位线，并且可以通过向顶部选择栅极线SGTL施加适当电压来控制顶部选择栅TSG。底部选择栅BSG被布置用于将平面NAND串连接至源极线，并且可以通过向底部选择栅极线BSGL施加适当电压来控制底部选择栅BSG。顶部伪晶体管TDT、底部伪晶体管BDT和存储晶体管ST1～ST4中的每一者包括控制栅和浮栅。例如，存储晶体管ST1包括控制栅CG1和浮栅FG1，存储晶体管ST2包括控制栅CG2和浮栅FG2，存储晶体管ST3包括控制栅CG3和浮栅FG3，存储晶体管ST4包括控制栅CG4和浮栅FG4，顶部伪晶体管TDT包括控制栅CG_DT和浮栅FG_DT，并且底部伪晶体管BDT包括控制栅CG_DB和浮栅FG_DB。控制栅CG1连接至字线WL1，控制栅CG2连接至字线WL2，控制栅CG3连接至字线WL3，控制栅CG4连接至字线WL4，控制栅CG_DT连接至顶部伪字线TDWL，并且控制栅CG_DB连接至底部伪字线BDWL。
出于说明目的，图1和图2示出了在平面NAND串中的用于读/写操作的四个存储单元(存储晶体管ST1～ST4)以及用于读/写测试的两个伪单元(顶部伪晶体管TDT和底部伪晶体管BDT)。在其它实施例中，平面NAND串可以包括8个存储单元、16个存储单元、32个存储单元、64个存储单元、128个存储单元等。然而，在平面NAND串中的存储单元或伪单元的数量不限制本发明的范围。
用于使用NAND结构的平面闪速存储系统的典型架构包括若干平面NAND串。每个平面NAND串通过其受到选择线SGBL控制的底部选择栅BSG连接至源极线，并且通过其受到选择线SGTL控制的顶部选择栅TSG连接至其关联的位线。每条位线和经由位线接触连接至该位线的相应平面NAND串包括存储单元阵列的列。位线被多个NAND串共享。典型地，位线在NAND串的顶部沿垂直于字线的方向延伸并且连接至一个或多个感测放大器。
图3是示出根据本发明的实施例的具有用于并行地对一页(或其它单位的)存储单元进行读取和编程的读/写电路的平面存储器件100的图。平面存储器件100包括存储单元的阵列10(二维或三维)、控制电路20、读/写电路30A和30B、行解码器40A和40B、列解码器50A和50B以及控制器60。在一个实施例中，在阵列的相反侧上按照对称方式实现通过各种外围电路对存储阵列10的访问，使得在每一侧上的访问线和电路的密度减半。读/写电路30A和30B包括多个感测块SB，其允许对一页的存储单元进行并行读取或编程。可经由行解码器40A和40B由字线对存储单元阵列10寻址，并且可经由列解码器50A和50B由位线对存储阵列单元10寻址。在典型实施例中，存储单元10、控制电路20、读/写电路30A和30B、行解码器40A和40B以及列解码器50A和50B可以被制作到存储芯片70上。命令和数据经由信号线82在主机与控制器60之间传递，并且经由信号线84在控制器60与存储芯片70之间传递。多个伪单元、伪字线和伪位线(未示出)可以被置于通常处于沿着存储阵列10的侧边的位置的伪存储区域DMX1-DMX2和DMY1-DMY2中，以在完成存储器件100之后运行读/写测试。
控制电路20被配置为与读/写电路30A和30B协作，以执行在存储单元阵列10上的存储操作。控制电路20包括状态机22、片上地址解码器24和功率控制模块26。状态机22被配置为提供对存储操作的芯片级控制。片上地址解码器24被配置为提供在由主机或存储控制器使用的地址与由行解码器40A、40B和列解码器50A、50B使用的硬件地址之间的地址接口。功率控制模块26被配置为控制在每个存储操作期间供应给字线和位线的功率和电压。
图4是示出根据本发明的实施例的在平面配置中的存储单元阵列10的示例性结构的图。存储单元阵列10被划分成通过块1～块I表示的多个存储单元块，其中，I是正整数，并且通常等于一个大的数。块含有经由位线BL1-BLM和公共的一组字线WL1～WLN进行访问的一组NAND串，其中，M和N是大于1的整数。NAND串的一个端子经由顶部选择栅(由顶部选择栅极线TSGL控制)连接至对应位线，并且另一端子经由底部选择栅(由底部选择栅极线BSGL控制)连接至源极线。每个块通常被划分成数页。在一个实施例中，块是常规擦除的单位，并且页是常规编程的单位。然而，也可以采用其它擦除/编程单位。
在实施例中，存储单元阵列10包括三重阱，其包括p型衬底、在p型衬底内的n阱、以及在n阱内的p阱。沟道区、源极区和漏极区通常位于p阱中。p阱和n阱被视为p型衬底的部分，其中，整个存储单元阵列10位于一个p阱内，其中，在p阱中的沟槽提供在NAND串之间的电隔离。在另一个实施例中，存储单元阵列10包括三重阱，其包括n型衬底、在n型衬底内的p阱、以及在p阱内的n阱。p阱和n阱被视为n型衬底的部分，其中，沟道区、源极区和漏极区通常位于n阱中。然而，NAND串中的存储单元的实现方式不限制本发明的范围。
图5是示出根据本发明的实施例的沟道堆叠存储器件500的示例性结构的图。笼统地说，沟道堆叠存储器件500可以是通过使多个图4中的存储单元阵列10直立为与x-y平面垂直而形成的。在该示例中，每个y-z平面对应于图4的页结构，其中，有多个这样的平面沿x轴处于不同位置。全局位线中的每一者跨越顶部延伸至关联的感测放大器(未示出)。字线、源极板和选择栅极线沿x轴延伸，其中，NAND串在底部处连接至公共源极板。
多个NAND串沿垂直于衬底的x-y平面的垂直方向延伸，即，在z方向上延伸。存储单元形成于垂直位线穿过字线的位置处。在局部位线与字线之间的电荷捕获层存储电荷，其影响由字线(栅极)(耦接至其围绕的垂直位线(沟道))形成的晶体管的门限电压。这样的存储单元可以是通过形成字线的堆叠，之后在要形成存储单元的位置蚀刻存储孔而形成的。之后，利用电荷捕获层对存储孔加衬，并且利用适当的局部位线/沟道材料(连同用于隔离的适当电介质层)对其进行填充。与平面NAND串类似，含有选择栅的顶部选择层和底部选择层位于垂直NAND串的两端，从而允许垂直NAND串选择性地连接至外部元件或者与外部元件隔离。这样的外部元件一般是导线，诸如服务于大量的NAND串的公共源极线或位线。垂直NAND串可以按照与平面NAND串类似的方式操作，并且SLC/MLC/QLC操作都是可能的。
图6是示出根据本发明的实施例的在图5中描绘的沟道堆叠存储器件500中的垂直NAND串的截面图的表示图。如前所述，每个垂直NAND串可以是通过对多个在图1中描绘的平面NAND串进行堆叠而形成的。出于示出目的，图6描绘的垂直NAND串是通过对两个图1描绘的平面NAND串进行堆叠而形成的，这两个平面NAND串在被选择时可以提供在第一沟道CH1中的第一组单元以及在第二沟道CH2中的第二组单元。从顶部到底部，第一沟道CH1中的第一组单元是与顶部伪层(顶部伪晶体管)和多个单元(存储晶体管)相关联的，而第二沟道CH2中的第二组单元是与多个单元和底部伪层(底部伪晶体管)相关联的。一个或多个中间伪层设置在第一沟道CH1中的第一组单元与第二沟道CH2中的第二组单元之间。第一沟道CH1中的第一组单元和第二沟道CH2中的第二组单元串联耦接并且夹设在顶部选择层(顶部选择栅)与底部选择层(底部选择栅)之间。
图7是示出根据本发明的实施例的对沟道堆叠存储器件500进行编程的方法的流程图。出于示出目的，对沟道堆叠存储器件500中的选定垂直NAND串和去选(unselected)垂直NAND串进行寻址。选定垂直NAND串包括受多条位线BL1-BLM中的选定位线和公共的一组字线WL1～WLN控制的多个单元(选定存储单元)。在选定NAND串的多个存储单元当中，被称为选定单元的将被编程的单元是通过选定位线以及公共的一组字线WL1～WLN中的选定字线来控制的。类似地，去选垂直NAND串包括通过多条位线BL1-BLM中的去选位线和公共的一组字线WL1～WLN来控制的多个去选单元(去选存储单元)。每个垂直NAND串的顶部伪层被置于伪存储区域DMX1中，以及每个垂直NAND串的底部伪层被置于伪存储区域DMX2中，如图1和图2所描绘的。图7中的流程图包括下述步骤：
步骤710：在第一时段期间对选定垂直NAND串的第一沟道CH1和第二沟道CH2预充电。
步骤720：抑制去选垂直NAND串，以允许去选垂直NAND串的沟道在第一时段期间浮置。
步骤730：在接着第一时段的第二时段期间按照从底部到顶部的顺序对第一沟道CH1中的第一组单元进行编程。
步骤740：在第二时段期间按照从顶部到底部的顺序对第二沟道CH2中的第二组单元进行编程。
在一个实施例中，控制电路20、读/写电路30A和30B、行解码器40A和40B、列解码器50A和50B以及/或者控制器60中的一者或任何组合可以被称为能够执行图7中描绘的编程的过程的控制单元。
图8是示出在执行图7中描绘的方法时相关的信号线的电平的图。在下面的表1中总结了相关信号线的偏压条件。
时段 T1 T2
选定位线 V<sub>CC1</sub> V<sub>CC</sub>
去选位线 V<sub>INH</sub> V<sub>INH</sub>
选定字线 GND 从V<sub>PASS</sub>到V<sub>PGM</sub>
去选字线 GND V<sub>PASS</sub>
选定顶部选择层 V<sub>CC2</sub> V<sub>CC5</sub>
去选顶部选择层 V<sub>CC3</sub> GND
伪层 GND GND
底部选择层 GND GND
阱区 V<sub>CC4</sub> GND
表1
在步骤710中，在第一时段T1期间可以通过在将选定/去选字线、底部选择层和伪层偏置到接地电平GND上的同时分别对选定位线和选定顶部选择层施加偏置电压VCC1和VCC2来对选定垂直NAND串的第一沟道CH1和第二沟道CH2进行预充电，在实施例中，VCC1＝VCC2。然而，正偏置电压VCC1和VCC2的值不限制本发明的范围。
在步骤720中，在第一时段T1期间可以通过在将去选顶部选择层偏置到偏置电压VCC3上的同时向去选位线施加正抑制电压VINH而对去选垂直NAND串加以抑制。在这样的情况下，去选NAND串可以是浮置的，由此减少对选定字线的编程干扰。在实施例中，VCC2＝VCC3。然而，正偏置电压VCC2和VCC3的值不限制本发明的范围。
在步骤730或740中，可以通过使选定字线斜升至通过电压VPASS，并且之后斜升至编程电压VPGM，将去选字线偏置到通过过电压VPASS上，将选定位线偏置到偏置电压VCC5上，将去选位线偏置到抑制电压VINH上，将选定顶部选择层偏置到偏置电压VCC6上以及将去选顶部选择层、伪层、底部选择层和阱区偏置到接地电平GND上来对每个选定字线进行编程。
在其中第一沟道CH1被堆叠在第二沟道CH2上的沟道堆叠存储器件500中，在第二时段T2期间，第一沟道CH1中的第一组单元按照从底部到顶部的顺序被编程，以及第二沟道CH2中的第二组单元按照从顶部到底部的顺序被编程。更具体而言，与将被编程的第一沟道CH1中的第一组单元相关联的第一选定单元是这样的单元，其与任何其它与第一沟道CH1中的第一组单元相关联的单元相比处于离第二沟道CH2中的第二组单元最近的位置，并且与将被编程的第一沟道CH1中的第一组单元相关联的最后选定字线是这样的单元，其与任何其它与第一沟道CH1中的第一组单元相关联的单元相比处于离第二沟道CH2中的第二组单元最远的位置。类似地，与将被编程的第二沟道CH2中的第二组单元相关联的第一选定单元是这样的单元，其与任何其它与第二沟道CH2中的第二组单元相关联的单元相比处于离第一沟道CH1中的第一组单元最近的位置，并且与将被编程的第二沟道CH2中的第二组单元相关联的最后选定单元是这样的单元，其与任何其它与第二沟道CH2中的第二组单元相关联的单元相比处于离第一沟道CH1中的第一组单元最远的位置。与此同时，可以在第一时段T1期间将阱区偏置到等于或者高于接地电平的偏置电压VCC4上。
在本发明中，沟道堆叠存储器件500可以是通过堆叠多个平面NAND存储器件而制作的，每个平面NAND存储器件使其存储单元阵列按照QLC结构布置。
总而言之，在本发明的沟道堆叠存储器件500中，位于上部堆叠上的一个或多个沟道被按照从底部到顶部的方向编程，而位于下部堆叠上的一个或多个沟道则被按照从顶部到底部的方向编程。通过这种方式，在位于上部堆叠上的沟道中的电子可以通过位线汲取，而在位于下部堆叠上的沟道中的电子则可以通过阱区汲取，由此提高去选存储串的升压电压，并且允许针对阱区的预充电电压的较大裕量。
本领域技术人员将容易地发现在遵循本发明的教导的同时可以对所述器件和方法做出很多修改和变换。相应地，应当将上文的公开内容解释为仅由所附权利要求的划定范围来限定。

Claims (20)

1.一种对包括堆叠在第二沟道上的第一沟道的沟道堆叠存储器件进行编程的方法，所述方法包括：
按照从底部到顶部的方向对在所述第一沟道中的第一组单元进行编程；以及
按照从顶部到底部的方向对在所述第二沟道中的第二组单元进行编程。
2.根据权利要求1所述的方法，其中：
所述第一沟道是通过选定位线和形成于衬底上的顶部伪层来控制的；
所述第二沟道是通过选定位线和形成于所述衬底上的底部伪层来控制的；
所述方法进一步包括：
在第一时段期间对所述第一沟道和所述第二沟道预充电；
在继所述第一时段之后的第二时段期间通过顺序地对在所述第一组单元中的第一到第m单元进行编程来按照从底部到顶部的方向对所述第一组单元进行编程；以及
在所述第二时段期间通过顺序地对在所述第二组单元中的第一到第n单元进行编程来按照从顶部到底部的方向对所述第二组单元进行编程；
在所述第一组单元中的所述第一单元与在所述第一组单元中的任何其它单元相比处于最接近所述第二沟道的位置上；
在所述第二组单元中的所述第一单元与在所述第二组单元中的任何其它单元相比处于最接近所述第一沟道的位置上；并且
m和n是大于1的正整数。
3.根据权利要求2所述的方法，其中：
对所述第一沟道和所述第二沟道预充电包括：
在所述第一时段期间向所述选定位线施加第一电压；
在所述第一时段期间向选定顶部选择层施加第二电压；
将在所述第一组单元或者所述第二组单元中的选定存储层、底部选择层、所述顶部伪层和所述底部伪层偏置到接地电平上；
所述顶部伪层和所述第一组单元经由所述选定顶部选择层被选择性地耦接至所述选定位线；并且
所述底部伪层和所述第二组单元经由所述底部选择层被选择性地耦接至源极线。
4.根据权利要求3所述的方法，其中，对所述第一沟道和所述第二沟道预充电进一步包括：
在所述第一时段期间向所述衬底的阱区施加第三电压。
5.根据权利要求2所述的方法，进一步包括：
在所述第一时段期间抑制去选位线，以允许由所述去选位线控制的沟道在所述第一时段期间是浮置的。
6.根据权利要求5所述的方法，其中，抑制所述去选位线包括：
在所述第一时段期间向所述去选位线施加抑制电压；以及
在所述第一时段期间向去选顶部选择层施加第三电压。
7.根据权利要求2所述的方法，其中，对所述第一沟道或者所述第二沟道进行编程包括：
在所述第二时段期间使在所述第一组单元或者所述第二组单元中的选定存储层斜升至通过电压，并且随后斜升至编程电压，其中，所述编程电压大于所述通过电压。
8.根据权利要求7所述的方法，其中，对所述第一沟道或者所述第二沟道进行编程进一步包括：
当在所述第二时段期间对在所述第一组单元或所述第二组单元中的所述选定存储层进行编程时将在所述第一组单元或所述第二组单元中的去选单元偏置到所述通过电压上。
9.根据权利要求2所述的方法，进一步包括：
在所述第二时段期间的第一时间点处对在所述第一组单元中的所述第一单元进行编程；
在所述第二时段期间的第二时间点处对在所述第一组单元中的所述第m单元进行编程；
在所述第二时段期间的第三时间点处对在所述第二组单元中的所述第一单元进行编程；以及
在所述第二时段期间的第四时间点处对在所述第二组单元中的所述第n单元进行编程，其中，所述第一时间点与所述第三时间点相同。
10.根据权利要求2所述的方法，进一步包括：
在所述第二时段期间的第一时间点处对在所述第一组单元中的所述第一单元进行编程；
在所述第二时段期间的第二时间点处对在所述第一组单元中的所述第m单元进行编程；
在所述第二时段期间的第三时间点处对在所述第二组单元中的所述第一单元进行编程；以及
在所述第二时段期间的第四时间点处对在所述第二组单元中的所述第n单元进行编程，其中，所述第三时间点发生在所述第二时间点之后。
11.根据权利要求1所述的方法，进一步包括：
将设置在所述第一沟道与所述第二沟道之间的中间伪层偏置到接地电平上。
12.一种存储器件，包括：
形成于衬底上的多个单元；
形成于所述衬底上的多条位线；
存储串，其包括：
第一沟道，其具有第一组单元并且通过所述多条位线中的选定位线和形成于所述衬底上的顶部伪层来控制；
第二沟道，其具有第二组单元并且通过所述选定位线和形成于所述衬底中的底部伪层来控制，其中，所述第一沟道堆叠在所述第二沟道上；以及
控制单元，其被配置为：
按照从底部到顶部的方向对在所述第一沟道中的第一组单元进行编程；以及
按照从顶部到底部的方向对在所述第二沟道中的第二组单元进行编程。
13.根据权利要求12所述的存储器件，其中：
所述控制单元被进一步配置为：
在第一时段期间对所述第一沟道和所述第二沟道预充电；
在继所述第一时段之后的第二时段期间通过顺序地对在所述第一组单元中的第一到第m单元进行编程来按照从底部到顶部的方向对所述第一组单元进行编程；以及
在所述第二时段期间通过顺序地对在所述第二组单元中的第一到第n单元进行编程来按照从顶部到底部的方向对所述第二组单元进行编程；
在所述第一组单元中的所述第一单元与在所述第一组单元中的任何其它单元相比处于最接近所述第二沟道的位置上；
在所述第二组单元中的所述第一单元与在所述第二组单元中的任何其它单元相比处于最接近所述第一沟道的位置上；并且
m和n是大于1的正整数。
14.根据权利要求12所述的存储器件，进一步包括：
选定顶部选择层，其将所述顶部伪层和所述第一组单元选择性地耦接至所述选定位线；以及
底部选择层，其将所述底部伪层和所述第二组单元选择性地耦接至源极线。
15.根据权利要求14所述的存储器件，其中，所述控制单元被进一步配置为通过下述操作对所述第一沟道和所述第二沟道预充电：
在所述第一时段期间向所述选定位线施加第一电压；
在所述第一时段期间向所述选定顶部选择层施加第二电压；以及
将在所述第一组单元或者所述第二组单元中的选定单元、所述底部选择层、所述顶部伪层和所述底部伪层偏置到接地电平上。
16.根据权利要求12所述的存储器件，其中，所述控制单元被进一步配置为在所述第一时段期间抑制所述多条位线中的去选位线，以允许与所述去选位线相关联的沟道在所述第一时段期间浮置。
17.根据权利要求16所述的存储器件，其中，所述控制单元被进一步配置为通过下述操作在所述第一时段期间抑制所述去选位线：
在所述第一时段期间向所述选定位线施加第一电压；
在所述第一时段期间向所述选定顶部选择层施加第二电压；以及
将在所述第一组单元或者所述第二组单元中的选定单元、所述底部选择层、所述顶部伪层和所述底部伪层偏置到接地电平上。
18.根据权利要求12所述的存储器件，其中，所述控制单元被进一步配置为通过下述操作对所述第一沟道或者所述第二沟道进行编程：
在所述第二时段期间使在所述第一组单元或者所述第二组单元中的选定单元斜升至通过电压，并且随后斜升至编程电压，其中，所述编程电压大于所述通过电压。
19.根据权利要求18所述的存储器件，其中，所述控制单元被进一步配置为通过下述操作对所述第一沟道或者所述第二沟道进行编程：
当在所述第二时段期间对在所述第一组单元或所述第二组单元中的所述选定单元进行编程时将在所述第一组单元或所述第二组单元中的去选单元偏置到所述通过电压上。
20.根据权利要求18所述的存储器件，进一步包括设置在所述第一沟道与所述第二沟道之间的中间伪层，其中，所述控制单元被进一步配置为将所述中间伪层偏置到接地电平上。
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