JP2022535023A - 3dメモリデバイスをプログラムする方法および関係する3dメモリデバイス - Google Patents
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Abstract
Description
ステップ710:第1の期間に、選択された垂直NANDストリングの第1のチャネルCH1および第2のチャネルCH2をプリチャージする。
ステップ720:第1の期間に、未選択垂直NANDストリングのチャネルがフローティング状態になることを可能にするように未選択垂直NANDストリングをインヒビットする。
ステップ730:第1の期間に続く第2の期間に、第1のチャネルCH1内のセルの第1のグループを、下から上への順序でプログラムする。
ステップ740:第2の期間に、第2のチャネルCH2内のセルの第2のグループを上から下への順序でプログラムする。
20 制御回路
22 状態機械
24 オンチップアドレスデコーダ
26 電力制御モジュール
30A、30B 読出し/書込み回路
40A、40B 行デコーダ
50A、50B 列デコーダ
60 コントローラ
70 メモリチップ
82、84 信号線
100 プレーナ型メモリデバイス
500 チャネル積層メモリデバイス
Claims (20)
- 第2のチャネル上に積層された第1のチャネルを含むチャネル積層メモリデバイスをプログラムする方法であって、
前記第1のチャネル内のセルの第1のグループを下から上への方向にプログラムするステップと、
前記第2のチャネル内のセルの第2のグループを上から下への方向にプログラムするステップと
を含む
方法。 - 前記第1のチャネルは、基板上に形成された選択されたビット線およびトップダミー層によって制御され、
前記第2のチャネルは、前記選択されたビット線および前記基板上に形成されたボトムダミー層によって制御され、
前記方法は、
第1の期間に、前記第1のチャネルおよび前記第2のチャネルをプリチャージするステップと、
セルの前記第1のグループを、前記第1の期間に続く第2の期間に、セルの前記第1のグループの第1のセルから第mのセルまでを順次プログラムすることによって、下から上への方向にプログラムするステップと、
セルの前記第2のグループを、前記第2の期間に、セルの前記第2のグループの第1のセルから第nのセルまでを順次プログラムすることによって、上から下への方向にプログラムするステップと
をさらに含み、
セルの前記第1のグループ内の前記第1のセルは、セルの前記第1のグループ内の任意の他のセルよりも前記第2のチャネルに最も近い位置に配置され、
セルの前記第2のグループ内の前記第1のセルは、セルの前記第2のグループ内の任意の他のセルよりも前記第1のチャネルに最も近い位置に配置され、
mおよびnは、1よりも大きい正の整数である
請求項1に記載の方法。 - 前記第1のチャネルおよび前記第2のチャネルをプリチャージするステップは、
前記第1の期間に第1の電圧を前記選択されたビット線に印加するステップと、
前記第1の期間に第2の電圧を選択されたトップセレクト層に印加するステップと、
セルの前記第1のグループまたはセルの前記第2のグループ内にある選択されたストレージ層、ボトムセレクト層、前記トップダミー層、および前記ボトムダミー層をグランドレベルでバイアスするステップと
を含み、
前記トップダミー層およびセルの前記第1のグループは、前記選択されたトップセレクト層を介して前記選択されたビット線に選択的に結合され、
前記ボトムダミー層およびセルの前記第2のグループは、前記ボトムセレクト層を介してソース線に選択的に結合される
請求項2に記載の方法。 - 前記第1のチャネルおよび前記第2のチャネルをプリチャージするステップは、
前記第1の期間に第3の電圧を前記基板のウェル領域に印加するステップ
をさらに含む
請求項3に記載の方法。 - 前記第1の期間に未選択ビット線を、前記未選択ビット線によって制御されるチャネルが前記第1の期間にフローティング状態であることを可能にするようにインヒビットするステップ
をさらに含む
請求項2に記載の方法。 - 前記未選択ビット線をインヒビットするステップは、
前記第1の期間にインヒビット電圧を前記未選択ビット線に印加するステップと、
前記第1の期間に第3の電圧を未選択トップセレクト層に印加するステップと
を含む
請求項5に記載の方法。 - 前記第1のチャネルまたは前記第2のチャネルをプログラムするステップは、
前記第2の期間にセルの前記第1のグループまたはセルの前記第2のグループ内の選択されたストレージ層をパス電圧に、次いでプログラム電圧にランピングするステップであって、前記プログラム電圧は、前記パス電圧よりも大きい、ステップ
を含む
請求項2に記載の方法。 - 前記第1のチャネルまたは前記第2のチャネルをプログラムするステップは、
前記第2の期間にセルの前記第1のグループまたはセルの前記第2のグループ内の前記選択されたストレージ層をプログラムするときにセルの前記第1のグループまたはセルの前記第2のグループ内の未選択セルを前記パス電圧でバイアスするステップ
をさらに含む
請求項7に記載の方法。 - 前記第2の期間に第1の時点においてセルの前記第1のグループ内の前記第1のセルをプログラムするステップと、
前記第2の期間に第2の時点においてセルの前記第1のグループ内の前記第mのセルをプログラムするステップと、
前記第2の期間に第3の時点においてセルの前記第2のグループ内の前記第1のセルをプログラムするステップと、
前記第2の期間に第4の時点においてセルの前記第2のグループ内の前記第nのセルをプログラムするステップであって、前記第1の時点は、前記第3の時点と同じである、ステップと
をさらに含む
請求項2に記載の方法。 - 前記第2の期間に第1の時点においてセルの前記第1のグループ内の前記第1のセルをプログラムするステップと、
前記第2の期間に第2の時点においてセルの前記第1のグループ内の前記第mのセルをプログラムするステップと、
前記第2の期間に第3の時点においてセルの前記第2のグループ内の前記第1のセルをプログラムするステップと、
前記第2の期間に第4の時点においてセルの前記第2のグループ内の前記第nのセルをプログラムするステップであって、前記第3の時点は、前記第2の時点の後に出現する、ステップと
をさらに含む
請求項2に記載の方法。 - 前記第1のチャネルと前記第2のチャネルとの間に配設される中間ダミー層をグランドレベルでバイアスするステップ
をさらに含む
請求項1に記載の方法。 - メモリデバイスであって、
基板上に形成されている複数のセルと、
前記基板上に形成されている複数のビット線と、
メモリストリングであって、
セルの第1のグループを有し、前記複数のビット線のうちの選択されたビット線および前記基板上に形成されているトップダミー層によって制御される第1のチャネルと、
セルの第2のグループを有し、前記選択されたビット線および前記基板上に形成されているボトムダミー層によって制御される第2のチャネルであって、前記第1のチャネルは、前記第2のチャネル上に積層される、第2のチャネルと
を含むメモリストリングと、
制御ユニットであって、
前記第1のチャネル内のセルの前記第1のグループを下から上への方向にプログラムし、
前記第2のチャネル内のセルの前記第2のグループを上から下への方向にプログラムする
ように構成されている制御ユニットと
を備える
メモリデバイス。 - 前記制御ユニットは、
第1の期間に前記第1のチャネルおよび前記第2のチャネルをプリチャージし、
セルの前記第1のグループを、前記第1の期間に続く第2の期間に、セルの前記第1のグループの第1のセルから第mのセルまでを順次プログラムすることによって、前記下から上への方向にプログラムし、
セルの前記第2のグループを、前記第2の期間に、セルの前記第2のグループの第1のセルから第nのセルまでを順次プログラムすることによって、前記上から下への方向にプログラムする
ようにさらに構成され、
セルの前記第1のグループ内の前記第1のセルは、セルの前記第1のグループ内の任意の他のセルよりも前記第2のチャネルに最も近い位置に配置され、
セルの前記第2のグループ内の前記第1のセルは、セルの前記第2のグループ内の任意の他のセルよりも前記第1のチャネルに最も近い位置に配置され、
mおよびnは、1よりも大きい正の整数である
請求項12に記載のメモリデバイス。 - 前記トップダミー層およびセルの前記第1のグループを前記選択されたビット線に選択的に結合する選択されたトップセレクト層と、
前記ボトムダミー層およびセルの前記第2のグループをソース線に選択的に結合するボトムセレクト層と
をさらに備える
請求項12に記載のメモリデバイス。 - 前記制御ユニットは、前記第1のチャネルおよび前記第2のチャネルをプリチャージすることを、
前記第1の期間に第1の電圧を前記選択されたビット線に印加し、
前記第1の期間に第2の電圧を前記選択されたトップセレクト層に印加し、
セルの前記第1のグループまたはセルの前記第2のグループ内にある選択されたセル、前記ボトムセレクト層、前記トップダミー層、および前記ボトムダミー層をグランドレベルでバイアスすること
によって行うようにさらに構成される
請求項14に記載のメモリデバイス。 - 前記制御ユニットは、前記第1の期間に前記複数のビット線のうちの未選択ビット線を、前記未選択ビット線に関連付けられているチャネルが前記第1の期間にフローティング状態であることを可能にするようにインヒビットするようにさらに構成される
請求項12に記載のメモリデバイス。 - 前記制御ユニットは、前記第1の期間に前記未選択ビット線をインヒビットすることを、
前記第1の期間に第1の電圧を前記選択されたビット線に印加し、
前記第1の期間に第2の電圧を前記選択されたトップセレクト層に印加し、
セルの前記第1のグループまたはセルの前記第2のグループ内にある選択されたセル、前記ボトムセレクト層、前記トップダミー層、および前記ボトムダミー層をグランドレベルでバイアスすること
によって行うようにさらに構成される
請求項16に記載のメモリデバイス。 - 前記制御ユニットは、前記第1のチャネルまたは前記第2のチャネルをプログラムすることを、
前記第2の期間にセルの前記第1のグループまたはセルの前記第2のグループ内の選択されたセルをパス電圧に、次いでプログラム電圧にランピングすることであって、前記プログラム電圧は、前記パス電圧よりも大きい、こと
によって行うようにさらに構成される
請求項12に記載のメモリデバイス。 - 前記制御ユニットは、前記第1のチャネルまたは前記第2のチャネルをプログラムすることを、
前記第2の期間にセルの前記第1のグループまたはセルの前記第2のグループ内の前記選択されたセルをプログラムするときにセルの前記第1のグループまたはセルの前記第2のグループ内の未選択セルを前記パス電圧でバイアスすること
によって行うようにさらに構成される
請求項18に記載のメモリデバイス。 - 前記第1のチャネルと前記第2のチャネルとの間に配設される中間ダミー層をさらに含み、前記制御ユニットは、前記中間ダミー層をグランドレベルでバイアスするようにさらに構成される
請求項18に記載のメモリデバイス。
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