KR20170134445A - 메모리 장치 내의 프로그램 정지 - Google Patents

메모리 장치 내의 프로그램 정지 Download PDF

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KR20170134445A
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Abstract

예시에서, 방법은, 직렬-연결된 메모리 셀들의 스트링 내의 제2 메모리 셀에 인가된 전압이 제1 전압에 있는 동안, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압으로 증가시키는 단계 및 프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제2 전압에서 프로그램 전압으로 증가시킴과 동시에, 제2 메모리 셀에 인가된 전압을 제1 전압에서 패스 전압으로 증가시키는 단계를 포함할 수 있다.

Description

메모리 장치 내의 프로그램 정지
본 개시물은 일반적으로 메모리 장치를 프로그래밍하는 것에 관한 것이고, 구체적으로, 본 개시물은 메모리 장치 내의 프로그램 정지에 관한 것이다.
플래시 메모리 장치(가령, NAND, NOR 등)는 다양한 범위의 전자 응용예에 대한 비-휘발성 메모리의 유명한 소스로 개발되었다. 비-휘발성 메모리는 전력의 인가 없이 약간 연장된 기간 동안 그 데이터 값을 유지할 수 있는 메모리이다. 전형적으로, 플래시 메모리 장치는 하나의-트랜지스터 메모리 셀을 사용한다. 전하-저장 구조물(가령, 플로팅 게이트나 전하 트랩)이나 다른 물리적 현상(가령, 상변화나 편극)의 프로그래밍(가끔 라이팅이라고도 함)을 통한, 셀의 스레숄드 전압의 변화는 각각의 셀의 데이터 값을 결정한다. 플래시 메모리와 그 밖의 비-휘발성 메모리에 대한 보통의 사용은 개인용 컴퓨터, 개인용 디지털 보조기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 리코더, 게임기, 가전기구, 자동차, 무선 장치, 모바일 텔레폰 및 삭제가능한 메모리 모듈을 포함하고, 비-휘발성 메모리에 대한 사용은 계속하여 확장된다.
NAND 플래시 메모리 장치는, 소위 기본 메모리 셀 컨피규레이션이 배열된 논리적 형태에 대한, 플래시 메모리 장치의 흔한 타입이다. 전형적으로, NAND 플래시 메모리 장치에 대한 메모리 셀의 어레이가 배열되어서, 어레이의 로우의 각각의 메모리 셀의 제어 게이트가 함께 연결되어서 워드 라인과 같은 액세스 라인을 형성한다. 가령, 메모리 셀의 로우는 액세스 라인에 공통으로 연결된 이들 메모리 셀일 수 있다. 어레이의 칼럼은, 한 쌍의 선택 트랜지스터, 가령 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 함께 직렬로 연결된 메모리 셀의 스트링(종종 NAND 스트링이라고 함)을 포함할 수 있다. 각각의 소스 선택 트랜지스터는 소스에 연결되는 반면, 각각의 드레인 선택 트랜지스터는 비트 라인과 같은 데이터 라인에 연결된다. 가령, 본 명세서에서 사용되는 바와 같이, 요소들이 연결될 때, 이들은 가령, 전기적으로 전도성인 경로에 의해, 전기적으로 연결된다. 본 명세서에서 사용되는 바와 같이, 요소들이 분리될 때, 가령, 이들은 서로 전기적으로 분리(가령, 전기적으로 고립)된다.
"칼럼"은 데이터 라인에 공통으로 연결된 메모리 셀을 말할 수 있다. 어떤 특정한 배향이나 선형 관계를 요구하지 않으나, 대신에, 메모리 셀과 데이터 라인 간의 논리적 관계가 언급된다. 메모리 셀의 로우는 액세스 라인에 공통으로 연결된 메모리 셀을 포함할 수 있으나 모두 그럴 필요는 없다. 메모리 셀의 로우는 액세스 라인에 공통으로 연결된 하나 걸러 메모리 셀을 포함할 수 있다. 가령, 액세스 라인에 공통으로 연결되고, 짝수의 데이터 라인에 선택적으로 연결된 메모리 셀은 메모리 셀의 로우일 수 있는 반면, 그 액세스 라인에 공통으로 연결되고, 홀수의 데이터 라인에 선택적으로 연결된 메모리 셀은 메모리 셀의 또 다른 로우일 수 있다. 액세스 라인에 공통으로 연결된 메모리 셀의 다른 그룹도 메모리 셀의 로우를 형성할 수 있다. 어떤 메모리 장치에 대하여, 주어진 액세스 라인에 공통으로 연결된 모든 메모리 셀은 물리적 로우로 여겨질 수 있는 반면, 단일 리드 동작 동안에 리드되거나 단일 프로그램 동작(가령, 짝수나 홀수 메모리 셀) 동안에 프로그램되는 물리적 로우의 이들 부분은, 종종 페이지(page)로 언급되는 논리적 로우로 여겨질 수 있다.
일부 메모리 장치는 가령, 삼-차원 메모리 어레이로 종종 언급되는 스택형 메모리 어레이를 포함할 수 있다. 가령, 스택형 메모리 어레이는 소스와 데이터 라인 사이에 가령 직렬로 연결된 메모리 셀의 복수의 수직형 스트링(가령, NAND 스트링)을 포함할 수 있다. 용어 수직형은, 가령, 집적 회로 다이의 표면과 같은 기본 구조물에 수직인 방향으로 정의될 수 있다. 정해진 제조 및/또는 조립 변형예 때문에, 용어 수직형은 "정확하게" 수직형으로부터의 변형예를 고려한다는 것을 인식해야 하고, 기술 분야의 당업자는 용어 수직형이 의미하는 것을 알 것이다.
일부 예시에서, 메모리 셀의 수직형 스트링은 가령, 수직형 기둥(pillar)라고도 하는 수직형 반도체에(가령, 상에) 인접할 수 있다. 가령, 수직형 스트링 내의 메모리 셀의 활성화는 이들 메모리 셀에 인접한 기둥 내에 전도 채널 영역을 형성할 수 있다. 복수의 액세스 라인의 각각은 수직형 스트링 내의 메모리 셀의 각각에 각각 연결될 수 있다. 각각의 액세스 라인은 복수의 수직형 스트링의 각각 내의 메모리 셀에 공통으로 연결될 수 있는데, 복수의 스트링의 수직형 스트링은 가령, 기둥에 각각 인접할 수 있다. 다시 말해, 액세스 라인을 따라 복수의 기둥과 복수의 메모리 셀이 있다는 것이다.
액세스 라인은 전하 펌프와 같은 전압-생성 회로에 연결될 수 있고, 이는 액세스 라인에 공통으로 연결된 메모리 셀에 공급될 프로그램 전압을 생성할 수 있다. 그러나, 가령, 전압-생성 회로와 액세스 라인 간의 저항성 및/또는 용량성 효과에 의한 전압 지연(가령, RC 지연이라고 함)은 액세스 라인에서, 전압-생성 회로에 의해 생성된 것보다 더 낮은 프로그램 전압을 초래할 수 있다. 가령, 액세스 라인의 RC 및/또는 기둥의 레지스턴스 및/또는 커패시턴스에 의한, 액세스 라인을 따라 추가적인 전압 지연이 있을 수 있는데, 이는 가령, 액세스 라인을 따라 프로그램 전압에서의 감소를 야기할 수 있다.
도 1은 종래 기술에 따른 스택형 메모리 어레이의 예시를 나타내는 개략도이다.
도 2는 종래 기술에 따른, 스택형 메모리 어레이의 부분의 예시의 단면도이다.
도 3은 종래 기술에 따른, 스택형 메모리 어레이의 부분의 예시의 개략도이다.
도 4는 프로그램-정지 동작의 예시에 대한 타이밍도의 예시를 제시한다.
도 5는 프로그램-정지 동작의 또 다른 예시에 대한 타이밍도의 예시를 제시한다.
도 6은 프로그램-정지 동작의 또 다른 예시에 대한 타이밍도의 예시를 제시한다.
도 7은 전자 시스템의 예시의 간단화된 블록도이다.
이하 상세한 설명에서, 설명과 구체적인 예시에 의해 도시되고, 설명의 일부를 형성하는 첨부 도면을 참조한다. 도면에서, 유사한 숫자는 여러 도면에 걸쳐서 실질적으로 유사한 구성을 기술할 수 있다. 다른 예시가 사용되고 구조화될 수 있고, 본 개시물의 범위에서 벗어나지 않으면서 논리적 및 전기적 변형이 이루어질 수 있다. 그러므로, 이하의 상세한 설명은 제한적 의미가 아니다.
도 1은 종래 기술에 따른, 삼-차원 메모리 어레이와 같은, 스택형 메모리 어레이(100)의 예시를 나타내는 개략도이다. 가령, 메모리 어레이(100)는 복수의 데이터 라인(110), 가령, 비트 라인을 포함할 수 있다. 복수의 선택 트랜지스터(115-1 내지 115-M), 가령, 드레인-선택 트랜지스터는 복수의 데이터 라인(110)의 각각에 연결될 수 있다. 비-휘발성 메모리 셀과 같은 직렬-연결된 메모리 셀(120-1 내지 120-L)의 스트링(118-1 내지 118-M)(가령, NAND 스트링)의 각각은 복수의 데이터 라인(110)의 각각에 연결된 선택 트랜지스터(115-1 내지 115-M)의 각각에 각각 연결될 수 있다. 가령, 스트링(118-1 내지 118-M)의 각각은, 선택 트랜지스터(115-1 내지 115-M)의 각각에 의해, 각각의 데이터 라인(110)에 선택적으로 전기적으로 각각 연결될 수 있다. 가령, 스트링(118-1 내지 118-M)의 각각은, 수직형 반도체 기둥과 같은 수직형 반도체에 인접한(가령, 상에) 메모리 셀(120-1 내지 120-L)의 수직형 스택을 가진 수직형 스트링일 수 있다.
소스-선택 트랜지스터와 같은, 선택 트랜지스터(125-1 내지 125-M)의 각각은 복수의 데이터 라인(110)의 각각에 선택적으로 전기적으로 연결될 수 있는 스트링(118-1 내지 118-M)의 각각에 각각 연결될 수 있다. 복수의 데이터 라인(110)의 각각에 선택적으로 전기적으로 연결될 수 있는 스트링(118-1 내지 118-M)의 각각에 각각 연결될 수 있는 선택 트랜지스터(125-1 내지 125-M)는 공통 소스(130)에 공통으로 연결될 수 있고, 그들 각각의 제어 게이트에 의해, 공통 소스-선택 라인과 같은 공통 선택 라인(135)에 공통으로 연결될 수 있다.
복수의 데이터 라인(110)의 각각에 선택적으로 전기적으로 연결될 수 있는 스트링(118-1 내지 118-M)의 각각의 메모리 셀 메모리 셀(120-1 내지 120-L)의 각각의 제어 게이트는 공통 액세스 라인(140-1 내지 140-L)의 각각에 각각 연결될 수 있다. 복수의 데이터 라인(110)의 각각에 연결된 선택 트랜지스터(115-1) 내지 복수의 데이터 라인(110)의 각각에 연결된 선택 트랜지스터(115-M)는 드레인-선택 라인과 같은 선택 라인(145-1 내지 145-M)의 각각에 각각 연결될 수 있다. 가령, 복수의 데이터 라인(110)의 각각에 연결된 선택 트랜지스터(115-1)의 제어 게이트는 선택 라인(145-1)에 공통으로 연결될 수 있고, 복수의 데이터 라인(110)의 각각에 연결된 선택 트랜지스터(115-2)의 제어 게이트는 선택 라인(145-2)에 공통으로 연결될 수 있고, ... 복수의 데이터 라인(110)의 각각에 연결된 선택 트랜지스터(115-M)의 제어 게이트는 선택 라인(145-M)에 공통으로 연결될 수 있다.
선택 라인(145-1 내지 145-M)의 각각의 신호는, 복수의 데이터 라인(110)의 각각에 연결된 선택 트랜지스터(115-1) 내지 복수의 데이터 라인(110)의 각각에 연결된 선택 트랜지스터(115-M)을 각각 제어한다(가령, 활성화 및 비활성화). 가령, 센싱 및/또는 프로그래밍 동작 동안에, 선택 트랜지스터(115-1 내지 115-M)는 한번에 활성화된 것일 수 있다. 선택 트랜지스터(115-1 내지 115-M)의 주어진 것을 활성화시키는 것은 가령, 스트링(118-1 내지 118-M)의 각각을 복수의 데이터 라인(110)의 각각에 선택적으로 전기적으로 연결할 수 있다는 것을 주목한다.
도 2는 종래 기술에 따른, 수직형 반도체 기둥(210)과 같은 수직형 반도체에 인접한(가령, 상에) 직렬-연결된 메모리 셀(120-1 내지 120-L)의 스트링을 나타내는 예시의 단면도이다. 가령, 직렬-연결된 메모리 셀(120-1 내지 120-L)의 스트링을 가지고 인접한 기둥(210)은 도 1의 스택형 메모리 어레이(100)와 같은 스택형 메모리 어레이의 부분일 수 있다. 따라서, 직렬-연결된 메모리 셀(120-1 내지 120-L)의 스트링은 가령, 도 1의 스트링(118-1 내지 118-M)의 임의의 것일 수 있다. 공통 또는 유사한 넘버링은 도 1과 2에서의 유사(가령, 동일)한 구성에 사용된다.
메모리 셀(120-1 내지 120-L)의 각각은, 가령, 액세스 라인(140-1 내지 140-L)의 각각의 부분이나 이와 연결될 수 있는 제어 게이트를 포함할 수 있다. 가령, 도 2에서, 액세스 라인(140-1 내지 140-L)은 메모리 셀(120-1 내지 120-L)의 제어 게이트를 각각 포함할 수 있어서, 메모리 셀(120-1 내지 120-L)의 제어 게이트는 액세스 라인(140-1 내지 140-L)에 의해 각각 표현될 수 있다.
메모리 셀(120-1 내지 120-L)의 각각은, 가령, 기둥(210)과 액세스 라인들(140-1 내지 140-L)의 각각의 액세스 라인의 교차점에서, 전하 트랩이나 플로팅 게이트와 같은 전하-저장 구조물(214)을 포함할 수 있다. 메모리 셀(120-1 내지 120-L)의 각각은 액세스 라인들(140-1 내지 140-L)의 각각의 액세스 라인과 각각의 전하-저장 구조물(214) 사이에 있을 수 있는 차단 유전체와 같은 유전체(218)를 포함할 수 있다. 가령, 메모리 셀(120-i)의 유전체(218)는 액세스 라인(140-i)과 메모리 셀(120-i)의 전하-저장 구조물(214) 사이에 있을 수 있다. 메모리 셀(120-1 내지 120-L)의 각각은 각각의 전하-저장 구조물(214)과 기둥(210) 사이에 있을 수 있는 터널 유전체와 같은 유전체(223)를 포함할 수 있다. 가령, 메모리 셀(120-i)의 유전체(223)는 메모리 셀(120-i)의 전하-저장 구조물(214)과 기둥(210) 사이에 있을 수 있다. 유전체(218), 전하-저장 구조물(214), 유전체(223), 액세스 라인(140-i)과 같은 액세스 라인들(140-1 내지 140-L)의 각각의 액세스 라인 및 그리고 나서, 메모리 셀(120-i)과 같은 메모리 셀(120-1 내지 120-L)의 각각의 메모리 셀은 가령, 기둥(210)을 완전히 감싸고, 각각의 액세스 라인과 기둥(210)의 교차점에 있을 수 있다.
소스-선택 라인과 같은 선택 라인(135)은 액세스 라인(140-1)과 같은 가장 낮은 액세스 라인, 따라서 메모리 셀(120-1)과 같은 가장 낮은 메모리 셀의 아래에 있는 수직형 레벨에 위치될 수 있다. 가령, 선택 라인(135)은, 선택 라인(135) 아래의 수직형 레벨에 있을 수 있고, 기둥(210)의 말단(가령, 하측 말단)과 접촉(가령, 직접적인 물리적 접촉)할 수 있는 소스(130)와 액세스 라인(140-1) 사이에 있을 수 있다.
소스-선택 트랜지스터와 같은 선택 트랜지스터(125)는 선택 라인(135)과 기둥(210)의 교차점에 있을 수 있고, 가령, 기둥(210)을 통해, 소스(130)에 연결될 수 있다. 선택 트랜지스터(125)는 선택 라인(135)의 부분이거나 이와 연결되는 제어 게이트를 포함할 수 있다. 가령, 도 2에서, 선택 트랜지스터(125)의 제어 게이트는 선택 라인(135) 내에 포함될 수 있다. 선택 트랜지스터(125)의 게이트 유전체와 같은 유전체(229)는 가령, 선택 라인(135)과 기둥(210) 사이에 있을 수 있다. 선택 라인(135)과 유전체(229), 그래서 선택 트랜지스터(125)는 가령, 기둥(210)을 완전히 감쌀 수 있다.
드레인-선택 라인과 같은 선택 라인(145)은, 메모리 셀(120-L)과 같은 가장 높은 메모리 셀과 액세스 라인(140-L)과 같은 가장 높은 액세스 라인 위에 있을 수 있는 수직형 레벨에 위치될 수 있다. 가령, 선택 라인(145)은 선택 라인(145) 위의 수직형 레벨에 있을 수 있는 데이터 라인(110)과 액세스 라인(140-L) 사이에 있을 수 있다.
드레인-선택 트랜지스터와 같은 선택 트랜지스터(115)는 선택 라인(145)과 기둥(210)의 교차점에 있을 수 있다. 선택 트랜지스터(115)는 선택 라인(145)의 부분이거나 이와 연결되는 제어 게이트를 포함할 수 있다. 가령, 도 2에서, 선택 트랜지스터(115)의 제어 게이트는 선택 라인(145) 내에 포함될 수 있다. 선택 트랜지스터(115)의 게이트 유전체와 같은 유전체(235)는, 선택 라인(145)과 기둥(210) 사이에 있을 수 있다. 선택 라인(145)과 유전체(235), 그래서 선택 트랜지스터(115)는 가령, 기둥(210)을 완전히 감쌀 수 있다. 데이터 라인(110)은, (가령, 직접적인 물리적 접촉에 의해) 기둥(210)의 말단 (가령, 상측 말단)에, 그래서 선택 트랜지스터(115)에 연결될 수 있는 접촉부(238)에 (가령, 직접적인 물리적 접촉에 의해) 연결될 수 있다. 다시 말해, 가령, 데이터 라인(110)은 선택 트랜지스터(115)에 연결될 수 있다.
직렬-연결된 메모리 셀(120-1 내지 120-L)의 스트링의 말단은 선택 트랜지스터(125)에 직렬로 연결될 수 있고, 직렬-연결된 메모리 셀(120-1 내지 120-L)의 스트링의 반대편 말단은 선택 트랜지스터(115)에 직렬로 연결될 수 있다. 선택 트랜지스터(115)는 직렬-연결된 메모리 셀(120-1 내지 120-L)의 스트링을 데이터 라인(110)에 선택적으로, 전기적으로 연결하도록 구성될 수 있고, 선택 트랜지스터(125)는 직렬-연결된 메모리 셀(120-1 내지 120-L)의 스트링을 소스(130)에 선택적으로, 전기적으로 연결하도록 구성될 수 있다.
액세스 라인들(140-1 내지 140-L)은 가령, 서로 전기적으로 고립되고 분리될 수 있다. 다시 말해, 가령, 유전체(240)가 액세스 라인들(140-1 내지 140-L)의 인접한 것들 사이에 있을 수 있다. 유전체(242)는 액세스 라인(140-1)과 선택 라인(135) 사이에 있을 수 있고, 유전체(244)는 액세스 라인(140-N)과 선택 라인(145) 사이에 있을 수 있고, 유전체(246)는 선택 라인(135)과 소스(130) 사이에 있을 수 있고, 유전체(248)는 선택 라인(145)과 데이터 라인(110) 사이에 있을 수 있다.
도 3은 종래 기술에 따른, 수직형 반도체 기둥(210)에 인접한(가령, 상에) 직렬-연결된 메모리 셀들(120-1 내지 120-L)의 수직형 스트링(118)의 예시의 개략도이다. 공통의 넘버링이 도 2와 3의 유사한(가령, 동일한) 구성에 사용된다.
일부 예시에서, 메모리 셀들(120-1 내지 120-(i-1))은 프로그램된 상태에 있을 수 있다. 가령, 메모리 셀들(120-1 내지 120-(i-1))은, 삭제된 상태나 힐링 동작(healing operation) 이후의 상태와 같은 가령, 가장 낮은 상태와 같은 초기 상태에서 최종 상태로 각각 프로그램되었다. 가령, 메모리 셀들(120-1 내지 120-(i-1))의 각각은, 힐링 동작이 수행된 이후, 삭제 동작이 수행된 이후의 삭제 스레숄드 전압이나 스레숄드 전압과 같은, 초기 스레숄드 전압(가령, 에서 시프트 되었던) 보다 큰 스레숄드 전압을 가질 수 있다. 다시 말해, 가령, 메모리 셀들(120-1 내지 120-(i-1))의 각각은 도 4-6과 관련된 이후의 논의 동안에 프로그램될 수 있다.
일부 실시예에서, 메모리 셀들(120-i 내지 120-L)은 프로그램되지 않을 수 있다. 가령, 메모리 셀들(120-i 내지 120-L)은 삭제된 상태나 힐링 동작 이후의 상태와 같은 가령, 가장 낮은 상태인 초기 상태에 각각 있을 수 있다. 가령, 메모리 셀들(120-i 내지 120-L)의 각각은 힐링 동작이 수행된 이후, 삭제 동작이 수행된 이후의 삭제 스레숄드 전압이나 전압과 같은, 초기 스레숄드 전압에 있을 수 있다. 다시 말해, 메모리 셀들(120-i 내지 120-L)의 각각은 도 4-6과 관련된 이후의 논의 동안에 프로그램되지 않은 수 있다. 메모리 셀(120-1 내지 120-(i-1) 및 120-(i+1) 내지 120-L)의 제어 게이트에 각각 연결된 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1) 내지 140-L)은 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1) 내지 140-L)일 수 있다. 가령, 프로그램되지 않은 메모리 셀은 삭제된 상태나 힐링 동작 이후의 상태와 같은 가장 낮은 상태에 있는 메모리 셀일 수 있다. 프로그램된 메모리 셀은 가장 낮은 상태보다 높은 프로그램된 상태에 있는 메모리 셀일 수 있다.
메모리 셀(120-(i+1) 내지 120-L)은 메모리 셀(120-i)의 스트링(118) 내의 데이터-라인 측(가령, 데이터 라인(110))에 있는 것을 말할 수 있다. 다시 말해, 가령, 메모리 셀(120-i)의 데이터-라인 측 상에 있는 것으로 말할 수 있는 메모리 셀(120-(i+1) 내지 120-L)은 메모리 셀(120-i)과 선택 트랜지스터(115), 그래서 데이터 라인(110) 사이에 있을 수 있다. 메모리 셀(120-(i+2) 내지 120-L)은 메모리 셀(120-(i+1))의 스트링(118) 내의 데이터-라인 측에 있는 것을 말할 수 있다. 다시 말해, 가령, 메모리 셀(120-(i+1))의 데이터-라인 측 상에 있는 것으로 말할 수 있는 메모리 셀(120-(i+2) 내지 120-L)은 메모리 셀(120-(i+1))과 선택 트랜지스터(115), 그래서 데이터 라인(110) 사이에 있을 수 있다. 메모리 셀(120-1 내지 120-(i-1))은 메모리 셀(120-i)의 스트링(118) 내의 소스 측(가령, 소스(130))에 있는 것을 말할 수 있다. 다시 말해, 가령, 메모리 셀(120-i)의 소스 측 상에 있는 것으로 말할 수 있는 메모리 셀(120-1 내지 120-(i-1))은 메모리 셀(120-i)과 선택 트랜지스터(125), 그래서 소스(130) 사이에 있을 수 있다. 메모리 셀(120-1 내지 120-(i-2))은 메모리 셀(120-(i-1))의 스트링(118) 내의 소스 측에 있는 것을 말할 수 있다. 다시 말해, 가령, 메모리 셀(120-(i-1))의 소스 측 상에 있는 것으로 말할 수 있는 메모리 셀(120-1 내지 120-(i-2))은 메모리 셀(120-(i-1))과 선택 트랜지스터(125), 그래서 소스(130) 사이에 있을 수 있다.
메모리 셀(120-i)의 제어 게이트는 액세스 라인(140-i)에 연결될 수 있다. 액세스 라인(140-i)은, 프로그래밍을 위해 타겟팅될 수 있고, 또 다른 수직형 기둥(210)에 인접한(가령, 상에) 직렬-연결된 메모리 셀들의 또 다른 수직형 스트링의 부분일 수 있는 타겟 메모리 셀의 제어 게이트에 더욱 연결될 수 있는 선택된 액세스 라인(140-i)일 수 있다. 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1) 내지 140-L)은, 타겟 메모리 셀을 포함하고, 스트링 내의 프로그래밍을 위한 타겟되지 않은 다른 메모리 셀의 제어 게이트에 연결될 수 있다. 타겟 메모리 셀이 프로그램되는 동안, 메모리 셀(120-i)은 프로그램밍이 정지될 수 있는 정지된 메모리 셀(120-i)일 수 있다.
도 3의 스트링(118)의 말단은, 소스(130)에 연결될 수 있는 소스-선택 트랜지스터와 같은 선택 트랜지스터(125)에 직렬로 연결될 수 있다. 선택 트랜지스터(125)의 제어 게이트는 선택 라인(135)에 연결될 수 있다. 스트링(118)의 반대편 말단은, 데이터 라인(110)에 연결될 수 있는 드레인-선택 트랜지스터와 같은 선택 트랜지스터(115)에 직렬로 연결될 수 있다. 선택 트랜지스터(115)의 제어 게이트는 선택 라인(145)에 연결될 수 있다.
액세스 라인들(140-1 내지 140-L)의 각각은, 액세스 라인들(140-1 내지 140-L)의 각각에 공통으로 연결된 메모리 셀들에 공급될 프로그램 전압을 생성할 수 있는, 전하 펌프와 같은 전압-생성 회로에 연결될 수 있다. 가령, 전하 펌프는, 액세스 라인(140-i)에 연결된 스트링 드라이버에 연결된 라우팅 회로에 연결된 코어 드라이버를 포함할 수 있는 경로를 통해, 액세스 라인들(140-1 내지 140-L)의 주어진(가령, 선택된) 액세스 라인(140-i)의 시작점에 연결될 수 있다. 가령, 경로는 전하 펌프에 의해 생성된 프로그램 전압을 액세스 라인(140-i)의 시작점으로 안내할 수 있다.
경로는 저항성 및/또는 용량성 효과에 의한 전압 지연(흔히, RC 지연이라고 함)을 야기시킬 수 있어서, 액세스 라인(140-i)의 시작점에서, 따라서 액세스 라인(140-i)의 시작점에 인접한, 기둥(210)과 같은 기둥에 인접한 메모리 셀에서, 전하 펌프에 의해 생성된 것보다 더 낮은 프로그램 전압을 초래할 수 있다. 액세스 라인을 길이를 따라 액세스 라인(140-i)의 저항성 및/또는 용량성 효과 또는 액세스 라인(140-i)의 시작점과 액세스 라인(140-i)의 말단 사이에서, 가령, 복수의 기둥(210)과 같은 기둥의 저항성 및/또는 용량성 효과에 의한, 액세스 라인(140-i)의 시작점과 액세스 라인(140-i)의 말단 사이에서, 전하 펌프에 의해 생성된 프로그램 전압의 감소와 같은 추가적인 RC 지연이 있을 수 있다. 그러므로, 액세스 라인(140-i)의 말단, 그래서, 액세스 라인(140-i)의 말단에 인접한 기둥에 인접한 메모리 셀에서의 프로그램 전압은, 액세스 라인(140-i)의 시작점, 그래서, 액세스 라인의 시작점에 인접한 기둥에 인접한 메모리 셀에서 더 작을 수 있다.
일부 실시예에서, 액세스 라인(140-i)의 말단에 인접한 기둥에 인접한 메모리 셀에 프로그램 전압을 제공하기 위하여, 전하 펌프에 의해 생성된 이미 비교적 높은 프로그램 전압(가령, 약 19 볼트 내지 약 27 볼트)이 RC 지연을 보상하기 위해, 가령, 약 5 볼트 증가될 수 있다. 그러나, 전하 펌프와 액세스 라인(140-i)의 시작점 사이의 경로 내의 장치는 이러한 큰 프로그램 전압을 감당할 수 없을 수 있다. 게다가, 이러한 높은 프로그램 전압을 전하 펌프로 생성하는 것은 바람직하지 않을 수 있다. 이러한 높은 프로그램 전압의 생성은 전력-중점 임무(power-intensive task)일 수 있다.
도 4는 액세스 라인(140-i)에 연결된 타겟 메모리 셀이 프로그램되는 동안, 메모리 셀(120-i)을 정지시키는 프로그램-정지 동작(가령, 프로그램 동작의 부분으로서)의 예시에 대한 타이밍도의 예시를 제시한다. 데이터-라인 정지 전압(Vinh)(가령, 2 볼트와 같은 Vcc)은 도 4의 정지 동작 동안에, 도 3의 데이터 라인(110)에 인가될 수 있다. 전압(가령, 영(0) 볼트)은, 가령, 도 4의 정지 동작 동안에, 선택 라인(135), 그래서, 도 3의 선택 트랜지스터(125)의 제어 게이트에 인가되어서, 선택 트랜지스터(125)는 정지 동작 동안에 비활성화(가령, 비-전도)될 수 있고, 스트링(118)과 기둥(210)은 정지 동작 동안에 소스(130)로부터 전기적으로 분리될 수 있다.
전압(410)은 선택 라인(145), 그래서, 선택 트랜지스터(115)의 제어 게이트에 인가될 수 있다. 전압(415)은 선택된 액세스 라인(140-i), 그래서, 프로그램되지 않은 메모리 셀(120-i)의 제어 게이트에 인가될 수 있다. 전압(420)은 선택되지 않은 액세스 라인(140-1 내지 140-(i-1))의 각각, 그래서, 프로그램된 메모리 셀(120-1 내지 120-(i-1))의 각각의 제어 게이트에, 그리고, 선택되지 않은 액세스 라인(140-(i+1) 내지 140-L), 그래서 프로그램되지 않은 메모리 셀(120-(i+1) 내지 120-L)의 제어 게이트에 인가될 수 있다. 전압(425)은 메모리 셀(120-i)에 대응되는(가령, 하에) 기둥(210)의 부분 내의 채널(310)(도 3)의 전압이다. 전압(430)은 메모리 셀(120-1 내지 120-(i-1))에 대응되는(가령, 하에) 기둥(210)의 부분 내의 채널(315)의 전압이다. 전압(435)은 메모리 셀(120-(i+1) 내지 120-L)에 대응되는(가령, 하에) 기둥(210)의 부분 내의 채널(320)(도 3)의 전압이다.
프로그래밍 동작, 그래서 정지 동작은, 선택 라인(145)에 인가된 전압(410)을, 가령, 영(0) 볼트(가령, 접지)와 같은 더 낮은 비활성화 전압(Vdeactlow)에서 데이터 라인(110)에 인가된 데이터-라인 정지 전압(Vinh)과 실질적으로 동일(가령, 동일)할 수 있는 더 높은 비활성화 전압(Vdeacthigh)까지 증가시킴에 의해, 시작할 수 있다. 가령, 비활성화 전압(Vdeactlow)은 선택 트랜지스터(115)가 비활성화되도록 할 수 있어서, 데이터 라인(110)이 스트링(118)과 기둥(210)과 전기적으로 분리되고, 비활성화 전압(Vdeacthigh)도 선택 트랜지스터(115)가 비활성화되도록 할 수 있어서, 데이터 라인(110)이 스트링(118)과 기둥(210)과 전기적으로 분리된다.
비-정지 전압(가령, 영(0) 볼트)은, 선택된 액세스 라인(140-i)에 연결된 타겟 메모리 셀을 포함하는 스트링에 대응되는 데이터 라인에 인가될 수 있다. 그 데이터 라인이 타겟 메모리 셀을 포함하는 스트링과 기둥에 전기적으로 연결되어서, 메모리 셀(120-i)이 정지되는 동안, 비-정지 전압은 타겟 메모리 셀을 포함하는 스트링과 기둥에, 그래서 타겟 메모리 셀에 프로그래밍 동작 동안에 인가될 수 있다. 일부 예시에서, 전압(Vdeacthigh)은, 데이터 라인과 활성화될 타겟 메모리 셀을 포함하는 스트링 사이에 연결된 선택 트랜지스터가, 데이터 라인을 타겟 메모리 셀을 포함하는 스트링에 전기적으로 연결하도록 하는데 충분하다.
가령, 전압(410)을 비활성화 전압(Vdeactlow)을 비활성화 전압(Vdeacthigh)으로 증가시킴과 동시에, 선택된 액세스 라인(140-i)에 인가된 전압(415)은 전압(Vlow)(가령, 0 볼트)에서 중간 전압(Vint)으로 증가되어서, 선택된 액세스 라인(140-i)에 인가된 전압(415)이 전압(Vint)에 있는 동안, 선택 라인(145)에 인가된 전압(410)이 전압(Vdeacthigh)에 있다. 일부 예시에서, 중간 전압(Vint)은, 가령, 액세스 라인(140-i)에 연결된 타겟 메모리 셀을 프로그래밍하기 위해 선택된 액세스 라인(140-i)에 인가될 프로그램 전압(Vpgm)과 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1) 내지 140-L)에 인가된 전압(420)이 전압(Vlow)에서 프로그램 패스 전압(Vpass)에 도달하기 위해 증가될 수 있는 전압 사이의 차이와 동일할 수 있다. 가령, Vint는 Vpgm - (Vpass - Vlow) 일 수 있는데, 가령, Vlow가 영 볼트일 때, Vint는 Vpgm - Vpass일 수 있다. 가령, 프로그램 전압(Vpgm)은 선택된 액세스 라인(140-i)에 결합된 타겟 메모리 셀의 스레숄드 전압을 변화(가령, 시프트)시키기에 충분할 수 있다.
본 명세서에서 사용되는 바와 같이, 동시에 수행되는 복수의 활동은 이들 활동의 각각이 각각의 시간 주기에 대해 수행되고, 이들 각각의 시간 주기의 각각은 남은 각각의 시간 주기의 각각과 부분적으로나 전체적으로 겹친다는 것을 의미할 것이다. 다시 말해, 이들 활동은 시간의 적어도 일부 주기 동안에 동시에 수행된다.
전압(Vlow)과 전압(Vint)은 가령, 선택된 액세스 라인(140-i)에 연결된 프로그램되지 않은 메모리 셀(120-i)을 활성화(가령, 턴온)시키기에 충분할 수 있다. 선택된 액세스 라인(140-i)에 인가된 전압(415)은 전압(Vlow)에서 전압(Vint)로 증가되는 동안, 전압(415)은 전압(Vint)에 있는 동안, 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1) 내지 140-L)에 인가된 전압(420)은 전압(Vlow)에서 유지할 수 있다. 가령, 전압(Vlow)은, 액세스 라인(140-(i+1) 내지 140-L)에 각각 연결된 프로그램되지 않은 메모리 셀(120-(i+1))을 활성화시키기에 충분할 수 있으나, 액세스 라인(140-1 내지 140-(i-1))에 각각 연결된 프로그램된 메모리 셀(120-1 내지 120-(i-1))을 활성화시키기에 불충분할 수 있다.
메모리 셀(120-i)이 활성화될 때, 메모리 셀(120-i)에 대응되는 기둥(210)의 부분 내의 채널(310)은 전도될 수 있고, 메모리 셀(120-(i+1) 내지 120-L)이 활성화될 때, 메모리 셀(120-(i+1) 내지 120-L)에 대응되는 기둥(210)의 부분 내의 채널(320)은 전도될 수 있다. 따라서, 가령, 채널(320)이 채널(310)과 선택된 액세스 라인(140-i)와 통신할 수 있다. 가령, 채널(320)에 대응되는 기둥(210)의 부분의 커패시턴스는 채널(310)과 선택된 액세스 라인(140-i)에 연결될 수 있다. 게다가, 메모리 셀(120-i)을 통한, 선택된 액세스 라인(140-i)과 채널(310) 간의 커플링 비율은 비교적 작을 수 있다.
채널(310)에 연결되는 채널(320)에 대응되는 기둥(210)의 부분의 커패시턴스 및 가령, 선택된 액세스 라인(140-i)과 채널(310) 간의 비교적 작은 커플링 비율은, 선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)로 증가시킴에 응답하여 발생할 수 있는, 채널(310)의 전압(425)에서의 임의의 증가를 무시할만하도록 하는데 작용할 수 있다. 다시 말해, 가령, 채널(310)의 전압(425)은, 선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)으로 증가시킴에 응답하여, 실질적으로 전압(Vlow)에서 유지할 수 있다.
선택된 트랜지스터(115)와 선택된 액세스 라인에 연결된 프로그램되지 않은 메모리 셀 사이의 프로그램되지 않은 메모리 셀의 수가 감소함에 따라(가령, 채널(320)의 크기가 감소함에 따라), 선택된 액세스 라인에 연결된 프로그램되지 않은 메모리 셀에 연결된 커패시턴스가 감소할 수 있다. 이는, 그 프로그램되지 않은 메모리 셀에 연결된 액세스 라인 상의 전압의 증가에 응답하여, 선택된 액세스 라인에 연결된 프로그램되지 않은 메모리 셀에 대응되는 채널 상의 전압에서의 더 큰 변화를 야기하는데 작용할 수 있다.
일부 예시에서, 선택 라인(145)에 인가된 전압(410)은, 가령, 전압(415)을 전압(Vlow)에서 전압(Vint)로 증가시킴과 동시에, 비활성화 전압(Vdeactlow)에서 전압(Vact)(가령, 4 볼트)로 증가될 수 있는데, 이는 선택 트랜지스터(115)를 활성화하기에 충분할 수 있어서(가령, 선택 트랜지스터(115)가 전도를 야기함), 가령, 선택 트랜지스터(115)가 데이터 라인(110), 그래서 전압(Vinh)을 스트링(118)에, 그래서 기둥(210)에 전기적으로 연결하도록 한다. 다시 말해, 전압(415)이 전압(Vint)에 있는 동안, 선택 라인(145)에 인가된 전압(410)은 전압(Vact)에 있을 수 있어서, 선택 트랜지스터(115)는 활성화될 수 있어서, 전압(415)은 전압(Vint)에 있는 동안, 전압(Vinh)은 스트링(118) 및 기둥(210)에 인가될 수 있다.
선택 라인(145)에 인가된 전압(410)은 이후에 전압(Vact)에서 전압(Vdeacthigh)로 감소될 수 있어서, 선택 트랜지스터(115)는 이후에 비활성화될 수 있고, 선택된 액세스 라인(140-i)에 인가된 전압(415)이 전압(Vint)에 있는 동안, 전압(Vinh)은 이후에 스트링(118)과 기둥(210)과 전기적으로 분리될 수 있다. 이는 가령, 전압(Vinh)이 스트링(118)과 기둥(210)에 유지되도록 할 수 있다.
선택 액세스 라인(140-i)에 인가된 전압(415)이 가령, 특정 시간 동안 전압(Vint)에 있은 이후에, 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1) 내지 140-L)의 각각에 인가된 전압(420)은, 가령, 선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vint)에서 프로그램 전압(Vpgm)으로 증가시킴과 동시에, 전압(Vlow)에서 전압(Vpass)로 증가될 수 있다. 가령, 전압(Vint)에서 전압(Vpgm)으로의 전압(415)에서의 증가는, 전압(Vlow)에서 전압(Vpass)로의 전압(420)에서의 증가와 실질적으로 동일(가령, 동일) 할 수 있다. 가령, 전압(Vpgm)과 전압(Vint) 간의 전압 차이는 전압(Vpass)과 전압(Vlow) 사이의 전압 차이와 실질적으로 동일(가령, 동일)할 수 있다.
선택되지 않은 액세스 라인(140-1 내지 140-(i-1))은 가령, 용량성 커플링을 통해 선택된 액세스 라인(140-i)과 통신할 수 있다. 액세스 라인(140-(i+1) 내지 140-L)에 각각 연결된 프로그램되지 않은 메모리 셀(120-(i+1) 내지 120-L)은 활성화될 수 있어서, 프로그램되지 않은 메모리 셀(120-(i+1) 내지 120-L)에 대응되는 채널(320)은 전도될 수 있고, 전도 채널(310)을 통해 프로그램되지 않은 메모리 셀(120-i)과 통신(가령, 전기적으로 연결)할 수 있어서, 선택된 액세스 라인(140-i)과 통신(가령, 전기적으로 연결)할 수 있다. 또한, 선택되지 않은 액세스 라인(140-(i+1) 내지 140-L)은 가령, 용량성 커플링을 통해 선택된 액세스 라인(140-i)과 통신할 수 있다. 따라서, 가령, 전압(420)은 Vpass로 증가되는 동안, 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1) 내지 140-L)에 인가된 전압(420)은 선택된 액세스 라인(140-i)에 결합될 수 있다.
가령, 선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)로 증가시킨 이후에, 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1) 내지 140-L)에 인가된 전압(420)을 전압(Vlow)에서 전압(Vpass)로 증가시키는 것은 전압(Vint)에서 프로그램 전압(Vpgm)으로 전압(415)을 증가시키는 것을 용이하게 또는 보조할 수 있다. 게다가, 이는 용량성 효과를 감소시킴에 의해, 선택된 액세스 라인(140-i)에 연결된 전하 펌프의 전력 요구사항에서의 감소를 용이하게 할 수 있다.
채널들(315 및 320)의 각각의 전압들(430 및 435)은, 가령, 전압(420)을 Vlow에서 Vpass로 증가시킴에 응답하여 Vlow에서 Vpass로 증가할 수 있다. 채널(310)의 전압(425)은, 가령, 스트링(118) 내에서 메모리 셀(120-i)이 어디에 위치되는지에 의존하여, 전압(415)을 Vlow에서 Vint로 증가시킴에 응답하여 생성될 수 있는 전압에서, 가령, 전압(420)을 Vlow에서 Vpass로 증가시킴에 응답하여 Vpass로 증가시킬 수 있다. 가령, 채널(310)의 전압(425)은, 전압(420)을 Vlow에서 Vpass로 증가시킴에 응답하여, 실질적으로 Vlow에서 Vpass로 증가할 수 있다.
도 5는 액세스 라인(140-i)에 연결된 타겟 메모리 셀이 프로그램되는 동안, 메모리 셀(120-i)을 정지시키는 프로그램 정지 동작(가령, 프로그래밍 동작의 부분으로서)의 또 다른 예시에 대한 타이밍도를 제시한다. 공통의 넘버링이 도 4와 5에 사용되어서, 도 4와 5에 공통인 전압을 표시하고, 도 4와 함께 상기 기술될 수 있다.
도 5의 정지 동작 동안에, 도 3의 데이터 라인(110)에 전압(Vinh)이 인가될 수 있다. 도 5의 정지 동작 동안에, 전압(가령, 영 볼트)이 도 3의 선택 라인(135)에 인가될 수 있어서, 선택 트랜지스터(125)는 정지 동작 동안에 비활성화되고, 스트링(118)은 정지 동작 동안에 소스(130)와 전기적으로 분리된다. 선택 라인(145)에 인가된 전압(410)은 도 4와 함께 상기에 기술될 수 있다. 전압(415)은 도 4와 함께 상기에서 기술되는 바와 같이, 도 5의 예시에서의 선택된 액세스 라인(140-i)에 인가될 수 있다. 채널(310, 315 및 320)의 각각의 전압(425, 430 및 435)은 도 4와 함께 상기에 기술될 수 있다.
전압(420)은 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1) 내지 140-L)에 대해, 도 4와 함께 상기에서 기술되는 바와 같이, 선택되지 않은 액세스 라인(140-(i+1) 내지 140-L)과 선택되지 않은 액세스 라인(140-1 내지 140-(i-2))에 인가될 수 있다. 그러나, 도 5의 예시에서, 도 4의 예시에서 행해졌던 것과 같이, 전압(420) 대신에, 전압(520)은 선택되지 않은 액세스 라인(140-(i-1))에, 그래서 프로그램된 메모리 셀(120-(i-1))의 제어 게이트에 인가될 수 있다. 선택되지 않은 액세스 라인(140-(i-1))은 선택된 액세스 라인(140-i)에 바로 인접하고, 선택된 액세스 라인(140-i)에 연결된 프로그램되지 않은 메모리 셀(120-i)에 바로 인접한 프로그램된 메모리 셀(120-(i-1))에 연결된다는 것을 주목한다. 다시 말해, 가령, 프로그램된 메모리 셀(120-(i-1))은 선택된 액세스 라인(140-i)에 연결된 프로그램되지 않은 메모리 셀(120-i)에 가장 가까운 프로그램된 메모리 셀일 수 있다.
선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)로 증가시킴과 동시에, 및 선택되지 않은 액세스 라인(140-1 내지 140-(i-2) 및 140-(i+1) 내지 140-L)에 인가된 전압(420)이 전압(Vlow)에 유지하는 동안, 선택 라인(145)에 인가된 전압(410)을 전압(Vdeactlow)에서 전압(deacthigh)나 전압(Vact)로 증가시킴과 동시에, 선택되지 않은 액세스 라인(140-(i-1)에 인가된 전압(520)은 전압(Vlow)에서 전압(Vlowhigh)로 증가될 수 있다. 그러므로, 가령, 전압(415)이 전압(Vint)에 있는 동안, 전압(410)이 전압(Vdeacthigh)나 전압(Vact)에 있는 동안, 선택되지 않은 액세스 라인(140-(i+1) 내지 140-L 및 140-1 내지 140-(i-2))에 인가된 전압(420)이 전압(Vlow)에 있는(가령, 유지) 동안, 선택되지 않은 액세스 라인(140-(i-1))에 인가된 전압(520)은 전압(Vlowhigh)에 있을 수 있다.
선택된 액세스 라인(140-i), 그래서 프로그램되지 않은 메모리 셀(120-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)로 증가시킴과 동시에, 선택되지 않은 액세스 라인(140-(i-1))에, 그래서 프로그램된 메모리 셀(120-(i-1))에 인가된 전압(520)을 전압(Vlow)에서 전압(Vlowhigh)로 증가시키는 것은, 프로그램되지 않은 메모리 셀(120-i)과 프로그램된 메모리 셀(120-(i-1))에 인가된 전압들 간의 전압 차이(Vint - Vlowhigh)를 야기할 수 있고, 이는, 도 4의 예시에서, 프로그램되지 않은 메모리 셀(120-i)과 프로그램된 메모리 셀(120-(i-1))에 인가된 전압들 간의 전압 차이(Vint - Vlow)와 비교할 때, 감소된다. 이는 프로그램에서의 감소를 용이하게 하여서, 프로그램되지 않은 메모리 셀(120-i)과 프로그램된 메모리 셀(120-(i-1))에 인가된 전압들 간의 전압 차이에 때문에, 메모리 셀(120-(i-1)을 교란시킬 수 있다.
일부 예시에서, 선택 라인(145)에 인가된 전압(410)을 전압(Vdeactlow)에서 전압(Vact)으로 증가시키는 것은 선택 트랜지스터(115)를 활성화시켜서, 데이터 라인(110) 상의 전압(Vinh)이 스트링(118), 그래서 기둥(210)에 전기적으로 연결된다. 그리고 나서, 전압(520)이 전압(Vlowhigh)에 있는 동안, 전압(415)이 전압(Vint)에 있는 동안, 전압(410)은 감소될 수 있어서, 데이터 라인(110) 상의 전압(Vinh)은 기둥(210)에 유지한다.
특정 시간 이후에, 가령, 전압(520)을 전압(Vlowhigh)에서 전압(Vpass)로 증가함과 동시에, 및 전압(415)을 전압(Vint)에서 전압(Vpgm)으로 증가함과 동시에, 전압(420)은 전압(Vlow)에서 전압(Vpass)로 증가될 수 있다.
도 6은, 액세스 라인(140-i)에 연결된 타겟 메모리 셀이 프로그램되는 동안, 메모리 셀(120-i)을 정지시키는 프로그램-정지 동작(가령, 프로그래밍 동작의 부분으로서)의 또 다른 예시에 대한 타이밍도를 제시한다. 공통의 넘버링이 도 4와 6에 사용되어서, 도 4와 6에 공통인 전압을 표시하고, 도 4와 함께 상기 기술될 수 있다.
전압(Vinh)은 도 6의 정지 동작 동안에, 도 3의 데이터 라인(110)에 인가될 수 있다. 전압(가령, 영 볼트)은 도 6의 정지 동작 동안에, 도 3의 선택 라인(135)에 인가되어서, 선택 트랜지스터(125)가 정지 동작 동안에 비활성화되고, 스트링(118)이 정지 동작 동안에 소스(130)와 전기적으로 분리될 수 있다. 전압(415)은 가령, 도 4와 함께 상기에서 기술된 바와 같이, 도 6의 예시의 선택된 액세스 라인(140-i)에 인가될 수 있다.
가령, 선택되지 않은 액세스 라인(140-1 내지 140-(i-1)) 및 선택되지 않은 액세스 라인(140-(i+1))에 대하여, 도 4와 함께 상기에서 기술된 바와 같이, 전압(420)은 도 6의 예시의 선택되지 않은 액세스 라인(140-1 내지 140-(i-1)) 및 선택되지 않은 액세스 라인(140-(i+1))에 인가될 수 있다.
선택된 액세스 라인(140-i)은 선택되지 않은 액세스 라인(140-(i-1))에 바로(가령, 연속적으로) 인접할 수 있다. 선택된 액세스 라인(140-i)에 연결될 수 있는 프로그램되지 않은 메모리 셀(120-i)은, 선택되지 않은 액세스 라인(140-(i-1))에 연결될 수 있는 프로그램된 메모리 셀(120-(i-1))에 바로(가령, 연속적으로) 인접할 수 있다. 선택되지 않은 액세스 라인(140-(i+1))은 선택된 액세스 라인(140-i)에 바로(가령, 연속적으로) 인접할 수 있다. 선택되지 않은 액세스 라인(140-(i+1))은, 프로그램되지 않은 메모리 셀(120-i)에 바로(가령, 연속적으로) 인접할 수 있는 프로그램되지 않은 메모리(120-(i+1))에 연결될 수 있다. 가령, 선택된 액세스 라인(140-i)은 선택되지 않은 액세스 라인들(140-(i-1) 및 140-(i+1)) 사이에 있을 수 있고, 프로그램되지 않은 메모리 셀(120-i)은 프로그램된 메모리 셀(120-(i-1))과 프로그램되지 않은 메모리 셀(120-(i+1)) 사이에 있을 수 있다.
일부 예시에서, 전압(610)은 선택 라인(145)에, 그래서 선택 트랜지스터(115)의 제어 게이트에 인가될 수 있다. 대안적으로, 가령, 전압(615)은 선택 라인(145)에, 그래서, 선택 트랜지스터(115)의 제어 게이트에 인가될 수 있다. 전압(620)은 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에, 그래서, 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)의 제어 게이트에 인가될 수 있다. 전압(625)은 메모리 셀(120-i)에 대응되는(가령, 하의) 기둥(210)의 부분 내의 채널(310)(도 3)의 전압이다. 전압(630)은 메모리 셀(120-1 내지 120-(i-1))에 대응되는(가령, 하의) 기둥(210)의 부분 내의 채널(315)의 전압이다. 전압(635)은 메모리 셀(120-(i+1) 내지 120-L)에 대응되는(가령, 하의) 기둥(210)의 부분 내의 채널(320)(도 3)의 전압이다.
일부 예시에서, 선택 라인(145)에 인가되는 전압(610)은 전압(Vdeactlow)에서 전압(Vdeacthigh)로 증가될 수 있다. 전압(Vdeacthigh)은 데이터 라인(110) 상의 전압(Vinh)과 동일할 수 있고, 전압(Vdeacthigh)은 선택 트랜지스터(115)를 활성화시키지 않을 수 있다는 것을 주목한다. 선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)로 증가시킴과 동시에, 및 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1))에 인가되는 전압(420)이 전압(Vlow)에서 유지하는 동안, 전압(610)을 전압(Vdeactlow)에서 전압(Vdeacthigh)으로 증가시킴과 동시에, 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가되는 전압(620)은 전압(Vlow)에서 전압(V1)으로 증가될 수 있다.
전압(V1)은 전압(Vterase)(가령, 3V)와 실질적으로 동일(가령, 동일)할 수 있고, 이는 가령, 가장 낮은 삭제 스레숄드 전압을 가진 삭제된 메모리 셀의 삭제 스레숄드 전압의 크기와 실질적으로 동일(가령, 동일)할 수 있다. 가령, 삭제되는 메모리 셀의 샘플의 삭제 스레숄드 전압은 전압(V1)이 실질적으로 동일(가령, 동일)한 삭제 전압을 결정하기 위해 결정될 수 있다. 일부 예시에서, 삭제되는 메모리 셀의 샘플은 하나 이상의 삭제 블록과 같은, 하나 이상의 메모리 셀의 블록 내의 메모리 셀일 수 있다.
가령, 테스트 런 및/또는 시뮬레이션은, 가령, 샘플로부터 전압(Vterase)을 결정하기 위하여, 메모리 장치가 생산 및/또는 판매를 위해 출하되기 이전에서와 같은, 메모리 장치(가령, 도 7과 함께 이하에서 논의되는 메모리 장치(700))의 제작 단계에서 수행될 수 있다. 대안적으로, 가령, 메모리 컨트롤러(가령, 도 7과 함께 이하에서 논의되는 컨트롤러(730))는 (가령, 메모리 장치가 판매된 이후에, 고객 동작과 같은 사용자 동작 동안) 가령, 샘플로부터 전압(Vterase)을 결정하도록 구성될 수 있다.
삭제 스레숄드 전압은 가령, 음수일 수 있다는 것을 주목한다. 전압(Vint)을 선택된 액세스 라인(140-i)에 인가하고, 전압(Vlow)을 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1))에 인가함과 동시에, 전압(V1)을 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가하는 것은 선택되지 않은 액세스 라인(140-(i+1)에 연결된 프로그램되지 않은 메모리 셀(120-(i+1))을 비활성화(가령, 턴오프)할 수 있다. 액세스 라인(140-1 내지 140-(i-1))에 각각 연결된 프로그램된 메모리 셀(120-1 내지 120-(i-1))은 비활성화로 유지될 수 있고, 선택된 액세스 라인(140-i)에 연결된 프로그램되지 않은 메모리 셀(120-i) 및 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 각각 연결된 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)은 활성화로 유지될 수 있다.
따라서, 활성화되고 프로그램되지 않은 메모리 셀(120-i)은 비활성화되고 프로그램되지 않은 메모리 셀(120-(i+1))에 의해, 활성화되고 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)로부터 전기적으로 고립될 수 있다. 가령, 활성화되고 프로그램되지 않은 메모리 셀(120-i)은, 프로그램된 메모리 셀(120-1 내지 120-(i-1))이 비활성화된다는 점에서, 비활성화되고 프로그램된 메모리 셀(120-1 내지 120-(i-1))로부터 전기적으로 고립될 수 있다. 가령, 활성화되고 프로그램되지 않은 메모리 셀(120-i)에 대응되는(가령, 하의) 채널(310) 및 활성화되고 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)에 각각 대응되는(가령, 각각 하의) 채널(320)의 부분은 전도될 수 있고, 비활성화되고 프로그램되지 않은 메모리 셀(120-(i+1))에 대응되는 채널(320)의 부분은 비-전도성이 될 수 있고, 메모리 셀(120-1 내지 120-(i-1))에 대응되는(가령, 하의) 채널(315)은 비-전도성일 수 있다.
활성화되고 프로그램되지 않은 메모리 셀(120-i)이 전기적으로 고립될 때, 메모리 셀(120-i)에 대응되는 전도성 채널(310)의 전압(625)은, 선택된 액세스 라인(140-i)에 인가되는 전압(415)을 전압(Vlow)에서 전압(Vint)로 증가함에 응답하여, 전압(Vlow)에서 전압(Vint)로 증가할 수 있다. 프로그램되지 않은 메모리 셀(120-(i+1))이 비활성화되고, 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)이 활성화되면, 프로그램되지 않은 메모리 셀(120-(i+1))에 대응되는 채널(320)의 비-전도성 부분 및 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)에 대응되는 채널(320)의 전도성 부분의 전압(630)은, 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가된 전압(620)을 전압(Vlow)에서 전압(V1)으로 증가함에 응답하여, 전압(Vlow)에서 전압(V-)(가령, 전압(Vterase))로 증가할 수 있다. 전압(630)이 V-로 증가하고 전압(625)이 Vint로 증가하는 동안, 가령, 비활성화되고 프로그램되지 않은 메모리 셀(120-1 내지 120-(i-1))에 대응되는 그 비-전도성 채널(315)은 전압(Vlow)에 유지할 수 있다는 것을 주목한다.
일부 예시에서, 선택된 액세스 라인(140-i)에 인가된 전압(415)이 전압(Vlow)에서 전압(Vint)로 증가함과 동시에, 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가된 전압(620)이 전압(Vlow)에서 전압(V1)으로 증가되기 이전에, 선택되지 않은 액세스 라인들(140-1 내지 140-L)이 Vlow에 있는 동안, 선택 라인(145)에 인가된 전압(615)은 전압(Vdeactlow)에서 전압(Vact)로 증가될 수 있는데, 이는 선택 트랜지스터(115)를 활성화시키기에 충분할 수 있어서, 가령, 선택 트랜지스터(115)가, 데이터 라인(110) 그래서 전압(Vinh)을 스트링(118) 그래서 기둥(210)에 전기적으로 연결하도록 할 수 있다. 선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)으로 증가시킨과 동시에, 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가된 전압(620)이 전압(Vlow)에서 전압(V1)으로 증가되기 이전에, 선택되지 않은 액세스 라인(140-1 내지 140-L)이 Vlow에 있는 동안, 선택 라인(145)에 인가된 전압(615)은 이후에 전압(Vact)에서 전압(Vdeacthigh)으로 감소될 수 있어서, 선택 트랜지스터(115)는 이후에 비활성화될 수 있고, 전압(Vinh)은 이후에 스트링(118)과 기둥(210)과 전기적으로 분리될 수 있다. 이는 전압(Vinh)이 가령, 스트링(118)과 기둥(210)에 유지되도록 하여서, 선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)으로 증가시킴과 동시에 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가된 전압(620)이 전압(Vlow)에서 전압(V1)으로 증가되기 이전에, 선택되지 않은 액세스 라인들(140-1 내지 140-L)이 Vlow에 있는 동안 기둥(210)이 전압(Vinh)에 있을 수 있다.
기둥(210)이 전압(Vinh)에 있는 예시에 대해, 전압(V1)은 Vterase - Vinh와 실질적으로 동일(가령, 동일)하게 설정될 수 있다. 기둥(210)이 전압(Vinh)에 있은 이후에, 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1))에 인가된 전압(420)이 전압(Vlow)에 유지하여서, 프로그램된 메모리 셀(120-1 내지 120-(i-1))이 비활성화로 유지되고, 프로그램되지 않은 메모리 셀(120-(i+1))이 비활성화되고, 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)이 활성화로 유지되고, 프로그램되지 않은 메모리 셀(120-i)이 활성화로 유지되어서 전기적으로 고립되는 동안, 선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)로 증가시킴과 동시에, 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가된 전압(620)은 전압(Vlow)에서 전압(V1)(가령, Vterase - Vinh와 실질적으로 동일(가령, 동일)한)으로 증가될 수 있다. 기둥(210)이 전압(Vinh)에 있는 예시에 대해 채널(320)의 전압(V-)은 가령, Vterase - Vinh와 실질적으로 동일(가령, 동일) 할 수 있다.
특정한 시간 이후에, 가령, 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가된 전압(620)을 전압(V1)에서 전압(V2)(가령, 10 볼트)으로 증가시킴과 동시에, 선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vint)에서 전압(Vpgm)으로 증가시킴과 동시에, 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1))에 인가된 전압(420)은 전압(Vlow)에서 전압(Vpass)로 증가될 수 있다. 가령, 전압(Vpgm)과 전압(Vint) 간의 전압 차이 및 전압(V2)과 전압(V1) 간의 전압 차이는 전압(Vpass)과 전압(Vlow) 간의 전압 차이와 실질적으로 동일(가령, 동일)할 수 있다.
가령, 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1))에 인가된 전압(420)을 전압(Vlow)에서 전압(Vpass)로 증가시킴에 응답하여, 프로그램된 메모리 셀(120-1 내지 120-(i-1)) 및 프로그램되지 않은 메모리 셀(120-(i+1))은 비활성화로 유지될 수 있고, 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가된 전압(620)을 전압(V1)에서 전압(V2)으로 증가시킴에 응답하여, 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)은 활성화로 유지될 수 있으며, 및 선택된 액세스 라인(140-i)에 인가된 전압(415)를 전압(Vint)에서 전압(Vpgm)으로 증가시킴에 응답하여, 프로그램되지 않은 메모리 셀(120-i)은 활성화로 유지되고 전기적으로 고립될 수 있다. 다시 말해, 가령, 전압(420)이 전압(Vpass)에 있을 때, 프로그램된 메모리 셀(120-1 내지 120-(i-1)) 및 프로그램되지 않은 메모리 셀(120-(i+1))은 비활성화될 수 있고, 전압(620)이 전압(V2)에 있을 때, 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)은 활성화될 수 있으며, 및 전압(415)이 전압(Vpgm)에 있을 때, 프로그램되지 않은 메모리 셀(120-i)은 활성화될 수 있고, 전기적으로 고립될 수 있다.
선택된 액세스 라인(140-i)에 인가된 전압(415)을 전압(Vlow)에서 전압(Vint)으로 증가시킨 이후에, 선택되지 않은 액세스 라인(140-1 내지 140-(i-1) 및 140-(i+1))에 인가된 전압(420)을 전압(Vlow)에서 전압(Vpass)로 증가시키는 것은, 전압(415)을 전압(Vint)에서 프로그램 전압(Vpgm)으로 증가시키는 것을 용이하게 하거나 보조할 수 있다. 게다가, 이는 용량성 효과를 감소시킴에 의해, 선택된 액세스 라인(140-i)에 연결된 전하 펌프의 전력 요구사항의 감소를 용이하게 할 수 있다.
일부 예시에서, 전압(V2)은 전압(Vpass)와 V1 + (Vpass - Vlow)와 동일한 전압에 대한 한계보다 적을 수 있는데, 전압 차이(Vpass - Vlow)는 전압(420)이 증가된 양인데, 가령, Vlow = 0V에 대해 (Vpass - Vlow)은 Vpass이다. 전압(Vpass)에 대한 한계는 가령, 5V 내지 12V의 범위일 수 있다. 가령, 전압(V2)은 V1 + (Vpass - Vlow)와 동일할 수 있다. 가령, 전압(Vpgm)과 전압(Vint) 간의 전압 차이는 전압(Vpass)과 전압(Vlow) 간의 전압 차이 및 전압(V2)과 전압(V1) 간의 전압 차이와 실질적으로 동일(가령, 동일)할 수 있다.
선택된 액세스 라인(140-i)에 인가된 전압(415)을 가령, 전압(Vint)에서 전압(Vpgm)으로 증가시킴에 응답하여, 활성화되고 프로그램되지 않은 메모리 셀(120-i)에 대응되는 전도성 채널(310)의 전압(625)은 전압(Vint)에서 전압(V++)(가령, Vpgm)으로 증가할 수 있다. 선택되지 않은 액세스 라인(140-(i+2) 내지 140-L)에 인가된 전압(620)을 가령, 전압(V1)에서 전압(V2)으로 증가시킴에 응답하여, 프로그램되지 않은 메모리 셀(120-(i+1) 내지 120-L)에 대응되는 채널(320)의 전압(630)은 전압(V-)에서 전압(V+)(가령, V+ = V- + (V2 - V1))으로 증가할 수 있다. 가령, 활성화되고 프로그램되지 않은 메모리 셀(120-(i+2) 내지 120-L)에 대응되는 채널(320)의 부분은 전도성인 반면, 비활성화되고 프로그램되지 않은 메모리 셀(120-(i+1))에 대응되는 채널(320)의 부분은 비-전도성일 수 있다는 것을 주목한다. 비활성화되고 프로그램된 메모리 셀(120-1 내지 120-(i-1))에 대응되는 비-전도성 채널(315)의 전압은 가령, 전압(Vlow)에서 전압(Vpass)으로 증가할 수 있다.
도 7은 전자 시스템의 부분으로서 가령 호스트 컨트롤러와 같은 메모리 컨트롤러인 컨트롤러(730)와 통신하는, 메모리 장치(700)와 같은 집적 회로 장치인 전자 장치의 예시의 간략화된 블록도이다. 메모리 장치(700)는 가령 NAND 플래시 메모리 장치일 수 있다.
컨트롤러(730)는 가령, 프로세서를 포함할 수 있다. 컨트롤러(730)는 가령, 호스트에 결합될 수 있고, 호스트로부터 커맨드 신호(또는 커맨드), 어드레스 신호(또는 어드레스) 및 데이터 신호(또는 데이터)를 수신할 수 있고, 데이터를 호스트로 출력할 수 있다.
메모리 장치(700)는 가령, 부분으로서, 도 1의 스택형 메모리 어레이(100)를 포함할 수 있는 메모리 셀(704)의 어레이를 포함한다. 로우 디코더(708)와 칼럼 디코더(710)가 어드레스 신호를 디코드하기 위해 제공될 수 있다. 어드레스 신호가 수신되고 디코딩되어 메모리 어레이(704)에 액세스한다.
메모리 장치(700)는, 메모리 장치(700)로부터 데이터와 상태 정보의 출력은 물론, 메모리 장치(700)로의 커맨드, 어드레스 및 데이터의 입력을 관리하기 위한 입/출력(I/O) 컨트롤 회로(712)도 포함할 수 있다. 어드레스 레지스터(714)는 I/O 컨트롤 회로(712), 로우 디코더(708) 및 칼럼 디코더(710)와 통신하여서, 디코딩하기 전에 어드레스 신호를 래치한다. 커맨드 레지스터(724)는 I/O 컨트롤 회로(712)와 컨트롤 로직(716)과 통신하여서, 인커밍 커맨드를 래치한다. 컨트롤 로직(716)은 커맨드에 응답하여 메모리 어레이(704)로의 액세스를 제어하고, 컨트롤러(730)에 대한 상태 정보를 생성한다. 컨트롤 로직(716)은 로우 디코더(708)와 칼럼 디코더(710)와 통신하여서, 어드레스에 응답하여 로우 디코더(708)와 칼럼 디코더(710)를 제어한다.
컨트롤 로직(716)은 가령, 컨트롤러(730) 내에 포함될 수 있다. 컨트롤러(730)는, 다른 회로, 펌웨어, 소프트웨어 등, 혼자나 조합으로 포함할 수 있다. 컨트롤러(730)는 외부 컨트롤러(가령, 전체나 부분적으로, 메모리 어레이(704)에서 분리된 다이 내의) 또는 내부 컨트롤러(가령, 메모리 어레이(704)로서 동일한 다이에 포함된)일 수 있다. 가령, 내부 컨트롤러는 상태 머신이나 메모리 시퀀서일 수 있다.
컨트롤러(730)는, 메모리 장치(700)나 메모리 장치(700)를 포함하는 도 7의 시스템과 같은 시스템이 본 명세서에 개시된 방법(가령, 프로그램-정지 방법)을 수행하도록 구성될 수 있다. 가령, 컨트롤러(730)는, 메모리 장치(700)가 도 4-6의 타이밍도의 예시와 함께 상기 기술된 전압을 인가하도록 구성될 수 있다.
가령, 컨트롤러(730)는, 메모리 장치(700)가 전압을 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제1 메모리 셀에 인가하고, 메모리 장치가 전압을 직렬-연결된 메모리 셀들의 스트링 내의 제2 메모리 셀에 인가하도록 구성될 수 있다. 컨트롤러(730)는, 제2 메모리 셀에 인가되는 전압이 제1 전압인 동안, 메모리 장치(700)가 프로그램되지 않은 제1 메모리 셀에 인가되는 전압을 제1 전압에서 제2 전압으로 증가시키도록 구성될 수 있다. 컨트롤러(730)는, 메모리 장치가 프로그램되지 않은 제1 메모리 셀에 인가되는 전압을 제2 전압에서 프로그램 전압으로 증가시키는 동시에, 제2 메모리 셀에 인가되는 전압을 제1 전압에서 패스 전압으로 증가시키도록 구성된다.
가령, 컨트롤러(730)는, 메모리 장치(700)가 가령, 프로그래밍 방법의 부분일 수 있는 프로그램-정지 방법과 같은 방법을 수행하도록 구성될 수 있다. 가령, 본 방법은, 직렬-연결된 메모리 셀들의 스트링 내의 나머지 메모리 셀을 포함하는 제3 메모리 셀에 인가된 전압이 제1 전압에 있는 동안, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램된 제2 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압보다 작은 제3 전압으로 증가시키는 단계와 동시에, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압으로 증가시키는 단계와, 및 프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제2 전압에서 프로그램 전압으로 증가시키는 단계와 동시에, 프로그램된 제2 메모리 셀에 인가된 전압을 제3 전압에서 패스 전압으로 증가시키는 단계와 동시에, 제3 메모리 셀에 인가된 전압을 제1 전압에서 패스 전압으로 증가시키는 단계를 포함할 수 있다.
가령, 컨트롤러(730)는 메모리 장치(700)가 가령, 또 다른 프로그래밍 방법의 부분일 수 있는 또 다른 프로그램-정지 방법과 같은 또 다른 방법을 수행하도록 구성될 수 있다. 가령, 본 방법은 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제3 메모리 셀과 직렬-연결된 메모리 셀들의 스트링 내의 프로그램된 제4 메모리 셀에 인가된 전압이 제1 전압에 있는 동안, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제2 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압보다 작은 제3 전압으로 증가시키는 단계와 동시에, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압으로 증가시키는 단계와, 및 프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제2 전압에서 프로그램 전압으로 증가시키는 단계와 동시에, 프로그램되지 않은 제2 메모리 셀에 인가된 전압을 제3 전압에서 프로그램 전압보다 작은 제4 전압으로 증가시키는 단계와 동시에, 프로그램되지 않은 제3 메모리 셀과 프로그램된 제4 메모리 셀에 인가된 전압을 제1 전압에서 패스 전압으로 증가시키는 단계를 포함할 수 있다.
컨트롤 로직(716)은 캐시 레지스터(718)와도 통신한다. 메모리 어레이(704)가 다른 데이터를 라이팅이나 리딩하느라 각각 바쁜 동안에, 캐시 레지스터(718)는, 컨트롤 로직(716)에 의해 안내되는, 인컴밍이나 아웃고잉으로 데이터를 래치하여, 데이터를 일시적으로 저장한다. 라이트 동작 동안에, 데이터는 캐시 레지스터(718)에서 데이터 레지스터(720)로 통과되고, 그리고 나서, 새로운 데이터가 I/O 컨트롤 회로(712)로부터 캐시 레지스터(718) 내에 래치된다. 리드 동작 동안에, 데이터는 컨트롤러(730)로 출력하고 이후에 호스트로 출력하기 위해, 캐시 레지스터(718)에서 I/O 컨트롤 회로(712)로 통과되고, 그리고 나서, 새로운 데이터가 데이터 레지스터(720)에서 캐시 레지스터(718)로 통과된다. 상태 레지스터(722)는 I/O 컨트롤 회로(712)와 컨트롤 로직(716)과 통신하여서, 상태 정보를 컨트롤러(730)로 출력하기 위해 래치한다.
메모리 장치(700)는 컨트롤 링크(732)를 통해 컨트롤러(730)로부터 컨트롤 로직(716)에서 컨트롤 신호를 수신한다. 컨트롤 신호는 칩 인에이블(CE#), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE) 및 라이트 인에이블(WE#)을 포함할 수 있다. 메모리 장치(700)는 커맨드 신호(커맨드를 표현하는), 어드레스 신호(어드레스를 표현하는), 및 데이터 신호(데이터를 표현하는)를 멀티플렉스된 입/출력(I/O) 버스(734)를 통해 컨트롤러(730)로부터 수신하고, I/O 버스(734)를 통해 데이터를 컨트롤러(730)로 출력한다.
가령, 커맨드는 I/O 버스(734)의 입/출력(I/O) 핀([7:0])을 통해 I/O 컨트롤 회로(712)에서 수신되고, 커맨드 레지스터(724) 내로 라이팅된다. 어드레스는 I/O 버스(734)의 입/출력(I/O) 핀([7:0])을 통해 I/O 컨트롤 회로(712)에서 수신되고, 어드레스 레지스터(714) 내로 라이팅된다. 데이터는 8-비트 장치에 대해 입/출력(I/O) 핀([7:0])을 통해 또는 16-비트 장치에 대해 입/출력(I/O) 핀([15:0])을 통해 I/O 컨트롤 회로(712)에서 수신되고, 캐시 레지스터(718) 내로 라이팅된다. 데이터는 이후에 프로그래밍 메모리 어레이(704)에 대한 데이터 레지스터(720) 내로 라이팅된다. 또 다른 실시예에서, 캐시 레지스터(718)는 생략될 수 있고, 데이터는 바로 데이터 레지스터(720) 내로 라이팅된다. 또한, 데이터는 8-비트 장치에 대해 입/출력(I/O) 핀([7:0])을 통해 또는 16-비트 장치에 대해 입/출력(I/O) 핀([15:0])을 통해 수신된다.
추가적인 회로와 신호가 제공될 수 있고, 도 7의 메모리 장치(700)가 간단화되었다는 것은 기술 분야의 당업자에 의해 인식될 것이다. 도 7을 참조하여 기술된 다양한 블록 구성의 기능은 집적된 회로 장치의 구성 부분이나 명확한 구성으로 반드시 분리될 필요는 없다는 것이 인식되어야 한다. 가령, 집적 회로 장치의 단일 구성이나 구성 부분은 도 7의 하나 보다 많은 블록 구성의 기능을 수행하기 위해 적용될 수 있다. 대안적으로, 집적 회로 장치의 하나 이상의 구성이나 구성 부분들이 결합되어서 도 7의 단일 블록 구성의 기능을 수행할 수 있다.
추가적으로, 특정한 I/O 핀이 다양한 신호의 입력과 출력을 위해 인기있는 규정에 따라 기술되는 반면, 다른 조합이나 수의 I/O 핀이 다양한 실시예에서 사용될 수 있다는 것을 주목한다.
결론
특정한 예시가 본 명세서에서 도시되고 기술되지만, 기술 분야의 당업자에 의해, 동일한 목적을 달성하기 위해 계산된 임의의 배열이 도시된 특정한 예시를 치환할 수 있다는 것이 인식될 것이다. 예시의 많은 적응예가 기술 분야의 당업자에게 명백할 것이다. 따라서, 본 출원은 예시의 임의의 적응예나 변형예를 커버하도록 의도된다.

Claims (32)

  1. 프로그램-정지 방법에 있어서, 상기 방법은,
    직렬-연결된 메모리 셀들의 스트링 내의 제2 메모리 셀에 인가된 전압이 제1 전압에 있는 동안, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압으로 증가시키는 단계와, 및
    프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제2 전압에서 프로그램 전압으로 증가시킴과 동시에 제2 메모리 셀에 인가된 전압을 제1 전압에서 패스 전압으로 증가시키는 단계를 포함하는, 프로그램-정지 방법.
  2. 제 1 항에 있어서, 직렬-연결된 메모리 셀들의 스트링 내의 제2 메모리 셀은 프로그램되지 않은 제1 메모리 셀을 제외하고 직렬-연결된 메모리 셀들의 스트링 내의 모든 메모리 셀을 포함하는, 프로그램-정지 방법.
  3. 제 1 항에 있어서, 제2 메모리 셀은 프로그램된 제2 메모리 셀과 프로그램되지 않은 제2 메모리 셀을 포함하는, 프로그램-정지 방법.
  4. 제 3 항에 있어서, 제2 메모리 셀에 인가된 전압이 제1 전압이고 제2 메모리 셀에 인가된 전압이 패스 전압일 때, 프로그램되지 않은 제2 메모리 셀은 활성화되고 프로그램된 제2 메모리 셀은 비활성화되며, 및 프로그램되지 않은 제1 메모리 셀에 인가된 전압이 제1 전압, 제2 전압 및 프로그램 전압일 때, 프로그램되지 않은 제1 메모리 셀은 활성화되는, 프로그램-정지 방법.
  5. 제 4 항에 있어서, 프로그램되지 않은 제2 메모리 셀은 프로그램되지 않은 제1 메모리 셀의 데이터-라인 측 상에 있고, 프로그램된 제2 메모리 셀은 프로그램되지 않은 제1 메모리 셀의 소스 측 상에 있는, 프로그램-정지 방법.
  6. 제 1 항에 있어서, 프로그램 전압과 제2 전압 간의 전압 차이는 패스 전압과 제1 전압 간의 전압 차이와 동일한, 프로그램-정지 방법.
  7. 제 1 항에 있어서, 제1 전압은 접지 전압인, 프로그램-정지 방법.
  8. 제 1 항에 있어서, 프로그램되지 않은 제1 메모리 셀에 인가된 전압이 제2 전압인 동안에, 및 프로그램되지 않은 제1 메모리 셀에 인가된 전압이 프로그램 전압인 동안에, 직렬-연결된 메모리 셀들의 스트링에 정지 전압을 인가하는 단계를 더 포함하는, 프로그램-정지 방법.
  9. 제 8 항에 있어서, 직렬-연결된 메모리 셀들의 스트링은 기둥(pillar)에 인접하고, 직렬-연결된 메모리 셀들의 스트링에 정지 전압은 인가하는 단계는 기둥에 정지 전압을 인가하는 단계를 포함하는, 프로그램-정지 방법.
  10. 제 1 항에 있어서, 프로그램되지 않은 제1 메모리 셀이 정지되고, 프로그램되지 않은 제1 메모리 셀에 인가된 전압이, 프로그램되지 않은 제1 메모리 셀과 프로그램되는 타겟 메모리 셀에 연결된 액세스 라인에 인가되는, 프로그램-정지 방법.
  11. 프로그램-정지 방법에 있어서, 상기 방법은,
    직렬-연결된 메모리 셀들의 스트링 내의 나머지 메모리 셀을 포함하는 제3 메모리 셀에 인가된 전압이 제1 전압에 있는 동안, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램된 제2 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압보다 작은 제3 전압으로 증가시키는 단계와 동시에, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압으로 증가시키는 단계와, 및
    프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제2 전압에서 프로그램 전압으로 증가시키는 단계와 동시에, 프로그램된 제2 메모리 셀에 인가된 전압을 제3 전압에서 패스 전압으로 증가시키는 단계와 동시에, 제3 메모리 셀에 인가된 전압을 제1 전압에서 패스 전압으로 증가시키는 단계를 포함하는, 프로그램-정지 방법.
  12. 제 11 항에 있어서, 프로그램된 제2 메모리 셀은 프로그램되지 않은 제1 메모리 셀에 바로 인접한, 프로그램-정지 방법.
  13. 제 12 항에 있어서, 제3 메모리 셀은 프로그램된 제3 메모리 셀과 프로그램되지 않은 제3 메모리 셀을 포함하고, 프로그램된 제2 메모리 셀은 프로그램되지 않은 제1 메모리 셀의 소스 측 상에 있고, 프로그램된 제3 메모리 셀은 프로그램된 제2 메모리 셀의 소스 측 상에 있으며, 프로그램되지 않은 제3 메모리 셀은 프로그램되지 않은 제1 메모리 셀의 데이터-라인 측 상에 있는, 프로그램-정지 방법.
  14. 제 11 항에 있어서, 프로그램 전압과 제2 전압 간의 전압 차이는 제1 전압과 패스 전압 간의 전압 차이와 동일한, 프로그램-정지 방법.
  15. 제 11 항에 있어서, 프로그램되지 않은 제1 메모리 셀에 인가된 전압이 제2 전압인 동안에, 및 프로그램되지 않는 제1 메모리 셀에 인가된 전압이 프로그램 전압인 동안에, 직렬-연결된 메모리 셀들의 스트링에 정지 전압을 인가하는 단계를 더 포함하는, 프로그램-정지 방법.
  16. 프로그램-정지 방법에 있어서, 상기 방법은,
    직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제3 메모리 셀과 직렬-연결된 메모리 셀들의 스트링 내의 프로그램된 제4 메모리 셀에 인가된 전압이 제1 전압에 있는 동안, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제2 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압보다 작은 제3 전압으로 증가시키는 단계와 동시에, 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제1 전압에서 제2 전압으로 증가시키는 단계와, 및
    프로그램되지 않은 제1 메모리 셀에 인가된 전압을 제2 전압에서 프로그램 전압으로 증가시키는 단계와 동시에, 프로그램되지 않은 제2 메모리 셀에 인가된 전압을 제3 전압에서 프로그램 전압보다 작은 제4 전압으로 증가시키는 단계와 동시에, 프로그램되지 않은 제3 메모리 셀과 프로그램된 제4 메모리 셀에 인가된 전압을 제1 전압에서 패스 전압으로 증가시키는 단계를 포함하는, 프로그램-정지 방법.
  17. 제 16 항에 있어서, 프로그램되지 않은 제3 메모리 셀은 프로그램되지 않은 제1 메모리 셀에 바로 인접한, 프로그램-정지 방법.
  18. 제 17 항에 있어서, 프로그램되지 않은 제3 메모리 셀은 제1 메모리 셀의 데이터-라인 측 상에 있고, 프로그램되지 않은 제2 메모리 셀은 프로그램되지 않은 제3 메모리 셀의 데이터-라인 측 상에 있고, 프로그램된 제4 메모리 셀은 제1 메모리 셀의 소스 측 상에 있는, 프로그램-정지 방법.
  19. 제 18 항에 있어서, 프로그램되지 않은 제2 메모리 셀이 제1 전압일 때, 프로그램되지 않은 제3 메모리 셀이 활성화되고, 프로그램되지 않은 제2 메모리 셀에 인가된 전압을 제1 전압에서 제3 전압으로 증가시키는 단계는 프로그램되지 않은 제3 메모리 셀을 비활성화시켜서, 프로그램되지 않은 제3 메모리 셀과 프로그램된 제4 메모리 셀에 인가된 전압이 제1 전압일 때, 프로그램되지 않은 제3 메모리 셀이 비활성화되고, 프로그램되지 않은 제3 메모리 셀과 프로그램된 제4 메모리 셀에 인가된 전압이 제1 전압에서 패스 전압으로 증가될 때, 비활성화되는, 프로그램-정지 방법.
  20. 제 19 항에 있어서, 프로그램되지 않은 제3 메모리 셀과 프로그램된 제4 메모리 셀에 인가된 전압이 제1 전압일 때, 프로그램된 제4 메모리 셀이 비활성화되고, 프로그램되지 않은 제3 메모리 셀과 프로그램된 제4 메모리 셀에 인가된 전압이 제1 전압에서 패스 전압으로 증가될 때, 비활성화되는, 프로그램-정지 방법.
  21. 제 20 항에 있어서, 프로그램되지 않은 제1 메모리 셀에 인가된 전압이 제1 전압에서 제2 전압으로 증가되고, 제2 전압에서 프로그램 전압으로 증가될 때, 프로그램되지 않은 제1 메모리 셀이 활성화되고, 프로그램되지 않은 제2 메모리 셀에 인가된 전압이 제1 전압에서 제3 전압으로 증가되고, 제3 전압에서 제4 전압으로 증가될 때, 프로그램되지 않은 제2 메모리 셀이 활성화되는, 프로그램-정지 방법.
  22. 제 16 항에 있어서, 제3 전압은 삭제 스레숄드 전압의 크기와 실질적으로 동일한, 프로그램-정지 방법.
  23. 제 16 항에 있어서, 프로그램되지 않은 제1 메모리 셀을 제1 전압에서 제2 전압으로 증가시키는 단계 이전에, 메모리 셀들의 스트링에 정지 전압을 인가하는 단계를 더 포함하는, 프로그램-정지 방법.
  24. 제 23 항에 있어서, 제3 전압은 삭제 스레숄드 전압의 크기와 정지 전압 간의 차이인, 프로그램-정지 방법.
  25. 제 16 항에 있어서, 프로그램 전압과 제2 전압 간의 전압 차이는 패스 전압과 제1 전압 간의 전압 차이와 실질적으로 동일한, 프로그램-정지 방법.
  26. 제 25 항에 있어서, 제4 전압과 제3 전압 간의 전압 차이는 패스 전압과 제1 전압 간의 전압 차이와 동일한, 프로그램-정지 방법.
  27. 메모리 장치에 있어서, 상기 메모리 장치는,
    컨트롤러를 포함하되,
    컨트롤러는, 메모리 장치가 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제1 메모리 셀에 전압을 인가하도록 하고, 메모리 장치가 직렬-연결된 메모리 셀들의 스트링 내의 제2 메모리 셀에 전압을 인가하도록 하며,
    컨트롤러는, 제2 메모리 셀에 인가되는 전압이 제1 전압에 있는 동안, 메모리 장치가, 프로그램되지 않은 제1 메모리 셀에 인가되는 전압을 제1 전압에서 제2 전압으로 증가시키도록 구성되며, 및
    컨트롤러는, 메모리 장치가 프로그램되지 않은 제1 메모리 셀에 인가되는 전압을 제2 전압에서 프로그램 전압으로 증가시킴과 동시에, 메모리 장치가 제2 메모리 셀에 인가되는 전압을 제1 전압에서 패스 전압으로 증가시키도록 구성되는, 메모리 장치.
  28. 제 27 항에 있어서, 프로그램되지 않은 제1 메모리 셀은 정지되고, 컨트롤러는, 프로그램되지 않은 제1 메모리 셀에 인가될 전압을, 프로그램되지 않은 제1 메모리 셀에 연결된 액세스 라인과 프로그램될 타겟 메모리 셀에 인가하도록 구성됨에 의하여, 메모리 장치가 전압을 프로그램되지 않은 제1 메모리 셀에 인가하도록 구성되는, 메모리 장치.
  29. 제 27 항에 있어서, 제2 메모리 셀은, 제1 메모리 셀을 제외한, 직렬-연결된 메모리 셀들의 스트링 내의 메모리 셀의 전부를 포함하고, 제2 메모리 셀은 제1 메모리 셀의 소스 측 상의 프로그램된 제2 메모리 셀 및 제1 메모리 셀의 데이터-라인 측 상의 프로그램되지 않은 제2 메모리 셀을 더 포함하는, 메모리 장치.
  30. 제 27 항에 있어서,
    컨트롤러는, 메모리 장치가 전압을 직렬-연결된 메모리 셀들의 스트링 내의 프로그램된 제3 메모리 셀에 인가하도록 구성되고,
    컨트롤러는, 제2 메모리 셀에 인가되는 전압이 제1 전압에 있는 동안, 메모리 장치가 프로그램되지 않은 제1 메모리 셀에 인가되는 전압을 제1 전압에서 제2 전압으로 증가시키도록 함과 동시에, 메모리 장치가 프로그램되지 않은 제3 메모리 셀에 인가되는 전압을 제1 전압에서 제2 전압보다 작은 제3 전압으로 증가시키도록 구성되고,
    컨트롤러는, 메모리 장치가 제2 메모리 셀에 인가되는 전압을 제1 전압에서 패스 전압으로 증가시킴과 동시에, 및 메모리 장치가 프로그램되지 않은 제1 메모리 셀에 인가되는 전압을 제2 전압에서 프로그램 전압으로 증가시킴과 동시에, 메모리 장치가 프로그램되는 제3 메모리 셀에 인가되는 전압을 제3 전압에서 패스 전압으로 증가시키도록 구성되고,
    프로그램된 제3 메모리 셀은 제1 메모리 셀의 소스 측 상에 있고 바로 인접하고, 및
    제2 메모리 셀은 프로그램되지 않은 제1 메모리 셀의 데이터-라인 측 상의 프로그램되지 않은 제2 메모리 셀 및 프로그램된 제3 메모리 셀의 소스 측 상의 프로그램된 제2 메모리 셀을 포함하는, 메모리 장치.
  31. 제 27 항에 있어서,
    컨트롤러는, 메모리 장치가 직렬-연결된 메모리 셀들의 스트링 내의 프로그램되지 않은 제3 메모리 셀에 인가하도록 구성되고,
    컨트롤러는, 제2 메모리 셀에 인가되는 전압이 제1 전압에 있는 동안, 메모리 장치가 프로그램되지 않은 제1 메모리 셀에 인가되는 전압을 제1 전압에서 제2 전압으로 증가시키도록 함과 동시에, 메모리 장치가 프로그램되지 않은 제3 메모리 셀에 인가되는 전압을 제1 전압에서 제2 전압보다 작은 제3 전압으로 증가시키도록 구성되고,
    컨트롤러는, 메모리 장치가 제2 메모리 셀에 인가되는 전압을 제1 전압에서 패스 전압으로 증가시킴과 동시에, 및 메모리 장치가 프로그램되지 않은 제1 메모리 셀에 인가되는 전압을 제2 전압에서 프로그램 전압으로 증가시킴과 동시에, 메모리 장치가 프로그램되지 않은 제3 메모리 셀에 인가되는 전압을 제3 전압에서 프로그램 전압보다 작은 제4 전압으로 증가시키도록 구성되고,
    제2 메모리 셀은 제1 메모리 셀의 소스 측 상의 프로그램된 제2 메모리 셀과 프로그램되지 않은 제1 메모리 셀의 데이터-라인 측 상에 있고, 바로 인접한 프로그램되지 않은 제2 메모리 셀을 포함하고, 및
    프로그램되지 않은 제3 메모리 셀은 프로그램되지 않은 제2 메모리 셀의 데이터-라인 측 상에 있는, 메모리 장치.
  32. 제 27 항에 있어서, 제3 전압은 삭제 스레숄드 전압의 크기와 동일한, 메모리 장치.
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