JPH11213670A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 書込直後の読出動作において読出アクセス時
間の遅延を抑制することが可能な半導体記憶装置を提供
する。 【解決手段】 ビット線イコライズ信号ＢＥＱ、ＩＯ線
対イコライズ信号ＩＯＥＱ、センスアンプ活性化信号Ｓ
Ｅおよびデータ書込回路８６を活性化するための内部書
込制御信号ＷＲＥを出力するパルス発生回路１００は、
信号ＳＥが活性である期間中および信号ＷＲＥが活性で
ある期間中は信号ＢＥＱおよび信号ＩＯＥＱを不活性状
態とする。一方、信号ＳＥおよび信号ＷＲＥが不活性で
ある期間中においては、信号ＢＥＱおよび信号ＩＯＥＱ
を活性状態とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、半導体記憶装置へのデータの書込および
データの読出動作における、内部回路の動作タイミング
を制御する回路の構成に関する。

【０００２】

【従来の技術】図１１は、従来のスタティック型半導体
記憶装置（以下、ＳＲＡＭと呼ぶ）２０００の主要部分
の構成を示す概略ブロック図である。

【０００３】ＳＲＡＭ２０００は、複数のメモリセルが
行列状に配列されたメモリセルアレイ１０と、メモリセ
ルアレイ１０の列に対応して設けられるビット線対ＢＬ
１，ＢＬＢ１〜ＢＬ２，ＢＬＢ２と、メモリセルアレイ
１０の行に対応して設けられるワード線ＷＬ１〜ＷＬ２
と、ビット線対の各々に対応して設けられ、ビット線イ
コライズ信号ＢＥＱに制御されて、対応するビット線対
の電位レベルをイコライズするビット線イコライザ３０
と、ビット線ＢＬ１，ＢＬＢ１〜ＢＬ２，ＢＬＢ２のそ
れぞれと電源電位ＶＤＤとの間に設けられるビット線負
荷３１と、外部から与えられるアドレス信号に応じて、
選択されたビット線対をＩＯ線対ＩＯ，ＩＯＢと選択的
に結合するカラムゲート３２とを備える。図１１におい
ては、説明の簡単のために、メモリセルアレイ１０にお
いて、メモリセル１１、２１、１２、２２の４つのメモ
リセルのみを例示的に示している。

【０００４】従来のＳＲＡＭ２０００は、さらに、ＩＯ
線対イコライズ信号ＩＯＥＱにより制御されて、ＩＯ線
対ＩＯ，ＩＯＢの電位レベルをイコライズするＩＯ線イ
コライザ３４と、ＩＯ線対ＩＯ，ＩＯＢにより伝達され
た読出データを受けて、センスアンプ活性化信号ＳＥに
より活性化されて、読出データＳＯＵＴを出力するセン
スアンプ３５と、読出データＳＯＵＴを受けて、リード
データバスＲＤＢに読出データを伝達するデータ出力回
路３８と、リードデータバスＲＤＢにより伝達されたデ
ータを受けて、外部入出力端子ＤＱに対して、読出デー
タを出力する入出力バッファ４０とを備える。

【０００５】ＳＲＡＭ２０００は、さらに、外部からの
行アドレス信号ＡＸ０〜ＡＸｊ（ｊは所定の自然数）を
それぞれ受ける入力バッファ５０．０〜５０．ｊと、入
力バッファ５０．０〜５０．ｊからのアドレス信号を受
けて、プリデコードするプリデコーダ５２と、プリデコ
ーダ５２からの出力に応じて、対応するワード線を選択
するロウデコーダ５４と、外部から与えられる列アドレ
ス信号ＡＹ０〜ＡＹｋ（ｋは所定の自然数）をそれぞれ
受ける入力バッファ６０．０〜６０．ｋと、入力バッフ
ァ６０．０〜６０．ｋからの出力を受けてプリデコード
するプリデコーダ６２と、プリデコーダ６２の出力に応
じて、カラムゲート３２に対して、列選択信号ＹＧを与
えるカラムデコーダ６４と、入力バッファ５０．０〜５
０．ｊからプリデコーダ５２にアドレス信号を伝達する
複数の配線および、入力バッファ６０．０〜６０．ｋか
らプリデコーダ６２に列アドレス信号を伝達する複数の
配線のそれぞれに対応して設けられ、対応するアドレス
信号のレベルが変化したことを検知して、それぞれロー
カルアドレス遷移検出信号ＬＡＴＤを出力するローカル
アドレス遷移検出回路（以下、ローカルＡＴＤ回路と呼
ぶ）７０と、ローカルＡＴＤ回路７０からの複数の信号
ＬＡＴＤを受けて、行アドレス信号あるいは列アドレス
信号のいずれかのレベルが変化したことを検知して、グ
ローバルアドレス遷移検出信号ＧＡＴＤを出力するグロ
ーバルアドレス遷移検出回路（以下、グローバルＡＴＤ
回路と呼ぶ）７２とを備える。

【０００６】ＳＲＡＭ２０００は、さらに、外部からの
書込制御信号／ＷＥを受ける入力バッファ８２と、入力
バッファ８２からの出力信号ＷＥＢ１により制御され、
外部入出力端子ＤＱから入出力バッファ４０に与えられ
た書込データを伝達するライトデータバスＷＤＢの電位
レベルの変化を検出して、書込データ遷移検出信号ＤＴ
Ｄを出力する書込データ遷移検出回路（以下、ＤＴＤ回
路と呼ぶ）８４と、入力バッファ８２の出力信号ＷＥＢ
１、信号ＤＴＤおよび信号ＧＡＴＤを受けて、ビット線
のイコライズ動作を制御するビット線イコライズ信号Ｂ
ＥＱ、ＩＯ線対のイコライズ動作を制御するＩＯ線対イ
コライズ信号ＩＯＥＱ、データ書込動作を制御する内部
書込制御信号ＷＲＥおよび、センスアンプ活性化信号Ｓ
Ｅを出力するパルス発生回路２００と、信号ＷＲＥによ
り制御され、ライトデータバスＷＤＢにより伝達された
書込データを、ＩＯ線対ＩＯ，ＩＯＢに与えるデータ書
込回路８６とを含む。

【０００７】なお、入出力バッファ４０は、後に説明す
るように、入出力端子ＤＱに与えられる書込データある
いはリードデータバスＲＤＢにより伝達された読出デー
タを保持する入出力データラッチ回路（図示せず）を含
む構成となっている。

【０００８】図１２は、図１１に示したパルス発生回路
２００の構成を示す概略ブロック図である。

【０００９】パルス発生回路２００は、グローバルアド
レス遷移検出信号ＧＡＴＤと、入力バッファ８２の出力
信号ＷＥＢ１を受けるＮＡＮＤ回路２０２と、ＮＡＮＤ
回路２０２の出力を反転して出力するインバータ２０４
と、インバータ２０４から出力されるパルス信号のパル
ス幅を所定のパルス幅に変換して出力するパルス発生回
路２０６と、信号ＷＥＢ１を受けて、その立下がり時間
を所定時間遅延した信号ＷＥＢ２を出力する立下がり時
間遅延回路２０８と、信号ＷＥＢ２を受けるインバータ
２１０と、インバータ２１０の出力および信号ＧＡＴＤ
の出力とを受けるＮＡＮＤ回路２１２と、信号ＷＥＢ２
の活性化（“Ｌ”レベルへの変化）を受けて、所定時間
のパルス幅を有するパルス信号を出力するパルス発生回
路２１４と、ＮＡＮＤ回路２１２の出力および信号ＤＴ
Ｄおよびパルス発生回路２１４の出力を受けるＮＡＮＤ
回路２１６と、ＮＡＮＤ回路２１６の出力を受けて、そ
のパルス幅を伸長して出力するパルス発生回路２１８
と、信号ＷＥＢ１を受けて反転して出力するインバータ
２２０と、インバータ２０４の出力、パルス発生回路２
０６の出力およびインバータ２２０の出力を受けて、セ
ンスアンプ活性化信号ＳＥを出力するＮＯＲ回路２２２
と、パルス発生回路２１８の出力と、信号ＷＥＢ２とを
受けて、内部書込制御信号ＷＲＥを出力するＮＯＲ回路
２２４と、ＮＡＮＤ回路２０２の出力を受けて反転し、
ビット線イコライズ信号ＢＥＱを出力するインバータ２
２６と、ＮＡＮＤ回路２０２の出力を受けて反転しＩＯ
線対イコライズ信号ＩＯＥＱを出力するインバータ２２
８とを含む。

【００１０】以下では、インバータ２２０の出力ノード
をｎ２１で、ＮＡＮＤ回路２０２の出力ノードをｎ２２
で、インバータ２０４の出力ノードをｎ２３で、パルス
発生回路２０６の出力ノードをｎ２４で、ＮＡＮＤ回路
２１２の出力ノードをｎ２５で、パルス発生回路２１４
の出力ノードをｎ２６で、ＮＡＮＤ回路２１６の出力ノ
ードをｎ２７で、パルス発生回路２１８の出力ノードを
ｎ２８でそれぞれ表わすこととする。

【００１１】図１３は、図１２に示したパルス発生回路
２００の書込動作、すなわち、書込制御信号／ＷＥが活
性状態（“Ｌ”レベル）である期間中の、パルス発生回
路２００の動作を説明するためのタイミングチャートで
ある。

【００１２】図１１、図１２および図１３を参照して、
書込制御信号／ＷＥが活性化するのに応じて、入力バッ
ファ８２から出力される信号ＷＥＢ１が、時刻ｔ０にお
いて活性状態（“Ｌ”レベル）となる。これに応じて、
インバータ２２０の出力ノードｎ２１のレベルは、
“Ｈ”レベルへと変化する。

【００１３】時刻ｔ０から所定の時間だけ遅延した時刻
ｔ１において、立下がり時間遅延回路２０８から出力さ
れる信号ＷＥＢ２が活性状態（“Ｌ”レベル）へと立下
がる。これに応じて、パルス発生回路２１４の出力ノー
ドｎ２６の電位レベルは、所定のパルス幅で活性状態
（“Ｌ”レベル）となる。このノードｎ２６の電位レベ
ルの変化に応じて、ＮＡＮＤ回路２１６の出力ノードｎ
２７の電位レベルは、所定のパルス幅で活性状態
（“Ｈ”レベル）となる。これに応じて、パルス発生回
路２１８からは、ノードｎ２７に現われるパルス幅を伸
長しかつ反転したパルスが出力され、ノードｎ２８の電
位レベルは、時刻ｔ１から時刻ｔ２の期間にわたって、
“Ｌ”レベルとなる。これに応じて、ＮＯＲ回路２２４
から出力される内部書込制御信号ＷＲＥも、時刻ｔ１か
ら時刻ｔ２の期間にわたって、活性状態（“Ｈ”レベ
ル）を維持する。

【００１４】時刻ｔ３において、外部から書込データが
与えられると、ＤＴＤ回路８４が、信号ＷＥＢ１が活性
状態であって、かつライトデータバスＷＤＢのレベルが
変化したことを検知して、信号ＤＴＤを活性状態
（“Ｌ”レベル）へと変化させる。これに応じて、ＮＡ
ＮＤ回路２１６の出力ノードｎ２７も信号ＤＴＤのパル
ス幅に応じた期間、活性状態（“Ｈ”レベル）となる。
ＮＡＮＤ回路２１６の出力レベルの活性化に応じて、パ
ルス発生回路２１８からは、このノードｎ２７のパルス
幅を伸長しかつ反転した時刻ｔ３から時刻ｔ４の期間、
活性状態（“Ｌ”レベル）となるパルスが出力される。
これに応じて、ＮＯＲ回路２２４からは、同様に時刻ｔ
３から時刻ｔ４まで活性状態となる内部書込制御信号Ｗ
ＲＥが出力される。

【００１５】続いて、時刻ｔ５において、外部から与え
られるアドレス信号が変化したことに応じて、信号ＧＡ
ＴＤが変化すると、ＮＡＮＤ回路２１２の出力レベル、
すなわちノードｎ２５の電位レベルは、信号ＧＡＴＤの
パルス幅に応じた期間活性状態（“Ｌ”レベル）とな
る。これに応じて、ＮＡＮＤ回路２１６の出力レベル、
すなわちノードｎ２７の出力レベルは、所定の期間活性
状態（“Ｈ”レベル）となる。ノードｎ２７の電位レベ
ルの活性化に応じて、パルス発生回路２１８は、このパ
ルス幅を伸長しかつ反転した時刻ｔ５から時刻ｔ６の期
間活性状態であるパルス信号を出力する。これに応じ
て、ＮＯＲ回路２２４は、時刻ｔ５において、出力信号
ＷＲＥを活性状態へと変化させる。

【００１６】しかしながら、時刻ｔ６において、信号Ｗ
ＥＢ１が不活性状態（“Ｈ”レベル）となり、信号ＷＥ
Ｂ２も不活性状態（“Ｈ”レベル）となるのに応じて、
時刻ｔ６において、ＮＯＲ回路２２４の出力信号ＷＲＥ
は不活性状態（“Ｌ”レベル）へと立下がる。

【００１７】図１４は、図１２に示したパルス発生回路
２００の読出動作、すなわち、信号／ＷＥが不活性状態
（“Ｈ”レベル）である期間中の動作を説明するための
タイミングチャートである。

【００１８】図１１、図１２および図１４を参照して、
時刻ｔ０において、書込制御信号／ＷＥが不活性状態と
なるのに応じて、入力バッファ８２から出力される信号
ＷＥＢ１の不活性状態（“Ｈ”レベル）へと変化する。
これに応じて、立下がり時間遅延回路２０８から出力さ
れる信号ＷＥＢ２も不活性状態（“Ｈ”レベル）へと変
化する。このとき、インバータ２２０の出力レベル、す
なわち、ノードｎ２１の電位レベルは、“Ｌ”レベルに
立下がる。

【００１９】時刻ｔ１において、外部から与えられるア
ドレス信号の変化に応じて、グローバルアドレス遷移検
出信号ＧＡＴＤが活性状態（“Ｈ”レベル）へと変化す
る。これに応じて、ＮＡＮＤ回路２０２の出力レベル、
すなわち、ノードｎ２２の電位レベルは“Ｌ”レベル
に、インバータ２０４の出力ノードｎ２３の電位レベル
は“Ｈ”レベルへと立上がる。

【００２０】このインバータ２０４の出力レベルの活性
化に応じて、パルス発生回路２０６は、その出力ノード
ｎ２４に対し、所定の期間、すなわち時刻ｔ１から時刻
ｔ２にわたる期間の活性期間を有するパルス信号を出力
する。時刻ｔ１におけるＮＡＮＤ回路２０２の出力レベ
ルの活性化に応じて、インバータ２２６およびインバー
タ２２８からは、それぞれ信号ＧＡＴＤのパルス幅に対
応した期間のパルス幅を有するビット線イコライズ信号
ＢＥＱおよびＩＯ線対イコライズ信号ＩＯＥＱが出力さ
れる。

【００２１】一方、ＮＯＲ回路２２２からは、インバー
タ２０４の出力レベルが“Ｌ”レベルに立下がる時刻ｔ
２からパルス発生回路２０６の出力レベルが“Ｈ”レベ
ルに立上がる時刻ｔ３までの期間にわたって活性状態と
なるセンスアンプ活性化信号ＳＥが出力される。

【００２２】時刻ｔ４において、再び、信号ＧＡＴＤが
活性状態となると、これに応じて、ノードｎ２２の電位
レベルおよびノードｎ２３の電位レベルはそれぞれ
“Ｌ”レベルおよび“Ｈ”レベルへと変化する。これに
応じて、インバータ２２６およびインバータ２２８から
は、時刻ｔ４から時刻ｔ５の期間にわたって活性状態と
なる信号ＢＥＱおよび信号ＩＯＥＱが出力される。一
方、パルス発生回路２０６からは、ノードｎ２３の電位
レベルが活性状態（“Ｈ”レベル）となることに応じ
て、時刻ｔ４から時刻ｔ７にわたる期間活性状態
（“Ｌ”レベル）となるパルス信号が出力される。ＮＯ
Ｒ回路２２２から出力される信号ＳＥは、インバータ２
０４の出力レベルが“Ｌ”レベルへと立下がる時刻ｔ５
において、活性状態（“Ｈ”レベル）へと変化する。

【００２３】時刻ｔ６において、書込制御信号／ＷＥが
活性状態へと変化するのに応じて、信号ＷＥＢ１も活性
状態（“Ｌ”レベル）となって、インバータ２２０の出
力レベル、すなわちノードｎ２１の出力レベルが“Ｈ”
レベルへと立上がる。このため、パルス発生回路２０６
の出力レベルは“Ｌ”レベルを維持しているものの、Ｎ
ＯＲ回路２２２から出力される信号ＳＥは、不活性状態
（“Ｌ”レベル）へと変化する。

【００２４】［書込時のデータセットアップタイムが多
い場合の書込直後の読出動作］図１５は、書込時におけ
るデータセットアップタイムが十分な時間とられている
場合の、ＳＲＡＭ２０００の書込直後の読出動作を示す
タイミングチャートである。

【００２５】図１５を参照して、時刻Ｔ０からＴ１の期
間は、図１１に示したメモリセル２１にデータを書込む
ライトサイクルであり、時刻Ｔ１から時刻Ｔ２の期間
は、メモリセル２１と同一ビット線対に接続されるメモ
リセル１１へのデータを読出すリードサイクルであるも
のとする。ここで、読出データと書込データは互いに逆
のデータであるものとし、以下では、説明の簡単のため
に、図１５に示したタイミングチャートにおいては、上
記ライトサイクルとリードサイクルを繰返し行なってい
る場合を示しているものとする。

【００２６】メモリセル２１へのデータ書込動作におい
ては、時刻Ｔ０において、外部アドレス（ＡＸ０〜ＡＸ
ｊ）が変化したことを、ローカルＡＴＤ回路７０が検知
し、活性化された信号ＬＡＴＤがグローバルＡＴＤ回路
７２に与えられる。

【００２７】アドレス信号の各々に対応して１つずつ設
置されているローカルＡＴＤ回路７０からの信号ＬＡＴ
Ｄが、いずれか１つでも活性化されると、グローバルＡ
ＴＤ回路７２は、パルス信号ＧＡＴＤを活性化させる。

【００２８】また、時刻ｔ２において、メモリセル２１
のワード線ＷＬ２が立上がり、メモリセル２１が選択さ
れると同時に、メモリセル１１のワード線ＷＬ１が立下
がり、メモリセル１１は非選択状態となる。

【００２９】外部書込制御信号／ＷＥは時刻Ｔ０におい
て立下がることにより、入力バッファ８２から出力され
る同相の信号ＷＥＢ１が時刻ｔ１において立下がる。

【００３０】信号ＷＥＢ１は、外部入出力端子ＤＱに対
応して設けられる入出力バッファ４０に入力され、信号
ＷＥＢ１が“Ｌ”レベルのとき、すなわち、データ書込
動作時においては、入出力バッファ４０は、外部入出力
端子ＤＱからの入力信号をライトデータバスＷＤＢに出
力する。このとき、入出力バッファ４０中のラッチ回路
は外部からの書込データを受けて保持するものの、ラッ
チ回路からこの保持したデータをライトデータバスＷＤ
Ｂへ出力されることはない。すなわち、ラッチ回路から
直接ライトデータバスＷＤＢへデータが与えられる構成
とはなっていないものとする。

【００３１】一方、信号ＷＥＢ１が“Ｈ”レベルのと
き、すなわちデータ読出動作時においては、入出力バッ
ファ４０は、ライトデータバスＷＤＢを介して伝達され
た読出データを外部入出力端子ＤＱに出力する。

【００３２】また、入出力バッファ４０中のラッチ回路
とリードデータバスＲＤＢとは常に接続された状態であ
る。このため、時刻ｔ１において、信号ＷＥＢ１が立下
がるのに応じて、入出力バッファ４０中のラッチ回路に
書込データが保持される。このため、このラッチ回路中
に保持されたデータに応じて、リードデータバスＲＤＢ
の電位レベルが駆動されることになる。しかしながら、
センスアンプが活性化すると、センスアンプからのリー
ドデータバスＲＤＢへの出力とこのラッチ回路からの出
力とが競合することとなる。このとき、リードデータバ
スＲＤＢの電位レベルは、駆動力がラッチ回路よりも強
いセンスアンプからの出力レベルとなり、入出力バッフ
ァ４０中のラッチ回路のデータもセンスアンプからの出
力レベルに更新されることとなる。

【００３３】また、信号ＷＥＢ１は、ＤＴＤ回路８４に
も入力され、信号ＷＥＢ１が“Ｌ”レベルのときにＤＴ
Ｄ回路８４は活性化され、信号ＷＥＢ１が“Ｈ”レベル
のときには、ＤＴＤ回路８４は非活性化される。

【００３４】ＤＴＤ回路８４は、活性状態である期間中
は、ライトデータバスＷＤＢのレベル変化を検知し、パ
ルス信号ＤＴＤを出力する。しかしながら、図１５に示
したタイミングチャートにおいては、ライトデータバス
ＷＤＢ上のレベルは変化しない場合を示しているので、
ＤＴＤパルスは発生していない。

【００３５】さらに、信号ＷＥＢ１は、図１１のパルス
発生回路２００に入力され、パルス発生回路２００内に
おいて、立下がり遅延回路２０８を介して、時刻ｔ４に
おいて、同相の信号ＷＥＢ２が立下がる。これに応じ
て、時刻ｔ９から時刻ｔ１０の幅をもつパルス信号ＷＲ
Ｅがパルス発生回路２００から出力される。

【００３６】パルス信号ＷＲＥが活性化している期間が
書込動作期間となる。この書込動作期間中の時刻ｔ１１
から時刻ｔ１３まで、データ書込回路８６が活性化さ
れ、ＩＯ線対の電位および選択されたビット線対の電位
レベルを書込レベルに駆動する。

【００３７】時刻ｔ１０において、パルス信号ＷＲＥが
立上がるのに応じて、データ書込回路８６が非活性状態
となり、ビット線対およびＩＯ線対の電位は時刻ｔ１３
から時刻ｔ１４までの遷移時間を経て、読出レベルとな
る。ここで、信号ＷＥＢ２の信号ＷＥＢ１に対する立下
がり遅延時間は、外部から与えられたアドレス信号に応
じて対応するメモリセルが選択された後に書込動作に入
る必要があるために、信号ＷＥＢ２の立下がりの時点
が、ワード線の切換わりの時点（時刻ｔ２）よりも後に
なるように設定されている。

【００３８】メモリセル１１のデータ読出動作において
は、時刻Ｔ１において、外部アドレス（ＡＸ０〜ＡＸ
ｊ）が変化したことをローカルＡＴＤ回路７０が検知
し、信号ＬＡＴＤを出力し、これに応じて、グローバル
ＡＴＤ回路７２からパルス信号ＧＡＴＤが出力される。
パルス信号ＧＡＴＤは、図１１に示したパルス発生回路
２００に入力される。パルス発生回路２００内において
信号ＧＡＴＤに応じて、時刻ｔ６から時刻ｔ７の幅をも
つパルス信号ＢＥＱ，信号ＩＯＥＱおよび時刻ｔ７から
時刻ｔ８の幅をもつパルス信号ＳＥが発生する。

【００３９】パルス信号ＢＥＱが活性状態となっている
期間は、ビット線対がイコライズ状態にある期間であ
り、パルス信号ＩＯＥＱが活性状態となっている期間は
ＩＯ線対がイコライズ状態にある期間である。

【００４０】パルス信号ＳＥが活性化している期間は、
センスアンプが活性状態にある期間である。

【００４１】したがって、時刻ｔ６から時刻ｔ７の期間
において、ビット線対ＢＬ，ＢＬＢ、ＩＯ線対ＩＯ，Ｉ
ＯＢがともに同電位とされる。

【００４２】時刻ｔ７において、センスアンプ３６が活
性化し、ＩＯ線対の電位差を増幅して、時刻ｔ１６にお
いて、増幅された信号がセンスアンプ３６からリードデ
ータバスＲＤＢへ出力される。入出力バッファ４０のラ
ッチ回路は、リードデータバスＲＤＢにより伝達された
読出データを保持し、かつ外部入出力端子ＤＱに読出デ
ータを出力する。

【００４３】時刻ｔ８において、センスアンプ３６は非
活性状態となる。以上の説明において、センスアンプ３
６が活性状態となる時刻ｔ７は、外部から与えられたア
ドレス信号に応じて選択されるワード線の切換わり時刻
ｔ３と同時となるように設定されているものとする。

【００４４】

【発明が解決しようとする課題】［書込時のデータセッ
トアップタイムが少ない場合の書込直後の読出動作］図
１６は、書込動作時におけるデータセットアップタイム
が十分な時間でない場合のＳＲＡＭ２０００の書込直後
の読出動作を説明するためのタイミングチャートであ
る。

【００４５】図１５と同様に、時刻Ｔ０から時刻Ｔ１
は、図１１に示したメモリセル２１にデータを書込むラ
イトサイクルであり、時刻Ｔ１から時刻Ｔ２は、メモリ
セル２１と同一ビット線対に接続されているメモリセル
１１のデータを読出するリードサイクルであるものとす
る。また、読出データと書込データは互いに逆のデータ
である。さらに、図１６においては、上記ライトサイク
ルとリードサイクルとが交互に繰返されているものとす
る。

【００４６】図１５に示したタイミングチャートと図１
６に示したタイミングチャートの異なる点は、図１６に
おいては、データセット時間が遅くなっているものとす
る。

【００４７】以下、図１６に示した書込動作時における
データセットアップタイムが多い場合と比較しながら説
明する。

【００４８】メモリセル２１へのデータの書込動作にお
いては、時刻Ｔ０において、外部アドレス（ＡＸ０〜Ａ
Ｘｊ）が変化するのに応じて、パルス信号ＧＡＴＤが活
性化する。図１５に示した場合と同様に、書込動作には
このパルス信号ＧＡＴＤは関与しない。

【００４９】また、時刻ｔ２において、メモリセル２１
のワード線ＷＬ２が立上がり、メモリセル２１が選択さ
れると同時に、メモリセル１１のワード線ＷＬ１が立下
がりメモリセル１１が非選択状態となる。

【００５０】外部書込制御信号／ＷＥが時刻Ｔ０におい
て立下がることにより、入力バッファ８２から出力され
る同相の信号ＷＥＢ１が、時刻ｔ１において立下がる。

【００５１】この信号ＷＥＢ１の立下がりに応じて、外
部入出力端子ＤＱからの入力信号が、入力バッファ４０
を介してライトデータバスＷＤＢへ出力される。このラ
イトデータバスＷＤＢ上の電位レベルの変化に応じて、
時刻ｔ１において、ＤＴＤ回路８４からＤＴＤパルス信
号が出力される。

【００５２】しかしながら、このとき信号ＷＥＢ２は、
“Ｈ”レベルであるために、このＤＴＤパルス信号は書
込動作には関与しない。

【００５３】続いて、信号ＷＥＢ１が“Ｌ”レベルの期
間である時刻ｔ１〜時刻ｔ５において、入力バッファ４
０中のラッチ回路には書込データが入力される。このと
き、時刻ｔ１においてはラッチ回路の格納データとライ
トデータバスＷＤＢ上の信号レベルとが同レベルとなっ
ているため、入力バッファ４０中のラッチ回路のデータ
の書込は発生しない。また、図１５において説明したの
と同様に、リードデータバスＲＤＢの電位レベルも変化
しない。

【００５４】時刻ｔ１における信号ＷＥＢ１の立下がり
に応じて、時刻ｔ４において信号ＷＥＢ２が立下がり、
これに応じてパルス信号ＷＲＥが活性状態（“Ｌ”レベ
ル）となって、パルス発生回路２１８により規定される
所定の期間活性状態を維持することになる。

【００５５】ところで、このようにして発生したパルス
信号ＷＲＥと、時刻ｔ２２においてライトデータバスＷ
ＤＢ上の信号レベルが変化して発生するＤＴＤパルス信
号に応じて活性化するパルス信号ＷＲＥとが互いに重な
り合い、結果として、時刻ｔ９から時刻ｔ１０の間で活
性状態となるパルス信号ＷＲＥが発生する。

【００５６】パルス信号ＷＲＥが活性化している期間が
書込期間となる。これに応じて、時刻ｔ１１から時刻ｔ
１２において、逆データ（“／Ｄ”）の書込動作が行な
われ、時刻ｔ１２から時刻ｔ１３において、正規データ
（“Ｄ”）の書込動作が行なわれる。

【００５７】また、時刻ｔ２２において、入出力バッフ
ァ４０中のラッチ回路のデータが外部から与えられた書
込データに応じて書換えられ、リードデータバスＲＤＢ
のレベルが反転することになるが、図１５において説明
したのと同様に、このレベル反転は書込動作には関与し
ない。

【００５８】メモリセル１１のデータ読出動作において
は、時刻ｔ１において、外部アドレス信号（ＡＸ０〜Ａ
Ｘｊ）が変化するのに応じて、パルス信号ＧＡＴＤが活
性化する。

【００５９】図１５において説明したのと同様に、パル
スＧＡＴＤは、図１１のパルス発生回路２００に与えら
れ、これに応じて、パルス信号ＢＥＱ，ＩＯＥＱ，ＳＥ
が活性化する。

【００６０】時刻ｔ６から時刻ｔ７の期間において、ビ
ット線対ＢＬ，ＢＬＢおよびＩＯ線対ＩＯ，ＩＯＢがイ
コライズ状態となる。時刻ｔ１０においてデータ書込回
路８６が非活性状態となってから時刻ｔ６までにビット
線対およびＩＯ線対が書込レベルから読出レベルへ遷移
しきれていないために、時刻ｔ７においてビット線対Ｂ
Ｌ，ＢＬＢおよびＩＯ線対ＩＯ，ＩＯＢがともに同電位
になりきれない。

【００６１】このため、ビット線対ＢＬ，ＢＬＢおよび
ＩＯ線対ＩＯ，ＩＯＢの反転が図１５に示した場合にお
いては、時刻ｔ７であったのに対し、図１６に示した場
合においては、時刻ｔ１８となってしまう。このため、
センスアンプが時刻ｔ７〜ｔ１８において、本来必要と
されるべきデータとは逆のデータ（“Ｄ”）を読込み、
時刻ｔ１９までこのような逆データ（“Ｄ”）を信号Ｓ
ＯＵＴとして出力する。

【００６２】このため、図１５に示した場合よりも、よ
り遅れた時刻ｔ１６においてセンスアンプから読出デー
タ（“／Ｄ”）がリードデータバスＲＤＢへ出力され、
入出力バッファ４０中のラッチ回路に保持されるととも
にこの読出データが外部入出力端子ＤＱに出力されるこ
とになる。

【００６３】以上説明したとおり、従来のＳＲＡＭ２０
００においては、書込動作時のデータセットアップタイ
ムが多い場合よりも少ない場合の方が読出アクセス時間
が遅くなってしまう場合が存在する。このことは、ＳＲ
ＡＭ２０００の高速動作の妨げとなってしまう。

【００６４】このような問題点を解決するためには、た
とえば、センスアンプが逆データを読込まなくするため
に、ビット線対、およびＩＯ線対のイコライズ期間を延
ばして、センスアンプの活性化タイミングを遅らせるこ
とも考えられる。しかしながら、このような方法では、
データセットアップタイムが多い場合よりもデータセッ
トアップタイムが少ない場合においてデータ読出速度が
遅くなることには変わりなく、同様にＳＲＡＭ２０００
の高速化の妨げとなる。

【００６５】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、書込動作直
後の読出動作において、書込動作時のデータセットアッ
プタイムを少なくした場合においても、読出アクセス時
間が遅くなることを抑制することが可能な半導体記憶装
置を提供することである。

【００６６】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、 行列状に配列された複数のメモリセルを含
むメモリセルアレイと、メモリセルアレイの行に対応し
て設けられる複数のワード線と、メモリセルアレイの列
に対応して設けられる複数のビット線対と、外部からの
アドレス信号に応じて対応するワード線を選択し、選択
されたワード線に対応する複数のメモリセルに接続され
るビット線対のうち、アドレス信号に応じて対応するビ
ット線対を選択するメモリセル選択手段と、読出動作に
おいて、選択されたビット線対を介して読出されたデー
タを増幅する読出増幅手段と、書込動作において、選択
されたビット線対に対して書込データを与える駆動手段
と、選択されたビット線対上のデータを読出増幅手段に
伝達し、かつ、駆動手段からの書込データを選択された
ビット線対に伝達するデータ線対と、ビット線対および
データ線対の電位レベルをイコライズするイコライズ手
段と、書込動作において外部から与えられたデータを保
持し、読出動作において読出増幅手段からのデータを保
持して出力するラッチ手段と、アドレス信号の変化を検
出してアドレス遷移検出信号を活性化するアドレス遷移
検出手段と、外部から与えられるデータの変化を検出し
て、書込データ遷移検出信号を活性化するデータ遷移検
出手段と、半導体記憶装置の書込動作および読出動作を
制御する制御手段とを備え、制御手段は、読出動作にお
いて、アドレス遷移検出信号の活性化に応じて、第１の
所定期間は、読出増幅手段を活性化させ、かつ、イコラ
イズ手段を不活性化し、第１の所定期間以外の期間は、
イコライズ手段を活性化し、書込動作において、外部か
らの書込制御信号、書込データ遷移検出信号およびアド
レス遷移検出手段に応じて、第２の所定期間は、駆動手
段を活性化させ、かつ、イコライズ手段を不活性化し、
第２の所定期間以外の期間は、イコライズ手段を活性化
する。

【００６７】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、第１の所定期
間は、少なくとも外部アドレス信号に応じて、対応する
ビット線対が選択されてから読出データがラッチ手段に
保持されるまでの時間以上であり、多くとも半導体記憶
装置の読出サイクルの最小サイクル時間において、第１
の所定期間の終了時点が外部からのアドレスに対応した
読出サイクルが終了する以前となる時間である。

【００６８】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、第２の所定期
間は、少なくとも外部アドレス信号に応じて、対応する
ビット線対が選択されてから書込データが選択されたメ
モリセルに保持されるまでの時間以上であり、多くと
も、書込制御信号が最小パルス幅であって、かつ外部か
ら与えられるデータのタイミングを最小のセットアップ
時間とした場合において、第２の所定期間の終了時点が
外部からのアドレスに対応した書込サイクルが終了する
以前となる時間である。

【００６９】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、制御手段は、
読出増幅手段の活性化を指示する第１のパルス信号を発
生する第１のパルス発生手段を含み、第１のパルス発生
手段は、外部からの設定に応じて第１のパルス信号のパ
ルス幅を可変とする第１のパルス幅設定手段を有し、駆
動手段の活性化を指示する第２のパルス信号を発生する
第２のパルス発生手段をさらに含み、第２のパルス発生
手段は、外部からの設定に応じて第２のパルス信号のパ
ルス幅を可変とする第２のパルス幅設定手段を有する。

【００７０】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１のＳＲＡＭ１０００の構成を示す概略ブ
ロック図であり、図１１と対比される図である。

【００７１】ＳＲＡＭ１０００の構成が、図１１に示し
た従来のＳＲＡＭ２０００の構成と異なる点は、パルス
発生回路１００の構成である。したがって、同一部分に
は同一符号を付してその説明は繰返さない。

【００７２】図２は、図１に示したパルス発生回路１０
０の構成を示す概略ブロック図である。

【００７３】パルス発生回路１００は、グローバルアド
レス遷移検出信号ＧＡＴＤと入力バッファ８２からの信
号ＷＥＢ１とを受けるＮＡＮＤ回路１０２と、ＮＡＮＤ
回路１０２の出力ノードｎ２２と入力ノードが接続し、
ノードｎ２２の電位レベルを反転して出力するインバー
タ１０４と、インバータ１０４の出力ノードｎ２３に出
力されるパルス信号を受けて、所定の長さのパルス幅を
有するパルス信号を出力ノードｎ２４に出力するパルス
発生回路１０６と、信号ＷＥＢ１を受けて反転して出力
ノードｎ２１に出力するインバータ１０８と、パルス発
生回路１６の出力およびインバータ１０８の出力を受け
て、センスアンプ活性化信号ＳＥを出力するＮＯＲ回路
１１０と、信号ＷＥＢ１を受けて、その立下がり時間か
ら所定の時間遅延した後に立下がる信号ＷＥＢ２を出力
する立下がり時間遅延回路１１２と、立下がり時間遅延
回路１１２の出力を受けるインバータ１１４と、インバ
ータ１１４の出力および信号ＧＡＴＤを受けるＮＡＮＤ
回路１１６と、立下がり遅延回路１１２の活性化に応じ
て所定のパルス幅のパルス信号を出力するパルス発生回
路１１８と、３つの入力ノードがそれぞれＮＡＮＤ回路
１１６の出力ノードｎ２５と、パルス発生回路１１８の
出力ノードｎ２６と、信号ＤＴＤが与えられるノードと
に接続する３入力ＮＡＮＤ回路１２０と、３入力ＮＡＮ
Ｄ回路１２０の出力ノードｎ２７に出力されるパルス信
号を受けて、所定の時間のパルス幅に伸長して出力する
パルス発生回路１２２と、信号ＷＥＢ２とパルス発生回
路１２２の出力ノードｎ２８の電位レベルとを受けて内
部書込制御信号ＷＲＥを出力するＮＯＲ回路１２４と、
信号ＳＥと信号ＷＲＥとを受けて、ビット線イコライズ
信号ＢＥＱを出力するＮＯＲ回路１２６と、信号ＳＥと
信号ＷＲＥとを受けて、ＩＯ線対イコライズ信号ＩＯＥ
Ｑを出力するＮＯＲ回路１２８とを含む。

【００７４】図３（ａ）は、図２に示したパルス発生回
路１１８の構成を示す回路図であり、図３（ｂ）は図２
に示した立下がり時間遅延回路１１２の構成を示す回路
図である。

【００７５】図３（ａ）を参照して、パルス発生回路１
１８は、入力信号ＩＮ１（立下がり時間遅延回路１１２
の出力信号に相当）を受けるインバータ１１８２と、イ
ンバータ１１８２の出力を受けて所定時間遅延して反転
した信号を出力する遅延回路１１８４と、遅延回路１１
８４の出力およびインバータ１１８２の出力を受けて、
出力信号ＯＵＴ１（ノードｎ２６の電位レベルに相当）
を出力するＮＡＮＤ回路１１８６とを含む。

【００７６】遅延回路１１８４は、奇数段のカスケード
接続されたインバータを含む。図３（ａ）においては、
遅延回路１１８４が３段のインバータ列を含む場合が例
示的に示されている。

【００７７】立下がり時間遅延回路１１２は、入力信号
ＩＮ２（信号ＷＥＢ１に相当）を受けるインバータ１１
２２とインバータ１１２２の出力を受けて、所定時間遅
延して出力する遅延回路１１２４と、遅延回路１１２４
の出力とインバータ１１２２の出力とを受けて出力信号
ＯＵＴ２（信号ＷＥＢ２に相当）を出力するＮＡＮＤ回
路１１２６とを含む。

【００７８】遅延回路１１２４は、カスケード接続され
た偶数段のインバータを含む。図３（ｂ）においては遅
延回路１１２４が４段のインバータを含む場合が例示的
に示されている。

【００７９】図４（ａ）は図３（ａ）に示したパルス発
生回路１１８の動作を説明するためのタイミングチャー
トであり、図４（ｂ）は図３（ｂ）に示した立下がり時
間遅延回路１１２の動作を説明するためのタイミングチ
ャートである。

【００８０】以下では、インバータ１１８２の出力ノー
ドをｎ３１で、遅延回路１１８４の出力ノードをｎ３２
で表わすことにする。

【００８１】時刻ｔ０において入力信号ＩＮ１が“Ｌ”
レベルに立下がるのに応じて、ノードｎ３１の電位レベ
ルは“Ｈ”レベルに立上がる。これに応じて、時刻ｔ０
において出力信号ＯＵＴ１は“Ｈ”レベルから“Ｌ”レ
ベルへと立下がる。

【００８２】時刻ｔ０から遅延回路１１８４の遅延時間
ｔｗ１０２だけ遅延した時刻ｔ１において、ノードｎ３
２の電位レベルは“Ｈ”レベルから“Ｌ”レベルへと立
下がる。

【００８３】これに応じて、出力信号ＯＵＴ１は“Ｈ”
レベルへと立上がる。すなわち、パルス発生回路１１８
は、入力信号ＩＮ１のパルス幅にかかわりなく、遅延回
路１１８４により決定される遅延時間の幅を有するパル
ス信号を出力する。

【００８４】次に、立下がり遅延回路１１２の動作につ
いて説明する。以下では、インバータ１１２２の出力ノ
ードをｎ３６で、遅延回路１１２４の出力ノードをｎ３
７で表わすことにする。

【００８５】図４（ｂ）を参照して、時刻ｔ０におい
て、入力信号ＩＮ２が“Ｌ”レベルに立下がるのに応じ
て、ノードｎ３６のレベルは“Ｈ”レベルに立上がる。
時刻ｔ０から遅延回路１１２４によって規定される遅延
時間ｔｗ１０７だけ遅延した時刻ｔ１において、ノード
ｎ３７のレベルは“Ｈ”レベルに立上がる。この時点
で、出力信号ＯＵＴ２が“Ｌ”レベルに立下がる。

【００８６】時刻ｔ２において、入力信号ＩＮ２が
“Ｈ”レベルに立上がると、これに応じて、ノードｎ３
６のレベルは“Ｌ”レベルに立下がり、出力信号ＯＵＴ
２は、ノードｎ３７のレベルにかかわりなく“Ｈ”レベ
ルに復帰する。

【００８７】すなわち、図３（ｂ）に示した立下がり時
間遅延回路１１２においては、入力信号ＩＮ２の立下が
り時間から遅延回路１１２４により規定される時間ｔｗ
１０７だけ遅延した時間に出力信号ＯＵＴ２が立下が
り、入力信号ＩＮ２が立上がるのに応じて出力信号ＯＵ
Ｔ２も立上がることになる。

【００８８】図５は、図２に示したパルス発生回路１０
６の構成を示す概略ブロック図である。

【００８９】なお、図２に示したパルス発生回路１２２
も基本的に同様の構成を有する。パルス発生回路１０６
は、入力信号ＩＮ３を受けて各々所定時間だけ遅延しか
つパルス幅を伸長する互いに直列に接続された複数個の
遅延回路４１と、入力信号ＩＮ３と、遅延回路４１の中
間の接続ノードｎ４１の出力信号と、直列接続された遅
延回路４１の最終段の出力ノードｎ４２の電位レベルと
を受けて出力信号ＯＵＴ３を出力する３入力ＮＯＲ回路
４４とを含む。

【００９０】図６は、遅延回路４１の構成を示す概略ブ
ロック図である。遅延回路４１は、入力信号ＩＮ４を受
けるインバータ４１２と、インバータ４１２の出力を受
けて出力するインバータ４１４と、インバータ４１４の
出力を受けるインバータ４１６と、インバータ４１６の
出力を受けて出力信号ＯＵＴ４を出力するインバータ４
１８とを含む。

【００９１】インバータ４１２とインバータ４１８と
は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接
続された１対のｐチャネルＭＯＳトランジスタおよびｎ
チャネルＭＯＳトランジスタにより構成される。

【００９２】これに対して、インバータ４１４は、出力
ノードｎ５２と接地電位ＧＮＤとの間に互いに直列に接
続された３つのｎチャネルＭＯＳトランジスタ４１４２
〜４１４６と、出力ノードｎ５２と電源電位Ｖｄｄとの
間に接続されるｐチャネルＭＯＳトランジスタ４１４８
とを含む。

【００９３】ｐチャネルＭＯＳトランジスタ４１４８の
ゲートおよびｎチャネルＭＯＳトランジスタ４１４２〜
４１４６のゲートは共通にインバータ４２の出力ノード
ｎ５１と接続している。

【００９４】インバータ４１６は、出力ノードｎ５３と
電源電位Ｖｄｄとの間に直列に接続されたｐチャネルＭ
ＯＳトランジスタ４１６２〜４１６６と、出力ノードｎ
５３と接地電位ＧＮＤとの間に接続されたｎチャネルＭ
ＯＳトランジスタ４１６８とを含む。ｐチャネルＭＯＳ
トランジスタ４１６２〜４１６６のゲートとｎチャネル
ＭＯＳトランジスタ４１６８のゲートとは、共通にイン
バータ４１４の出力ノードｎ５２と接続されている。

【００９５】図７は、図６に示した遅延回路４１の動作
を説明するためのタイミングチャートである。

【００９６】時刻ｔ１において、入力信号ＩＮ４が
“Ｈ”レベルに立上がる。これに応じてインバータ４１
２の出力ノードのｎ５１の電位レベルは“Ｌ”レベルに
立下がる。続いて、インバータ４１４の出力ノードｎ５
２の電位レベルはノードｎ５１の電位レベル変化により
駆動されるｐチャネルＭＯＳトランジスタ４１４８によ
り充電されて“Ｈ”レベルに立上がる。

【００９７】一方、インバータ４１６の出力ノードｎ５
３の電位レベルは、ノードｎ５２の電位レベルの変化に
応じて駆動されるｎチャネルＭＯＳトランジスタ４１６
８より放電されて“Ｌ”レベルに立下がる。これに応じ
て、インバータ４１８から出力される信号ＯＵＴ４は
“Ｈ”レベルに時刻ｔ２において立上がる。

【００９８】続いて時刻ｔ３において入力信号Ｉｎ４が
“Ｌ”レベルに立下がると、これに応じて、インバータ
４１２の出力ノードｎ５１の電位レベルは“Ｈ”レベル
に立上がる。

【００９９】続いて、ノードｎ５１の電位レベルに応じ
て駆動される互いに直列に接続されたｎチャネルＭＯＳ
トランジスタ４１４２〜４１４６により、ノードｎ５２
が放電されその電位レベルは“Ｌ”レベルに立下がって
いく。しかしながら、３つのｎチャネルＭＯＳトランジ
スタが直列に接続されているため、そのオン抵抗の影響
により、ノードｎ５２の電位レベル変化は入力信号ＩＮ
４等の変化の速度よりもゆるやかなものとなる。そのた
め、ノードＮ５２の電位レベルが“Ｈ”レベルに立上が
ってから、次段のインバータ４１６の論理しきい値に達
する時刻ｔ４までの時間は、入力信号ＩＮ４のパルス幅
ｔｗ１２１よりも大きなものとなる。

【０１００】インバータ４１６についてもインバータ４
１４と同様にして、“Ｌ”から“Ｈ”まで立上がる速度
は、ノードｎ５１の立上がる速度に比べてゆるやかなも
のとなる。

【０１０１】これに応じて、インバータ４１８から出力
される出力信号ＯＵＴのパルス幅ｔｗ１２２は、入力信
号ＩＮ４のパルス幅ｔｗ１２１よりも大きなものとな
る。

【０１０２】図５に示したパルス発生回路においては、
このような遅延回路４１が複数が直列に接続されている
ため、入力信号ＩＮ３のパルス幅に比べて、複数段接続
された遅延回路４１の最終段からの出力信号のパルス幅
は入力信号のパルス幅に比べて伸長されたものとなって
いる。

【０１０３】図８は、図５に示したパルス発生回路１０
６の動作を説明するためのタイミングチャートである。

【０１０４】時刻ｔ０において入力信号ＩＮ３が“Ｈ”
レベルに立上がる。これに応じて、出力信号ＯＵＴ３の
レベルは“Ｌ”レベルに立下がる。

【０１０５】入力信号ＩＮ３が“Ｈ”レベルに立上がる
ことに応じて、時刻ｔ１においてノードｎ４１のレベル
が“Ｈ”レベルに立上がり、時刻ｔ３においてノードｎ
４２のレベルが“Ｈ”レベルへと立上がる。

【０１０６】時刻ｔ２において入力信号ＩＮ３のレベル
は“Ｌ”レベルに立下がる。しかしながら、ノードｎ４
１は、遅延回路４１により伸長されたパルス幅で変化す
る。同様にして、ノードｎ４２の電位レベルも入力信号
のパルス幅よりもより大きなパルス幅ｔｗ１１１で変化
する。出力信号ＯＵＴ３は、最終的にノードｎ４２の電
位レベルが“Ｌ”レベルに立下がる時点で“Ｈ”レベル
へと立上がる。

【０１０７】したがって、出力信号ＯＵＴ３は、入力信
号ＩＮ３のパルス幅よりも伸長されたパルス幅ｔｗ１１
２を有するパルス信号となる。

【０１０８】図９は、図１に示したＳＲＡＭ１０００の
動作を説明するためのタイミングチャートであり、図１
６と対比される図である。

【０１０９】すなわち、図９においては、書込動作時の
データセットアップタイムが少ない場合の書込直後の読
出動作が示されている。

【０１１０】書込動作においては、図１６と同様に活性
化するパルス信号ＷＲＥは、信号ＷＥＢに応じて期間ｔ
９〜ｔ１５１において活性化され、かつ、信号ＤＴＤに
応じて期間ｔ１５３〜ｔ１０で活性化される。この２つ
の期間において、パルス信号ＷＲＥはともに同等のパル
ス幅を持つ。

【０１１１】ただし、ＳＲＡＭ１０００においては、信
号ＷＲＥのパルス幅は、少なくとも所望のアドレスのメ
モリセルへのデータ書込が完了するまでの期間以上であ
り、外部書込制御信号ＷＥを最小ライトパルス幅（製品
規格上の最小ライトパルス幅）にしたとき、およびデー
タ入力のタイミングを最小データセットアップ時間（製
品規格上の最小データセットアップ時間）にしたとき、
多くともパルスの終了のエッジを、次のアドレスに対す
るサイクルが開始されるまでに発生させるようにしてい
る。

【０１１２】読出動作においては、図１６に示した従来
のＳＲＡＭ２０００と同様に、信号ＧＡＴＤに応じてパ
ルス信号ＳＥが期間ｔ６〜ｔ８において活性化する。し
かしながら、ＳＲＡＭ１０００においては、パルス信号
ＳＥのパルス幅は少なくとも所望のアドレスが選択され
てから出力データがラッチ回路に保持されるまでの期間
以上であり、多くとも最小リードサイクル（製品規格上
のリードサイクルにおける最小サイクルタイム）におい
て、パルス信号ＳＥの終了のエッジを次のアドレスのサ
イクルになる（時間Ｔ２）までに発生させるようにして
いる。

【０１１３】また、書込動作期間（ＷＲＥパルス発生期
間）である時刻ｔ９〜時刻ｔ１５１と時刻ｔ１５３〜時
刻ｔ１０、および読出動作期間（ＳＥパルス活性化期
間）である時刻ｔ６〜時刻ｔ８以外の期間では、信号Ｂ
ＥＱおよび信号ＩＯＥＱはともに“Ｈ”レベルであっ
て、ビット線対ＢＬ，ＢＬＢおよびＩＯ線対ＩＯ，ＩＯ
Ｂはイコライズ状態となっている。したがって、ＳＲＡ
Ｍ１０００においては、時刻ｔ６からセンスアンプが出
力を開始しているので、従来のＳＲＡＭ２０００のイコ
ライズ期間（図１６における時刻ｔ６から時刻ｔ７の期
間）の分だけ、データセットアップタイムが多い場合よ
りも読出アクセスが高速化される。

【０１１４】このような構成とすることで、書込動作時
におけるデータセットアップタイムが製品規格上で最も
少なくなっている場合においても、データセットアップ
タイムが多い場合よりも読出アクセスが遅くならず、か
つ従来のＳＲＡＭにおけるデータセットアップタイムが
多い場合よりも、さらに読出アクセス時間を高速化する
ことが可能となる。

【０１１５】［実施の形態２］図１０は本発明の実施の
形態２のＳＲＡＭにおけるパルス発生回路中の遅延回路
３４１の構成を示す回路図である。

【０１１６】すなわち、実施の形態２のＳＲＡＭは、実
施の形態１のＳＲＡＭ１０００の構成において、図２に
示したパルス発生回路１００中のパルス発生回路１０６
およびパルス発生回路１２２中に含まれる遅延回路４１
が、図１０に示す遅延回路３４１となっている点を除い
て、ＳＲＡＭ１０００と同様の構成を有する。

【０１１７】遅延回路３４１は、図６に示した遅延回路
４１の構成に加えて、さらに、ｎチャネルＭＯＳトラン
ジスタ４１４６と４１４４との接続点と、電源電位に一
端が接続されるキャパシタＣ１の他端との間にヒューズ
素子Ｆ１が設けられ、ｎチャネルＭＯＳトランジスタ４
１４２のソースドレイン間にヒューズ素子Ｆ２が設けら
れている。

【０１１８】さらに、遅延回路３４１は、遅延回路４１
の構成に加えて、ｐチャネルＭＯＳトランジスタ４１６
４と４１６６の接続ノードと、一端が接地電位と接続す
るキャパシタＣ２の他端との間にヒューズ素子Ｆ３が設
けられ、ｐチャネルＭＯＳトランジスタ４１６２のソー
スドレイン間にヒューズ素子Ｆ４が設けられる構成とな
っている。

【０１１９】たとえば、ヒューズ素子Ｆ１が接続された
状態では、直列に接続されたｎチャネルＭＯＳトランジ
スタ４１４２〜４１４６が駆動すべき負荷の量が増大す
ることとなり、インバータ４１４の遅延時間はヒューズ
素子が切断されていない場合に比べて遅くなることにな
る。

【０１２０】一方ヒューズ素子Ｆ２が切断されていない
場合、ｎチャネルＭＯＳトランジスタ４１４４のソース
が直接接地電位と結合することとなるため、ヒューズ素
子Ｆ２が切断されていない場合に比べて遅延時間は小さ
くなることになる。

【０１２１】同様のことがインバータ４１６についても
言える。すなわち、ヒューズ素子Ｆ１、ヒューズ素子Ｆ
２、ヒューズ素子Ｆ４およびヒューズ素子Ｆ３をレーザ
トリミング等により選択的に切断するこにとより、回路
変更を行なうことなく個別にパルス信号ＷＲＥと信号Ｓ
Ｅのパルス幅を変更することが可能となる。

【０１２２】このような構成とすることで、製品規格に
合わせて容易にパルス信号ＷＲＥと信号ＳＥのパルス幅
を設定することが可能となる。

【０１２３】

【発明の効果】請求項１〜請求項３記載の半導体記憶装
置は、書込直後の読出動作において、書込動作時のデー
タセットアップタイムを少なくした場合にも読出動作速
度をデータセットアップタイムが十分ある場合よりも、
より速くすることが可能であるという効果を奏する。

【０１２４】請求項４記載の半導体記憶装置は、外部か
ら第１の所定期間および第２の所定期間を製品規格に合
わせて設定することが可能であり、製造時の回路構成を
変更することなく製品規格に合った最適の動作状態で半
導体記憶装置のアクセス時間を高速化することが可能と
なる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のＳＲＡＭ１０００の
構成を示す概略ブロック図である。

【図２】 パルス発生回路１００の構成を示す概略ブロ
ック図である。

【図３】 パルス発生回路１００の部分回路図であり、
図３（ａ）はパルス発生回路１１８の、図３（ｂ）は立
下がり時間遅延回路１１２の構成をそれぞれ示す概略ブ
ロック図である。

【図４】 パルス発生回路１００の部分回路の動作を説
明するためのタイミングチャートであり、図４（ａ）は
パルス発生回路１１８の動作を説明するための、図４
（ｂ）は立下がり時間遅延回路１１２の動作をそれぞれ
説明するためのタイミングチャートである。

【図５】 パルス発生回路１０６の構成を示す概略ブロ
ック図である。

【図６】 遅延回路４１の構成を示す回路図である。

【図７】 遅延回路４１の動作を説明するためのタイミ
ングチャートである。

【図８】 パルス発生回路１０６の動作を説明するため
のタイミングチャートである。

【図９】 ＳＲＡＭ１０００の動作を説明するためのタ
イミングチャートである。

【図１０】 本発明の実施の形態２のＳＲＡＭにおける
遅延回路３４１の構成を示す回路図である。

【図１１】 従来のＳＲＡＭ２０００の構成を示す概略
ブロック図である。

【図１２】 パルス発生回路２００の構成を示す概略ブ
ロック図である。

【図１３】 パルス発生回路２００の動作を説明するた
めの第１のタイミングチャートである。

【図１４】 パルス発生回路２００の動作を説明するた
めの第２のタイミングチャートである。

【図１５】 ＳＲＡＭ２０００の動作を説明するための
第１のタイミングチャートである。

【図１６】 ＳＲＡＭ２０００の動作を説明するための
第２のタイミングチャートである。

【符号の説明】

１０ メモリセルアレイ、１１，１２，２１，２２ メ
モリセル、３０ ビット線イコライザ、３１ ビット線
負荷、３２ カラムゲート、３４ ＩＯ線イコライザ、
３６ センスアンプ、３８ データ出力回路、４０ 入
出力バッファ、５０．０〜５０．ｊ 入力バッファ、５
２ プリデコーダ、５４ ロウデコーダ、６０．０〜６
０．ｋ 入力バッファ、６２ プリデコーダ、６４ カ
ラムデコーダ、７０ ローカルＡＴＤ回路、７２ グロ
ーバルＡＴＤ回路、８２ 入力バッファ、８４ ＤＴＤ
回路、８６ データ書込回路、１００，２００ パルス
発生回路、１０００，２０００ ＳＲＡＭ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
   アレイと、 前記メモリセルアレイの行に対応して設けられる複数の
   ワード線と、 前記メモリセルアレイの列に対応して設けられる複数の
   ビット線対と、 外部からのアドレス信号に応じて対応するワード線を選
   択し、前記選択されたワード線に対応する複数のメモリ
   セルに接続されるビット線対のうち、前記アドレス信号
   に応じて対応するビット線対を選択するメモリセル選択
   手段と、 読出動作において、前記選択されたビット線対を介して
   読出されたデータを増幅する読出増幅手段と、 書込動作において、前記選択されたビット線対に対して
   書込データを与える駆動手段と、 前記選択されたビット線対上のデータを前記読出増幅手
   段に伝達し、かつ、前記駆動手段からの前記書込データ
   を前記選択されたビット線対に伝達するデータ線対と、 前記ビット線対および前記データ線対の電位レベルをイ
   コライズするイコライズ手段と、 書込動作において外部から与えられたデータを保持し、
   読出動作において前記読出増幅手段からのデータを保持
   して出力するラッチ手段と、 前記アドレス信号の変化を検出してアドレス遷移検出信
   号を活性化するアドレス遷移検出手段と、 前記外部から与えられるデータの変化を検出して、書込
   データ遷移検出信号を活性化するデータ遷移検出手段
   と、 前記半導体記憶装置の書込動作および読出動作を制御す
   る制御手段とを備え、 前記制御手段は、 読出動作において、前記アドレス遷移検出信号の活性化
   に応じて、第１の所定期間は、前記読出増幅手段を活性
   化させ、かつ、前記イコライズ手段を不活性化し、前記
   第１の所定期間以外の期間は、前記イコライズ手段を活
   性化し、 書込動作において、外部からの書込制御信号、前記書込
   データ遷移検出信号および前記アドレス遷移検出手段に
   応じて、第２の所定期間は、前記駆動手段を活性化さ
   せ、かつ、前記イコライズ手段を不活性化し、前記第２
   の所定期間以外の期間は、前記イコライズ手段を活性化
   する、半導体記憶装置。
2. 【請求項２】 前記第１の所定期間は、少なくとも前記
   外部アドレス信号に応じて、対応するビット線対が選択
   されてから読出データが前記ラッチ手段に保持されるま
   での時間以上であり、多くとも前記半導体記憶装置の読
   出サイクルの最小サイクル時間において、前記第１の所
   定期間の終了時点が前記外部からのアドレスに対応した
   読出サイクルが終了する以前となる時間である、請求項
   １記載の半導体記憶装置。
3. 【請求項３】 前記第２の所定期間は、少なくとも前記
   外部アドレス信号に応じて、対応するビット線対が選択
   されてから書込データが選択されたメモリセルに保持さ
   れるまでの時間以上であり、多くとも、前記書込制御信
   号が最小パルス幅であって、かつ前記外部から与えられ
   るデータのタイミングを最小のセットアップ時間とした
   場合において、前記第２の所定期間の終了時点が前記外
   部からのアドレスに対応した書込サイクルが終了する以
   前となる時間である、請求項２記載の半導体記憶装置。
4. 【請求項４】 前記制御手段は、 前記読出増幅手段の活性化を指示する第１のパルス信号
   を発生する第１のパルス発生手段を含み、 前記第１のパルス発生手段は、外部からの設定に応じて
   前記第１のパルス信号のパルス幅を可変とする第１のパ
   ルス幅設定手段を有し、 前記駆動手段の活性化を指示する第２のパルス信号を発
   生する第２のパルス発生手段をさらに含み、 前記第２のパルス発生手段は、外部からの設定に応じて
   前記第２のパルス信号のパルス幅を可変とする第２のパ
   ルス幅設定手段を有する、請求項１記載の半導体記憶装
   置。