JP2000123574A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 主副ビット線構成を有する半導体記憶装置に
おいて、メインビット線の先端長の長さを調節すること
により、メインビット線間のカップリングノイズを完全
にキャンセルすることができる半導体記憶装置を提供す
る。 【解決手段】 複数のメインセンスアンプ４ａ、４ｂ、
４ｃ、４ｄと、複数のサブセンスアンプ列６ａ、６ｂ、
６ｃ、６ｄと、各メインセンスアンプと各サブセンスア
ンプ列とを接続する夫々１対のメインビット線対３と、
サブセンスアンプ列間に配置されたメモリセルアレイと
を有し、各メインビット線対３はそのメインビット線２
ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈがその
配置位置を交互に変えるように複数回交差していると共
に、前記メインセンスアンプ列から最も遠いサブセンス
アンプ列から前記メインビット線を長さδだけ突出させ
ており、前記メインセンスアンプ内のメインビット線の
配線長をα、メインセンスアンプとそれに最も近いサブ
センスアンプ列との間隔をβ、サブセンスアンプ列間の
間隔をγとしたとき、前記δは、γ−α−βである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メインビット線、
メインセンスアンプ及びサブセンスアンプを備え主副ビ
ット線構成を有する半導体記憶装置に関し、特にメイン
ビット線間の結合雑音（以下 カップリングノイズとい
う。）を低減した半導体記憶装置に関する。

【０００２】

【従来の技術】従来、折り返し型ビット線対構成を有す
る半導体記憶装置において、ビット線間のカップリング
ノイズを抑えるために、一対のビット線の間に、別の一
対のビット線対を配置する構成を基本構成として、いず
れか一方のビット線対を構成する２本のビット線を、そ
の長さ方向の中間位置で交差させることによりカップリ
ングノイズを低減させる方法が開示されている（特開平
２−１８３４８９号公報）。即ち、この従来の方法で
は、アレイの中心でビット線が交差されている。

【０００３】また、他の従来の方法としては、隣接する
２つのビット線対が、一方のビット線対の間に他方のビ
ット線対のうち１本のビット線が配置される組み合わせ
を有し、他方のビット線対は、対を構成する２本のビッ
ト線をその長手方向の中間位置で交差させることにより
カップリングノイズを抑える構成のものが開示されてい
る（特開平２−１８３４９１号公報）。

【０００４】更に、従来、主副ビット線構成で、且つメ
インビット線が折り返し型ビット線対構成を有する半導
体記憶装置において、メインビット線間のカップリング
ノイズを抑えるために、メインビット線を途中でツイス
トし、カップリングノイズをキャンセルする方法があ
る。

【０００５】

【発明が解決しようとする課題】しかし、上述の特開平
２−１８３４８９号公報及び特開平２−１８３４９１号
公報に開示されているビット線のカップリングノイズを
抑える方法では、ビット線のカップリングノイズを十分
に抑えることができなかった。

【０００６】一方、従来の主副ビット線構成の場合に
は、メインビット線はメインセンスアンプ内にも配線と
してレイアウトされており、このメインセンスアンプ内
のカップリングノイズもキャンセルされるようにツイス
ト位置を決定しなければならないと共に、メインビット
線のツイスト位置は、チップ面積を抑えるためにサブセ
ンスアンプ部にしなければならないという問題点があっ
た。

【０００７】また、ツイストだけでメインセンスアンプ
内のカップリングノイズをキャンセルするためには、サ
ブセンスアンプ部以外のところでツイストを行うことが
必要になり、チップ面積が増大するという問題があっ
た。

【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、主副ビット線構成を有する半導体記憶装置
において、メインビット線の先端長の長さを調節するこ
とにより、メインビット線間のカップリングノイズを完
全にキャンセルすることができる半導体記憶装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数のメインセンスアンプと、複数のサブセン
スアンプ列と、各メインセンスアンプと各サブセンスア
ンプ列とを接続する夫々１対のメインビット線対と、サ
ブセンスアンプ列間に配置されたメモリセルアレイとを
有し、各メインビット線対はそのメインビット線がその
配置位置を交互に変えるように複数回交差していると共
に、前記メインセンスアンプ列から最も遠いサブセンス
アンプ列から前記メインビット線を長さδだけ突出させ
ており、前記メインセンスアンプ内のメインビット線の
配線長をα、メインセンスアンプとそれに最も近いサブ
センスアンプ列との間隔をβ、サブセンスアンプ列間の
間隔をγとしたとき、前記δは、γ−α−βであること
を特徴とする。

【００１０】本発明においては、前記メインビット線対
の交差位置は、例えば、前記サブセンスアンプ列の位置
である。

【００１１】また、一例として、前記サブセンスアンプ
列間には、２アレイ分のメモリセルを配置し、前記メイ
ンセンスアンプ列とそれに最も近いサブセンスアンプ列
との間には、１アレイ分のメモリセルを配置し、前記δ
を、（１アレイ分の長さ）−αとすることができる。

【００１２】更に、本発明においては、前記交差位置
は、１つおきのサブセンスアンプ列の位置に設けるか、
又は、３つおきのサブセンスアンプ列の位置に設けるこ
とができる。

【００１３】更にまた、隣接するメインビット線対は、
異なるサブセンスアンプ列にて交差していることが好ま
しい。

【００１４】本発明においては、各メインビット線対は
そのメインビット線がその配置位置を交互に変えるよう
に複数回交差していると共に、前記メインセンスアンプ
列から最も遠いサブセンスアンプ列から前記メインビッ
ト線を長さδだけ突出させており、前記メインセンスア
ンプ内のメインビット線の配線長をα、メインセンスア
ンプとそれに最も近いサブセンスアンプ列との間隔を
β、サブセンスアンプ列間の間隔をγとしたとき、δが
γ−α−βとなるようにメインビット線の長さを調節し
ているので、メインビット線が同じ距離だけ隣接し、隣
接するメインビット線の隣接容量が等しいので、夫々か
ら受けるカップリングノイズの大きさは等しくなり、そ
のカップリングノイズは打ち消し合う。これにより、メ
インビット線のカップリングノイズを完全にキャンセル
することができる。

【００１５】

【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図１は、本発
明の実施例に係る半導体記憶装置のブロック図である。

【００１６】本発明の実施例に係る半導体装置１は、メ
インビット線（ＧＢＬＴ０）２ａ及び（ＧＢＬＮ０）２
ｂからなるメインビット線対３、メインビット線（ＧＢ
ＬＴ１）２ｃ及び（ＧＢＬＮ１）２ｄからなるメインビ
ット線対３、メインビット線（ＧＢＬＴ２）２ｅ及び
（ＧＢＬＮ２）２ｆからなるメインビット線対３、メイ
ンビット線（ＧＢＬＴ３）２ｇ及び（ＧＢＬＮ３）２ｈ
からなるメインビット線対３の４組のメインビット線対
３と、４つのメインセンスアンプ（ＭＳＡ０）４ａ、
（ＭＳＡ１）４ｂ、（ＭＳＡ２）４ｃ、（ＭＳＡ３）４
ｄからなるメインセンスアンプ列５と、４つのサブセン
スアンプ列（ＳＳＡ０）６ａ、（ＳＳＡ１）６ｂ、（Ｓ
ＳＡ２）６ｃ、（ＳＳＡ３）６ｄが間隔γで配置されて
いるサブセンスアンプ７とで構成されている。これらサ
ブセンスアンプ列６ａ、６ｂ、６ｃ、６ｄ間には、２ア
レイ分のメモリセルが配置されている。また、メインセ
ンスアンプ列５とこのメインセンスアンプ列５に最も近
いサブセンスアンプ列６ｄとの間には、１アレイ分のメ
モリセルが配置されている。

【００１７】メインビット線２ａ、２ｃ、２ｅ、２ｇ
は、夫々電源電圧Ｖｃｃに接続され、メインビット線２
ｂ、２ｄ、２ｆ、２ｈは、夫々接地電位Ｇｎｄに接続さ
れている。更に、サブセンスアンプ７には、夫々サブビ
ット線（図示せず）が接続され、サブビット線は、ワー
ド線（図示せず）と交差している。サブビット線とワー
ド線との交点にはメモリセルアレイ（図示せず）が設け
られている。

【００１８】半導体装置１は、主副ビット線構成をと
り、１つのメインセンスアンプ４ａに１組の２本のメイ
ンビット線２ａ、２ｂからなるメインビット線対３の後
端部が接続されると共に、１組のメインビット線対３を
通して先端側に向かって４つのサブセンスアンプ列６
ａ、６ｂ、６ｃ、６ｄが接続されている。このメインビ
ット線対３はサブセンスアンプ列６ｂ、６ｄの位置でサ
ブセンスアンプ列６ｃを飛ばして、１つおきに交差部８
が形成されている。即ち、交差部８の間隔は、サブセン
スアンプ１個である。

【００１９】また、１つのメインセンスアンプ４ｂに１
組の２本のメインビット線２ｃ、２ｄからなるメインビ
ット線対３の後端部が接続されると共に、１組のメイン
ビット線対３を通して先端側に向かって４つのサブセン
スアンプ列６ａ、６ｂ、６ｃ、６ｄが接続されている。
このメインビット線対３はサブセンスアンプ列６ａ、６
ｃの位置でサブセンスアンプ列６ｂを飛ばして、１つお
きに交差部８が形成されている。即ち、交差部８の間隔
は、サブセンスアンプ１個である。

【００２０】更に、１つのメインセンスアンプ４ｃに１
組の２本のメインビット線２ｅ、２ｆからなるメインビ
ット線対３の後端部が接続されると共に、１組のメイン
ビット線対３を通して先端側に向かって４つのサブセン
スアンプ列６ａ、６ｂ、６ｃ、６ｄが接続される。この
メインビット線対３はサブセンスアンプ列６ｂ、６ｄの
位置でサブセンスアンプ６ｃを飛ばして、１つおきに交
差部８が形成されている。即ち、交差部８の間隔は、サ
ブセンスアンプ１個である。

【００２１】更にまた、１つのメインセンスアンプ４ｄ
に１組の２本のメインビット線２ｇ、２ｈからなるメイ
ンビット線対３の後端部が接続されると共に、１組のメ
インビット線対３を通して先端側に向かって４つのサブ
センスアンプ列６ａ、６ｂ、６ｃ、６ｄが接続される。
このメインビット線対３はサブセンスアンプ列６ａ、６
ｃの位置でサブセンスアンプ６ｂを飛ばして、１つおき
に交差部８が形成されている。即ち、交差部８の間隔
は、サブセンスアンプ１個である。

【００２２】即ち、サブセンスアンプ６ａ、６ｃの位置
に形成されている交差部８と、サブセンスアンプ列６
ｂ、６ｄの位置に形成されている交差部８とは、互いに
位置が異なり、整合しない位置に形成されている。

【００２３】メインセンスアンプ列５から最も遠いサブ
センスアンプ列６ａからメインビット線を長さδだけ突
出させてある。メインセンスアンプ４ａ、４ｂ、４ｃ、
４ｄ内のメインビット線２ａ、２ｂ、２ｃ、２ｄ、２
ｅ、２ｆ、２ｇ、２ｈの配線長をα、メインセンスアン
プ列５とそれに最も近いサブセンスアンプ列６ｄとの間
隔をβ、サブセンスアンプ列６ａ、６ｂ、６ｃ、６ｄ間
の間隔をγとしたとき、δは、下記数式１を満たす長さ
に調節されている。

【００２４】

【数１】δ＝γ−α−β

【００２５】例えば、各サブセンスアンプ列６ａ、６
ｂ、６ｃ、６ｄの間に２アレイ分のメモリセルが配置さ
れ、メインセンスアンプ列５とメインセンスアンプ列５
に最も近いサブセンスアンプ６ｄとの間には１アレイ分
のメモリセルが配置され、メインセンスアンプ列５から
最も遠いサブセンスアンプ６ａの先には、１アレイ分の
メモリセルが設けられている。

【００２６】この場合には、メインセンスアンプ列５か
ら最も遠いサブセンスアンプ６ａより先のメインビット
線２ａ、２ｂの長をδとすれば、δは、下記数式２を満
たす長さに調節される。

【００２７】

【数２】δ＝（１アレイ分の長さ）−α

【００２８】このようにメインビット線２ａ、２ｂの長
さを先端で調節することにより、逆相で等しい電位であ
る電源電圧Ｖｃｃ及び接地電位Ｇｎｄとに接続されてい
るメインビット線２ａ、２ｂは、隣接したメインセンス
アンプ４ｂに接続されるメインビット線対３のデータ側
とリファレンス側の両方から、逆相で等しい大きさのカ
ップリングノイズを受けることになり、結果としてメイ
ンビット線２ａ、２ｂへのカップリングノイズの影響は
完全にキャンセルされる。なお、メインセンスアンプ４
ａ、４ｂ、４ｃ、４ｄから最も遠いサブセンスアンプ６
ａから先のメインビット線２ａ、２ｂは、回路動作上不
要であるため、δの長さは自由に変えることができる。

【００２９】次に、本実施例に係る半導体記憶装置１の
動作について説明する。メインセンスアンプ４ａが活性
化されるとメインビット線対３に相補の信号レベルが書
き込まれ、選択されたサブセンスアンプ６ａに信号が伝
達される。メインビット線２ａに信号が書き込まれる
際、メインビット線２ａは、隣接するメインビット線２
ｂからカップリングノイズを受ける。

【００３０】本実施例において、例えば、メインビット
線２ｃはメインビット線２ａ、２ｂ、２ｅ及び２ｆと隣
接している。ここで、メインビット線２ｃは、メインビ
ット線２ａ及びメインビット線２ｂと同じ距離だけ隣接
して配置されている。従って、隣接容量が等しいので、
夫々のメインビット線２ａ、２ｂから受けるカップリン
グノイズの大きさは等しくなる。メインビット線２ａ及
びメインビット線２ｂは、夫々、電源電圧Ｖｃｃと接地
電位Ｇｎｄの逆相の信号を受けるので、そのカップリン
グノイズは打ち消されることになる。同様に、メインビ
ット線２ｅ及びメインビット線２ｆからのカップリング
ノイズは打ち消される。結果として、メインビット線２
ｃはカップリングノイズの影響を全く受けることがなく
なる。夫々のメインビット線２ａ、２ｂ、２ｄ、２ｅ、
２ｆ、２ｇ、２ｈに関しても同様のことがいえる。

【００３１】また、本実施例において、半導体装置１
は、４つのメインビット線対３とメインセンスアンプ列
５とサブセンスアンプ７とからなる構成としたが、これ
に限定されるものではなく、上述の記載を満たす範囲に
内で構成されていればよく、メインビット線対３、メイ
ンセンスアンプ列４及びサブセンスアンプ７の個数は特
に限定されるものではない。

【００３２】次に、本発明の他の実施例について図２を
参照して具体的に説明する。図２は、本発明の他の実施
例に係る半導体装置のブロック図である。なお、本発明
の実施例と同一構成物には、同一符号を付し、その詳細
な説明は省略する。本実施例においては、実施例と比較
して、サブセンスアンプ７を構成するサブセンスアンプ
列の個数及び交差部８の間隔が異なり、それ以外の構成
は同一である。

【００３３】本実施例においては、４組のメインビット
線２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈか
らなるメインビット線対３と４つのメインセンスアンプ
４ａ、４ｂ、４ｃ、４ｄからなるメインセンスアンプ列
５と、８つのサブセンスアンプ列６ａ、６ｂ、６ｃ、６
ｄ、６ｅ、６ｆ、６ｇ、６ｈからなるサブセンスアンプ
７とで構成されている。４つのメインセンスアンプ４
ａ、４ｂ、４ｃ、４ｄのうち、奇数番目のメインセンス
アンプ４ａ、４ｃに接続されている奇数番目のメインビ
ット線対３、３は、夫々、サブセンスアンプ６ｂ、６ｇ
に交差部８が形成されている。４つのメインセンスアン
プ４ａ、４ｂ、４ｃ、４ｄのうち、偶数番目のメインセ
ンスアンプ４ｂ、４ｄに接続されている偶数番目のメイ
ンビット線対３、３は夫々、サブセンスアンプ６ａ、６
ｅで交差されている。いずれのビット線対３において
も、交差部８の間隔は、サブセンスアンプ３つである。
奇数番目のメインセンスアンプ４ａ、４ｃ及び偶数番目
のメインセンスアンプ４ｂ、４ｄは、夫々、整合しない
位置に交差部８が形成されている。また、先端長δは、
上記数式１を満たすように調節されている。

【００３４】次に、本発明の実施例に係る半導体記憶装
置１の動作について説明する。先ず、メインセンスアン
プ４ａが活性化されるとメインビット線対３に相補の信
号レベルが書き込まれ、選択されたサブセンスアンプ６
ａに信号が伝達される。メインビット線２ａに信号が書
き込まれる際、メインビット線２ａは、隣接するメイン
ビット線２ｂからカップリングノイズを受ける。

【００３５】本実施例において、例えば、メインビット
線２ｃはメインビット線２ａ、２ｂ、２ｅ及び２ｆと隣
接している。ここで、メインビット線２ｃは、メインビ
ット線２ａ及びメインビット線２ｂと同じ距離だけ隣接
して配置されている。即ち、隣接容量は等しいので、夫
々のメインビット線２ａ、２ｂから受けるカップリング
ノイズの大きさは等しくなる。メインビット線２ａ及び
メインビット線２ｂは逆相の信号を受けるので、そのカ
ップリングノイズは打ち消されることになる。同様に、
メインビット線２ｅ及びメインビット線２ｆからのカッ
プリングノイズは打ち消される。結果として、メインビ
ット線２ｃはカップリングノイズの影響を全く受けるこ
とがなくなる。夫々のメインビット線に関しても同様の
ことがいえる。

【００３６】また、本実施例においては、メインセンス
アンプ４ａ、４ｂ、４ｃ、４ｄから最も遠いサブセンス
アンプ６ａより先のメインビット線２の先端長δを調整
することにより、メインビット線対３の交差部８の間隔
をサブセンスアンプ１つではない構成とすることができ
ると共に、サブセンスアンプの個数を増やしてもカップ
リングノイズを打ち消すことができる。

【００３７】上述のいずれの実施例においても、交差部
８の間隔及び位置は、特に限定されるものではなく、一
定の間隔をもって、隣接する２つのメインビット線対３
が異なる位置に形成されていればよく、サブセンスアン
プ列６ａ、６ｂ、６ｃ、６ｄの構成により適宜変更可能
である。

【００３８】また、上述のいずれの実施例においても、
サブセンスアンプ列６ａ、６ｂ、６ｃ、６ｄ間の間隔γ
は、２アレイ分のメモリセルに限定されるものではな
く、適宜間隔γを変更することができる。また、メイン
センスアンプ列５とこのメインセンスアンプ列５に最も
近いサブセンスアンプ列６ｄとの間隔βは、１アレイ分
のメモリセルに限定されるものではなく、適宜間隔βを
変更することができる。

【００３９】更に、上述のいずれの実施例においても、
サブセンスアンプ列６ａ、６ｂ、６ｃ、６ｄでメインビ
ット線対３を交差させることにより、チップ面積の増大
を防ぐことができる。

【００４０】

【発明の効果】以上、詳述したように本発明において、
各メインビット線対はそのメインビット線がその配置位
置を交互に変えるように複数回交差していると共に、前
記メインセンスアンプ列から最も遠いサブセンスアンプ
列から前記メインビット線を長さδだけ突出させてお
り、前記メインセンスアンプ内のメインビット線の配線
長をα、メインセンスアンプとそれに最も近いサブセン
スアンプ列との間隔をβ、サブセンスアンプ列間の間隔
をγとしたとき、δがγ−α−βとなるようにメインビ
ット線の長さを調節しているので、メインビット線のカ
ップリングノイズを完全にキャンセルすることができ
る。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体記憶装置のブロッ
ク図である。

【図２】本発明の他の実施例に係る半導体記憶装置のブ
ロック図である。

【符号の説明】

１：半導体記憶装置 ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈ：メ
インビット線 ３：メインビット線対 ４ａ、４ｂ、４ｃ、４ｄ：メインセンスアンプ ５：メインセンスアンプ列 ６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ：サ
ブセンスアンプ列 ７：サブセンスアンプ ８：交差部 α：配線長 β、γ：間隔 δ：長さ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 JJ12 KA38 KB16 PP02 5B024 AA04 BA05 BA09 CA09 CA21 CA27 5F083 LA03

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のメインセンスアンプと、複数のサ
   ブセンスアンプ列と、各メインセンスアンプと各サブセ
   ンスアンプ列とを接続する夫々１対のメインビット線対
   と、サブセンスアンプ列間に配置されたメモリセルアレ
   イとを有し、各メインビット線対はそのメインビット線
   がその配置位置を交互に変えるように複数回交差してい
   ると共に、前記メインセンスアンプ列から最も遠いサブ
   センスアンプ列から前記メインビット線を長さδだけ突
   出させており、前記メインセンスアンプ内のメインビッ
   ト線の配線長をα、メインセンスアンプとそれに最も近
   いサブセンスアンプ列との間隔をβ、サブセンスアンプ
   列間の間隔をγとしたとき、前記δは、γ−α−βであ
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 前記メインビット線対の交差位置は、前
   記サブセンスアンプ列の位置であることを特徴とする請
   求項１に記載の半導体記憶装置。
3. 【請求項３】 前記サブセンスアンプ列間には、２アレ
   イ分のメモリセルが配置され、前記メインセンスアンプ
   列とそれに最も近いサブセンスアンプ列との間には、１
   アレイ分のメモリセルが配置されており、前記δは、
   （１アレイ分の長さ）−αであることを特徴とする請求
   項１又は２に記載の半導体記憶装置。
4. 【請求項４】 前記交差位置は、１つおきのサブセンス
   アンプ列の位置に設けられていることを特徴とする請求
   項２に記載の半導体記憶装置。
5. 【請求項５】 前記交差位置は、３つおきのサブセンス
   アンプ列の位置に設けられていることを特徴とする請求
   項２に記載の半導体記憶装置。
6. 【請求項６】 隣接する２つのメインビット線対は、異
   なるサブセンスアンプ列にて交差していることを特徴と
   する請求項２，４，又は５に記載の半導体記憶装置。