DE102019005871A1

DE102019005871A1 - Verfahren zur herstellung eines halbleiterbauelements

Info

Publication number: DE102019005871A1
Application number: DE102019005871.2A
Authority: DE
Inventors: Irfan Rahim; Raminda Madurawe
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2018-09-10
Filing date: 2019-08-20
Publication date: 2020-03-12
Also published as: CN110890329A; CN110890329B; JP2020057770A; US20200083231A1; US10964705B2

Abstract

In einer Ausführungsform kann ein Verfahren zur Herstellung eines Halbleiterbauelements die Erweiterung eines Gate-Leiters eines Transistors umfassen, um eine Grenze eines Wannenbereichs zu überlagern, in dem der Transistor ausgebildet ist. Der Gate-Leiter kann sich erstrecken, um einen elektrischen Kontakt mit einem Gate-Leiter eines zweiten Transistors herzustellen, der außerhalb des Wannenbereichs ausgebildet ist. Ein Kontaktleiter kann aufgebracht werden, um die ersten und die zweiten Gate-Leiter elektrisch und physikalisch in Kontakt zu bringen und um auch die Grenze des Wannenbereichs zu überlagern.

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung steht in Zusammenhang mit Elektronik und bezieht sich insbesondere auf Halbleiter, deren Strukturen sowie Verfahren zum Ausbilden von Halbleiterbauelementen.
In der Vergangenheit nutzte die Halbleiterindustrie verschiedene Verfahren und Strukturen, um statische Direktzugriffsspeicher (SRAMs) zu bilden. Eine herkömmliche SRAM-Zelle nutzt sechs miteinander verbundene Transistoren und wird oft als eine 6T-SRAM-Zelle bezeichnet. Unter bestimmten Umständen konnte eine Verbindung zu einem Gate einer der Transistoren der 6T-SRAM-Zelle unterbrochen werden und die Trennung konnte während der normalen und anfänglichen Prüfung des Speichers mit der defekten Zelle nicht erkannt werden. Diese Fehlerart wurde oft erst erkannt, nachdem der Speicher für einen längeren Zeitraum in Gebrauch war. Solche Fehler führten oft zu zeitaufwendigen und teuren Produktrückgaben und dem Austausch des Produkts.
Dementsprechend ist es wünschenswert, über eine SRAM-Zelle zu verfügen, die solche Fehler minimiert.
Figurenliste

1 veranschaulicht schematisch einen Abschnitt einer Ausführungsform einer 6T-SRAM-Schaltung gemäß der vorliegenden Erfindung;
2 veranschaulicht eine vergrößerte Draufsicht eines Abschnitts eines Beispiels einer Ausführungsform eines Halbleiterbauelements, das zumindest einen Teil der Schaltung von 1 gemäß der vorliegenden Erfindung enthält;
3 veranschaulicht einen vergrößerten Querschnitt eines Abschnitts des Halbleiterbauelements von 2 gemäß der vorliegenden Erfindung;
4 veranschaulicht verschiedene andere Schaltungen, welche die Struktur des Bauelements von 1-3 gemäß der vorliegenden Erfindung nutzen können; und
5 veranschaulicht schematisch ein Beispiel eines Abschnitts einer Ausführungsform einer Schaltung, die infolge fehlender Abschnitte eines Isolators gemäß der vorliegenden Erfindung gebildet werden kann.

Aus Gründen der Einfachheit und Klarheit der Darstellung(en) sind die Elemente in den Abbildungen nicht notwendigerweise maßstabsgetreu, einige der Elemente können zum Zweck der Veranschaulichung übertrieben dargestellt sein, und die gleichen Bezugszeichen in unterschiedlichen Abbildungen bezeichnen die gleichen Elemente, sofern nicht anders angegeben. Zusätzlich werden Beschreibungen und Details bekannter Schritte und Elemente aus Gründen der Einfachheit der Beschreibung weggelassen. Wie hierin verwendet, bedeutet das stromführende Element oder die stromführende Elektrode ein Element einer Vorrichtung, das Strom durch die Vorrichtung leitet, wie beispielsweise eine Source oder ein Drain eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOS) oder ein Emitter oder ein Kollektor eines Bipolartransistors oder eine Kathode oder Anode einer Diode, und ein Steuerelement oder eine Steuerelektrode bedeutet ein Element der Vorrichtung, das den Stromfluss durch die Vorrichtung leitet, wie beispielsweise ein Gate eines MOS-Transistors oder eine Basis eines Bipolartransistors. Außerdem kann ein stromführendes Element Strom in einer Richtung durch eine Vorrichtung leiten, wie zum Beispiel in eine Vorrichtung eintretenden Strom, und ein zweites stromführendes Element kann Strom in einer entgegengesetzten Richtung durch die Vorrichtung leiten, wie Strom, der die Vorrichtung verlässt. Obwohl die Vorrichtungen hierin als bestimmte N-Kanal- oder P-Kanal-Vorrichtungen oder als bestimmte N- oder P-dotierte Gebiete erklärt werden, werden Durchschnittsfachleute verstehen, dass gemäß den Ausführungsformen der vorliegenden Erfindung ergänzende Vorrichtungen ebenso möglich sind. Durchschnittsfachleute auf dem Gebiet verstehen, dass sich der Leitfähigkeitstyp auf den Mechanismus bezieht, durch den die Leitung erfolgt, wie etwa durch Leitung von Löchern oder Elektronen, daher steht der Leitfähigkeitstyp in keinem Zusammenhang mit der Dotierungskonzentration, sondern in Zusammenhang mit dem Dotierungstyp, wie z. B. P- oder N-dotiert. Fachleute werden feststellen, dass die hier verwendeten Bezeichnungen während, solange und bei in Bezugnahme auf die Bedienung der Schaltung keine exakten Begriffe sind, die bedeuten, dass eine Aktion genau mit Beginn einer anderen Aktion stattfindet, sondern es eine kurze, aber gerechtfertigte Verzögerung, wie zum Beispiel eine Übertragungsverzögerung zwischen der anfänglichen Aktion und der Reaktion, die dadurch ausgelöst wird, auftreten kann. Zusätzlich bedeutet der Begriff solange, dass eine bestimmte Aktion mindestens während eines Teils der Dauer einer anfänglichen Handlung stattfindet. Die Verwendung der Begriffe annähernd oder im Wesentlichen bedeutet, dass der Wert eines Elements einen Parameter aufweist, von dem erwartet wird, dass er nahe bei einem angegebenen Wert oder einer Position liegt. Wie in dem Fachgebiet bekannt ist, gibt es jedoch immer geringe Abweichungen, die verhindern, dass die Werte oder Positionen genau so sind, wie sie angegeben sind. Es ist im Fachgebiet wohlbekannt, dass Abweichungen von bis zu etwa zehn Prozent (10 %) (und bis zu zwanzig Prozent (20 %) für einige Elemente, einschließlich Halbleiter-Dotierungskonzentrationen) als angemessene Abweichungen vom genau beschriebenen Idealziel angesehen werden. In Bezug auf einen Zustand eines Signals bedeutet der Begriff „aktiviert“ einen aktiven Zustand des Signals, und der Begriff „deaktiviert“ bedeutet einen inaktiven Zustand des Signals. Der tatsächliche Spannungswert oder logische Zustand (wie beispielsweise eine „1“ oder eine „0“) des Signals hängt davon ab, ob eine positive oder negative Logik verwendet wird. Somit kann entweder eine hohe Spannung oder eine hohe Logik oder eine niedrige Spannung oder eine niedrige Logik aktiviert sein, je nachdem, ob eine positive oder negative Logik verwendet wird, und es kann entweder eine niedrige Spannung oder ein niedriger Zustand oder eine hohe Spannung oder eine hohe Logik deaktiviert sein, je nachdem, ob eine positive oder negative Logik verwendet wird. Hierin wird eine positive Logik verwendet, aber die Fachleute verstehen, dass eine negative Logik ebenfalls verwendet werden kann. Die Begriffe erste, zweite, dritte und dergleichen in den Ansprüchen oder/und in der detaillierten Beschreibung der Zeichnungen, wie sie in einem Teil eines Namens eines Elements verwendet werden, werden zur Unterscheidung zwischen ähnlichen Elementen verwendet und nicht notwendigerweise zur Beschreibung einer Sequenz, entweder zeitlich, räumlich, in Rangordnung oder auf irgendeine andere Weise. Es versteht sich, dass die so verwendeten Begriffe unter geeigneten Umständen austauschbar sind und dass die hierin beschriebenen Ausführungsformen in der Lage sind, in anderen Sequenzen als hierin beschrieben oder veranschaulicht zu arbeiten. Eine Bezugnahme auf „eine Ausführungsform“ bedeutet, dass ein in Verbindung mit der Ausführungsform beschriebenes besonderes Merkmal, eine Struktur oder Eigenschaft in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Somit beziehen sich die Begriffe „in einer Ausführungsform“ an verschiedenen Stellen in dieser Spezifikation nicht notwendigerweise auf dieselbe Ausführungsform, aber in einigen Fällen schon. Ferner können die bestimmten Merkmale, Strukturen oder Eigenschaften auf jede geeignete Weise kombiniert werden, wie es für Durchschnittsfachleute in einer oder mehreren Ausführungsformen offensichtlich ist. Zur Klarheit der Zeichnungen sind dotierte Gebiete von Strukturen von Bauelementen so dargestellt, dass sie im Allgemeinen geradlinige Kanten und präzise Winkelecken aufweisen. Jedoch verstehen die Fachleute, dass aufgrund der Diffusion und Aktivierung von Dotierstoffen die Kanten von dotierten Gebieten im Allgemeinen keine geraden Linien und die Ecken keine genauen Winkel sein können.
Zusätzlich veranschaulicht die Beschreibung den Aufbau einer Zelle (wobei die Körperbereiche eine Vielzahl von Zellenbereichen sind) und nicht eines einzelnen Zellenkörpers (wobei der Körperbereich aus einem einzelnen Gebiet besteht, das in einem länglichen Muster gebildet ist, typischerweise in einem Serpentinenmuster). Es ist jedoch beabsichtigt, dass die Beschreibung sowohl auf eine zellulare Implementierung als auch auf eine einzige Basisimplementierung anwendbar ist.
Die im Folgenden dargestellten und beschriebenen Ausführungsformen können in geeigneter Weise Ausführungsformen aufweisen und/oder durch Fehlen eines Elementes ausgeführt werden, was hierin nicht spezifisch offenbart ist.
DETAILLIERTE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt schematisch einen Abschnitt einer Ausführungsform einer 6T-SRAM-Schaltung 10, welche die Reduktion von Fehlern unterstützt. Zum Beispiel Fehler, die sich aus einer offenen Verbindung mit einem Gate eines der Transistoren der Schaltung 10 ergeben. Schaltung 10 schließt Speicherknoten 21 und 23 ein, die verwendet werden, um einen Wert zu speichern, welcher der Schaltung 10 zugewiesen ist. Ein P-Kanal-Transistor 11 und ein N-Kanal-Transistor 12, die jeweils Drains aufweisen, sind mit dem Knoten 21 verbunden. Ein P-Kanal-Transistor 13 und ein N-Kanal-Transistor 14 der Schaltung 10 weisen jeweils Drains auf, die mit einem Knoten 23 verbunden sind. Ein N-Kanal-Zugriffstransistor 17 weist eine Source auf, die mit dem Knoten 21 verbunden ist, und ein N-Kanal-Zugriffstransistor 18 weist eine Source auf, die mit dem Knoten 23 verbunden ist. Ein Drain des Transistors 17 ist mit einem Bitleitungsleiter 16 (BL) an einem Knoten 15 verbunden, und ein Drain des Transistors 18 ist mit einem Bitleitungsstableiter 19 (BLB) an einem Knoten 20 verbunden. Fachleute verstehen, dass zum Speichern eines Bits von Information innerhalb der Schaltung 10 der Bitleitungsleiter 16 (BL) und der Bitleitungsstableiter 19 (BLB) zu entgegengesetzten Zuständen geleitet werden und die Transistoren 17 und 18 über einen Wortleitungsleiter 25 (WL) aktiviert werden, so dass die Knoten 21 und 23 zu entgegengesetzten Zuständen geleitet werden. Die Transistoren 17 und 18 werden dann deaktiviert und die an den Knoten 21 und 23 gespeicherten Zustände werden durch jeweilige Transistorpaare 11-12 und 13-14 aufrechterhalten. Um die Aufrechterhaltung der Speicherzustände zu unterstützen, ist ein Gate des Transistors 11 gemeinsam mit einem Gate des Transistors 12 und mit dem Knoten 23 verbunden. Zusätzlich ist ein Gate des Transistors 13 gemeinsam mit einem Gate des Transistors 14 und mit dem Knoten 21 verbunden. Fachleute verstehen, dass die Source und der Drain eines Transistors, einschließlich der Transistoren 17 und 18, je nachdem, welcher Transistor die hohe Spannung und welcher die niedrige Spannung erhält, invertiert werden können. Somit wird zum besseren Verständnis die Source der Transistoren 17 und 18 hierin als die Elektrode bezeichnet, die mit den entsprechenden Knoten 21 und 23 verbunden ist.
Nachdem die Informationen oder Daten in der Schaltung 10 gespeichert wurden, befindet sich einer der Knoten 21 oder 23 in einem aktivierten Logikzustand und der andere in einem deaktivierten Logikzustand. Für den einen der Knoten 21 und 23, der in einen Zustand geschrieben wurde, der durch eine höhere Spannung als der andere der Knoten 21 und 23 dargestellt ist, behält der entsprechende der Transistoren 11 oder 13 diese höhere Spannung bei, während der gegenüberliegende der Transistoren 12 und 14 den gegenüberliegenden der Knoten 21 und 23 auf der niedrigeren Spannung hält. Wird beispielsweise Knoten 21 in den Zustand geschrieben, der die höhere Spannung erfordert, so hält der Transistor 11 die Spannung an Knoten 21 aufrecht, nachdem der Transistor 17 deaktiviert wurde.
In früheren SRAM-Zellen bestand ein mögliches Verfahren zum Lesen einer Zelle darin, die Bitleitungsleiter auf einen hohen Pegel vorzuladen und dann die Leiter zu überwachen und zu bestimmen, welcher Leiter in der Spannung abfällt. Wenn während dieses Lesevorgangs die Verbindung zum Gate des P-Kanal-Transistors fehlte, war es möglich, dass der Speicherknoten, der auf die höhere Spannung geschrieben wurde, für einen Zeitraum in der höheren Spannung gehalten werden konnte, selbst wenn der P-Kanal-Transistor vom Gate getrennt ist. In den meisten Fällen resultierte eine solche Bedingung in der Abschaltung des P-Kanal-Transistors. Während der Prüfung einer solchen vorherigen SRAM-Zelle wird der Fehler in der Zelle möglicherweise nicht erkannt, da es zu lange dauern kann, bis die am Speicherknoten gespeicherte Spannung auf einen Wert abfällt, der kleiner als der gespeicherte Wert ist. Daher war es innerhalb der Tests schwierig, einen solchen Fehler in der vorherigen SRAM-Zelle zu erkennen. Fachleute werden erkennen, dass dieser Zustand auch bei dem N-Kanal-Transistor auftreten könnte, wenn statt einer hohen Spannung eine niedrige Spannung verwendet würde, um die Leiter 16 und 19 vorzuladen.
Die Struktur der Schaltung 10 verringert jedoch die Möglichkeit eines offenen Schaltkreises zu dem Gate eines der Transistoren 11 oder 13, wie nachstehend weiter zu sehen sein wird.
2 zeigt eine vergrößerte Draufsicht eines Abschnitts eines Beispiels einer Ausführungsform eines Halbleiterbauelements 35. Ein Beispiel eines Beispiels von zumindest einem Abschnitt einer Ausführungsform der Schaltung 10 wird auf dem Bauelement 35 gebildet.
3 veranschaulicht einen vergrößerten Querschnitt eines Abschnitts des Bauelements 35 entlang der in 2 dargestellten Linie 3-3. Diese Beschreibung bezieht sich auf die 1 bis 3.
Eine Ausführungsform des Bauelements 35 kann auf einem Halbleitersubstrat 100 ausgebildet werden. Substrat 100 kann eine Ausführungsform aufweisen, bei der das Substrat 100 ein Silizium-Halbleitersubstrat ist. Substrat 100 kann eine Ausführungsform aufweisen, die als P-Substrat ausgebildet sein kann. Eine andere Ausführungsform kann einschließen, dass das Substrat 100 so ausgebildet wird, dass es ein darunter liegendes Bulk-Siliziumsubstrat umfasst, das ein darin ausgebildetes dotiertes Gebiet als Substrat 100 aufweist. Ein dotiertes Gebiet eines entgegengesetzten Leitfähigkeitstyps kann auf dem Substrat 100 ausgebildet werden, um einen Wannenbereich oder ein dotiertes Gebiet 66 zu bilden. Gebiet 66 kann zum Bilden von P-Transistoren 11 und 13 verwendet werden. In einer Ausführungsform kann das Gebiet 66 N-dotiert sein. Eine Peripherie des Gebiets 66 liegt entlang einer Grenze 85 des Gebiets 66 an einem benachbarten Abschnitt des Substrats 100 an. Zur Klarheit der Beschreibung und wie hierin verwendet ist eine Grenze 85 ein Abschnitt der Kante der äußeren Peripherie des Gebiets 66, der sich von der Oberfläche des Substrats 100 in das Substrat 100 erstreckt und an das Substrat 100 entlang eines Abschnitts des Gebiets 66 unter den Abschnitten der Transistoren 11 und 13 grenzt. Eine Ausführungsform der Grenze 85 erstreckt sich in einem Winkel von im Wesentlichen achtzig bis im Wesentlichen einhundertzehn Grad von der Oberfläche des Substrats 100 in das Substrat 100.
In einem Abschnitt des Substrats 100 kann eine Ausführungsform der Transistoren 12, 14 und 17-18 ausgebildet werden, die außerhalb des Gebiets 66 liegt. In einigen Ausführungsformen werden die dotierten Gebiete 39, 47 und 53 in dem Substrat 100 ausgebildet, um das aktive Gebiet der Transistoren 12 und 14 zu bilden. Das aktive Gebiet kann auch einen Kanalbereich einschließen. Die dotierten Gebiete 39, 47 und 53 können eine Ausführungsform aufweisen, die denselben Leitfähigkeitstyp wie das Substrat 100 aber eine andere Dotierungskonzentration aufweist, wie zum Beispiel eine höhere Dotierungskonzentration. Gebiet 39 kann eine Ausführungsform aufweisen, welche die Source der Transistoren 12 und 14 bildet. Die Gebiete 47 und 53 können Ausführungsformen aufweisen, die als Drain der jeweiligen Transistoren 12 und 14 gebildet sein können. Eine Ausführungsform der Gebiete 47 und 53 kann auch die Source der jeweiligen Transistoren 17 und 18 bilden. Die Gatterstrukturen 43 und 52 können so ausgebildet werden, dass sie einen Abschnitt des Substrats 100 überlagern, der zwischen den jeweiligen Gebieten 39 und 47 und den Gebieten 39 und 53 liegt. In einem Teil dieses Abschnitts des Substrats 100 kann ein Kanalgebiet für die Transistoren 12 und 14 gebildet werden. Fachleute werden erkennen, dass ein kleiner Teil der dotierten Gebiete 39, 47 und 53 unter den Außenkanten der Gatterstrukturen liegen kann, wie dies durch den gestrichelten Teil der Gebiete 39, 47 und 53 dargestellt ist. Über die Struktur 40 im Gebiet 39 kann ein Kontakt gebildet werden. Die Struktur 40 kann so ausgebildet sein, dass sie elektrisch mit dem Gebiet 39 verbunden ist, um eine elektrische Verbindung zu den Sources der Transistoren 12 und 14 bereitzustellen.
Die Struktur 40 ist durch Leiterbahnen, die in 2 nicht gezeigt sind, mit dem Anschluss 28 verbunden. Der Kontakt über die Strukturen 46 und 55 kann in den jeweiligen Gebieten 47 und 53 ausgebildet werden, um damit elektrisch verbunden zu werden und eine elektrische Verbindung mit dem Drain der jeweiligen Transistoren 12 und 14 bereitzustellen.
Die dotierten Gebiete 49 und 59 können auch in dem Substrat 100 und außerhalb des Gebiets 66 ausgebildet werden, um als Drain-Gebiet der jeweiligen Transistoren 17 und 18 zu fungieren. Das dotierte Gebiet 49 kann nahe dem Gebiet 47 ausgebildet sein, aber einen Abstand dazu aufweisen, der ausreichend ist, um ein Kanalgebiet für den Transistor 17 zu bilden. In ähnlicher Weise kann das dotierte Gebiet 59 nahe dem Gebiet 53 ausgebildet sein, aber einen Abstand dazu aufweisen, der ausreichend ist, um ein Kanalgebiet für den Transistor 18 zu bilden. Die Gatterstrukturen für die Transistoren 17-18 können so gebildet werden, dass sie einen Abschnitt des Substrats 100 überlagern, der zwischen den jeweiligen Gebieten 47 und 49 und den Gebieten 53 und 59 liegt. Eine Gatterstruktur 48 für den Transistor 17 kann so gebildet werden, dass sie einen Abschnitt des Substrats 100 überlagert, der zwischen den Gebieten 47 und 49 liegt, so dass ein Abschnitt des Substrats 100 der Kanal des Transistors 17 wird. In ähnlicher Weise kann eine Gatterstruktur 58 für Transistor 18 so gebildet werden, dass sie einen Abschnitt des Substrats 100 überlagert, der zwischen den Gebieten 53 und 59 liegt. Fachleute werden erkennen, dass ein kleiner Abschnitt der dotierten Gebiete 47, 49, 53 und 59 unter den Außenkanten der Strukturen 48 und 58 liegen kann, wie durch den gestrichelten Abschnitt der Gebiete 47, 49, 53 und 59 veranschaulicht. Die Gatterstrukturen 48 und 58 können miteinander verbunden sein. Die Strukturen 48 und 58 können auch elektrisch mit der Wortleitung (WL) 25 durch einen Leiter verbunden werden, der in 2 nicht gezeigt wird. Über die Strukturen 50 und 60 können in den jeweiligen Gebieten 49 und 59 Verbinder ausgebildet werden, um das Ausbilden einer elektrischen Verbindung zu dem Drain der jeweiligen Transistoren 17 und 18 zu erleichtern. Die Strukturen 50 und 60 können durch elektrische Leiter, die in 2 nicht gezeigt sind, elektrisch mit den jeweiligen BL und BLB verbunden werden.
Die Transistoren 11 und 13 können eine Ausführungsform aufweisen, die in Gebiet 66 ausgebildet sein kann. Die dotierten Gebiete 67-68 und 72 können innerhalb des Gebiets 66 mit einem Leitfähigkeitstyp ausgebildet werden, der jenes des Gebiets 66 entgegengesetzt ist, um die Source und den Drain der Transistoren 11 und 13 zu bilden. In einer Ausführungsform können die dotierten Gebiete 67 und 72 als P-dotierte Gebiete innerhalb des Gebiets 66 ausgebildet werden, um den Drain der jeweiligen Transistoren 13 und 11 zu bilden, und der dotierte Bereich 68 kann als P-dotiertes Gebiet ausgebildet werden, um die Source der Transistoren 11 und 13 zu bilden. Eine Ausführungsform der Gebiete 67-68 und 72 kann einen Abschnitt eines aktiven Gebiets der Transistoren 11 und 13 bilden. Da Abschnitte des Gebiets 68 als die Source beider Transistoren 11 und 13 verwendet werden können, bildet Gebiet 68 eine Verbindung zwischen den Sources der Transistoren 11 und 13. Andere Ausführungsformen der Transistoren 11 und 13 können getrennte Source-Gebiete aufweisen. Eine Ausführungsform des Gebiets 68 kann so ausgebildet sein, dass es sich so erstreckt, dass es sich mit einem Kontakt über die Struktur 90 kreuzt, der mit dem Anschluss 27 über Leiterbahnen verbunden sein kann, die in 2-3 nicht dargestellt sind. Die Struktur 90 kann einen Source-Kontaktleiter innerhalb der Struktur 90 aufweisen. Es kann über Strukturen 77 und 78 in den jeweiligen Gebieten 72 und 67 ein Kontakt ausgebildet werden, um sich mit ihnen elektrisch zu verbinden und eine elektrische Verbindung mit dem Drain der jeweiligen Transistoren 11 und 13 bereitzustellen. Die Strukturen 77 und 78 können ebenfalls elektrisch mit den jeweiligen Knoten 21 und 23 und mit dem Drain der jeweiligen Transistoren 12 und 14 verbunden sein, wie beispielsweise mit den jeweiligen Strukturen 46 und 55 über Leiterbahnen, die in 2 nicht dargestellt sind.
Die Gatterstrukturen für die Transistoren 11 und 13 können so ausgebildet werden, dass sie einen Abschnitt des Gebiets 66 überlagern. Eine Ausführungsform der Gatterstrukturen kann so gebildet werden, dass sie einen Abschnitt des Gebiets 66 überlagern, der zwischen den Gebieten 67-68 und zwischen den Gebieten 68 und 72 liegt. Fachleute werden erkennen, dass ein kleiner Abschnitt der dotierten Gebiete 67-68 und 72 unten den Außenkanten der Gatterstrukturen liegen kann, wie dies durch den gestrichelten Abschnitt der Gebiete 67-68 und 72 veranschaulicht wird. Eine Gatterstruktur 69 für Transistor 13 kann so ausgebildet werden, dass sie einen Abschnitt des Gebiets 66 überlagert, der zwischen den Gebieten 67-68 so angeordnet ist, dass ein Abschnitt des Gebiets 68 der Drain des Transistors 13 wird und das Gebiet 67 die Source des Transistors 13 wird. In ähnlicher Weise kann eine Gatterstruktur 71 für den Transistor 11 gebildet werden, die einen Abschnitt des Gebiets 66 überlagert, der zwischen den Gebieten 68 und 72 so angeordnet ist, dass ein Abschnitt des Gebiets 68 der Drain des Transistors 11 und das Gebiet 72 die Source des Transistors 11 wird.
Die Gatterstrukturen 69 und 71 können so ausgebildet werden, dass sie sich so erstrecken, dass sie die jeweiligen Gatterstrukturen 52 und 43 kreuzen, um eine elektrische Verbindung zwischen den Gate-Leitern der Gatterstrukturen 71 und 43 und eine elektrische Verbindung zwischen den Gate-Leitern der Gatterstrukturen 69 und 52 zu bilden. Die Bildung der Transistoren 11-14 und in einigen Ausführungsformen der Transistoren 17-18 kann die Bildung eines Isolators 102 (3) einschließen, um die Halbleitergebiete, wie beispielsweise aktive und nicht aktive Gebiete der Transistoren 11-14 von Leiter- und Halbleitermaterialien zu isolieren, die über der Oberfläche des Substrats 100 ausgebildet sein können. In einigen Ausführungsformen kann der Isolator 102 als ein Feldoxid bezeichnet werden. Eine Ausführungsform kann beinhalten, dass der Isolator 102 als eine flache Grabenisolation (STI) ausgebildet ist, die durch Verfahren gebildet wird, die den Fachleuten gut bekannt sind. In anderen Ausführungsformen kann der Isolator 102 durch andere Techniken gebildet werden, wie zum Beispiel durch ein LOCOS oder ein anderes bekanntes Verfahren. Isolator 102 kann aus Siliziumdioxid oder Siliziumnitrid oder Siliziumoxynitrid oder anderen bekannten Isoliermaterialien gebildet sein. Die Gatterstruktur 69 kann ein dem Gate-Isolator 103 (3) überlagertes Kanalgebiet des Transistors 13 beinhalten, der zwischen den Gebieten 67 und 68 liegt. Isolator 103 kann aus Siliziumdioxid oder Siliziumnitrid oder anderen bekannten Isoliermaterialien gebildet sein, die zur Ausbildung eines Gate-Isolators geeignet sind. Die Ausbildung der Struktur 69 kann auch die Bildung eines Gate-Leiters 104 einschließen, um das Kanalgebiet zu überlagern. Leiter 104 kann eine Ausführungsform aufweisen, die auf dem Isolator 103 ausgebildet sein kann. Fachleute werden erkennen, dass das Material des Leiters 104 sich auch als Leiter 105 erstrecken kann, um Abschnitte des Isolators 102 zu überlagern, die neben dem Kanalgebiet liegen. In einigen Ausführungsformen können diese benachbarten Gebiete des Isolators 102 auch Teil der Gatterstruktur 69 sein. Eine Ausführungsform der Leiter 104 und 105 ist als P-dotiertes Polysilizium ausgebildet. In der bevorzugten Ausführungsform enthalten die Leiter 104 und 105 im Wesentlichen kein Silizid- oder Salizitmaterial und bestehen im Wesentlichen nur aus dotiertem Polysilizium. Eine Ausführungsform des Leiters 105, oder alternativ Leiter 104, erstreckt sich seitlich, zum Beispiel im Wesentlichen senkrecht zur Richtung des Stromflusses des Transistors 13, in Richtung der Gatterstruktur 52. Für den Transistor 13 kann in einem Abschnitt des Gebiets 66 ein Kanalgebiet gebildet werden, das unter dem Leiter 104 liegt.
Die Gatterstruktur 52 des Transistors 14 kann ausgebildet werden, um einen Gate-Isolator 113 und einen Gate-Leiter 114 einzuschließen. Für den Transistor 14 kann in einem Abschnitt des Substrats 100 ein Kanalgebiet gebildet werden, das unter dem Leiter 114 liegt. Der Isolator 113 kann gebildet werden, um das Kanalgebiet des Transistors 14, das zwischen den Gebieten 39 und 53 liegt, zu überlagern. Der Isolator 113 kann aus demselben Material wie der Isolator 103 gebildet werden. Eine Ausführungsform der Isolatoren 103 und 113 weist eine Dicke auf, die ungefähr ein bis zwei Größenordnungen dünner als die des Isolators 102 ist. Einige Ausführungsformen der Isolatoren 103 und 113 können eine Dicke aufweisen, die etwa zehn bis etwa dreißig (10-30) Angström beträgt, und der Isolator 102 kann eine Dicke von etwa dreitausend oder mehr Angström (3000) aufweisen. Ein Gate-Leiter 114 der Struktur 52 kann ebenfalls so ausgebildet werden, dass er das Kanalgebiet überlagert. Eine Ausführungsform des Leiters 114 kann auf dem Isolator 113 ausgebildet werden. Es ist anzumerken, dass aufgrund des Winkels des Querschnitts der Linie 3-3 in 3 nur Teile der Isolatoren 103 und 113 sowie den Leitern 104 und 114 dargestellt sind. Fachleute werden erkennen, dass sich das Material des Leiters 114 als Leiter 115 erstrecken kann, um auch Abschnitte des Isolators 102 zu überlagern, die neben dem Kanalgebiet liegen. In einigen Ausführungsformen können diese benachbarten Abschnitte des Isolators 102 auch Teile der Struktur 52 sein. Eine Ausführungsform des Leiters 114 und 115 ist als N-dotiertes Polysilizium ausgebildet. In der bevorzugten Ausführungsform enthalten die Leiter 114 und 115 kein Silizid- oder Salizitmaterial und bestehen im Wesentlichen nur aus dotiertem Polysilizium. Eine Ausführungsform des Leiters 115 oder alternativ des Leiters 114 erstreckt sich seitlich in Richtung der Struktur 69. Eine Ausführungsform kann sich seitlich erstrecken, wie zum Beispiel im Wesentlichen senkrecht zur Richtung des Stromflusses des Transistors 14. Der Leiter 115 oder alternativ der Leiter 114 kann eine Ausführungsform aufweisen, die den Isolator 102 überlagert, um an den Leiter 105 anzustoßen und eine elektrische Verbindung zu bilden, der alternativ zu Leiter 104. In einer Ausführungsform kann diese elektrische Verbindung eine direkte elektrische Verbindung sein. Leiter 115 oder alternativ Leiter 105, kann eine Ausführungsform aufweisen, die im Wesentlichen die Grenze 85 überlagert. In einer weiteren beispielhaften Ausführungsform können sich Leiter 115 oder alternativ Leiter 105 über die Grenze 85 hinaus erstrecken und an Leiter 105 oder alternativ Leiter 104 anliegen und eine elektrische Verbindung bilden. In einer weiteren beispielhaften Ausführungsform können sich Leiter 105 oder alternativ Leiter 104 über die Grenze 85 hinaus erstrecken und an Leiter 115 oder alternativ Leiter 105 anliegen und eine elektrische Verbindung bilden. Eine weitere Ausführungsform kann beinhalten, dass Leiter 105 oder alternativ Leiter 104 so ausgebildet sein kann, dass er über der Grenze 85 liegt, sich aber nicht über diese hinaus erstreckt, und Leiter 115 oder alternativ Leiter 114 können so ausgebildet sein, dass er über der Grenze 85 liegt, sich aber nicht über diese hinaus erstreckt, und zwischen Leiter 105 und 115 oder alternativ zwischen Leiter 104 und 114 anliegen und eine elektrische Verbindung bilden. Fachleute verstehen, dass ein Verfahren zur Herstellung von Transistoren 11-14 das Ausbilden der Leiter 104-105 und 114-115 durch Ausbilden einer Schicht aus Polysilizium auf den Isolatoren 102-103 und 113, Strukturieren des Polysiliziums, und dann durch P-Dotieren eines ersten Abschnitts zur Bildung der Leiter 104-105 und das N-Dotieren eines zweiten Abschnitts zur Bildung der Leiter 114-115 umfasst. Somit kann sich die Grenzfläche oder Verbindung zwischen Leitern 105 und 115 irgendwo nahe dem durch einen Pfeil 118 angezeigten Bereich befinden. Fachleute verstehen, dass eine P-N-Verbindung an der Grenzfläche der Leiter 105 und 115 liegt.
Eine Ausführungsform der Gatterstrukturen 52 und 69 kann einen Kontakt über die Struktur 65 einschließen. Struktur 65 kann eine Ausführungsform aufweisen, die in beiden Strukturen 52 und 69 ausgebildet werden kann. Zum Beispiel kann ein Isolator 106 so gebildet werden, dass er Gebiet 66 und andere Abschnitte der Transistoren 11-14 überlagert. Eine Ausführungsform der Bildung von Isolator 106 kann das Ausbilden des Isolators 106 auf Abschnitten des Isolators 102, der Leiter 104-105 und der Leiter 114-115 einschließen. In Isolator 106 kann eine Öffnung so ausgebildet werden, dass die Öffnung Abschnitte der Leiter 105 und 115 überlagert und sich über die Grenze 85 erstreckt. In der Öffnung kann ein leitendes Material ausgebildet sein, um einen Gatterkontaktleiter 110 innerhalb der Öffnung auszubilden, um eine elektrische Verbindung zu beiden Leitern 105 und 115 und somit zu den Leitern 104 und 114 herzustellen. Fachleute verstehen, dass das Material des Leiters 110 eine Verbindung von leitenden Materialien wie beispielsweise eine Titan-, Nickel- und Wolframverbindung sein kann. Das Material des Leiters 110 kann dann im Wesentlichen planarisiert werden, etwa durch CMP oder andere Planarisierungsverfahren, um Teile des Materials zu entfernen, die sich über die Oberfläche des Isolators 106 erstrecken, wie etwa das Material, das durch die gestrichelte Linie des Leiters 110 dargestellt ist. Die Öffnung für Leiter 110 und der resultierende Leiter 110 ist so ausgebildet, dass er Grenze 85 überlagert und daher einen direkten physischen Kontakt herstellt und die elektrische Verbindungsleiter 105 und 115 und somit die Leiter 104 und 114 bildet. Die Größe der Struktur 65 ist größer als die Größe der Strukturen 77, 78, 46 und 55. Zum Beispiel ist die Länge des Leiters 110 in der Richtung zwischen den Transistoren 13 und 14 größer als die Breite oder Länge irgendeiner der Strukturen 77, 78, 46 und 55. In einer Ausfuhrungsform ist die Länge des Leiters 110 länger als eine Breite des Leiters 110. In einer Ausführungsform ist die Länge des Leiters 110, der sich in Richtung der Leiter 104 und 114 erstreckt, etwa drei bis vier (3-4) Mal so groß wie die Breite des Leiters 110 und auch etwa drei bis vier (3-4) Mal so groß wie die Breite oder die Länge irgendeiner der Strukturen 40, 46, 55, 78, 77 oder 90. Die größere Länge des Leiters 110 hilft auch bei der Bereitstellung einer elektrischen Verbindung zwischen den Leitern 104 und 114, was dazu beiträgt, die Möglichkeit einer offenen Schaltung zum Gatter des Transistors 11 und auch die gleiche Konfiguration der Struktur 74 und der damit verbundenen Leiter zu reduzieren.
Fachleute werden auch erkennen, dass die Strukturen 43 und 71 zusammen mit der Struktur 74 ähnlich den jeweiligen Strukturen 52 und 69 und der Struktur 65 gebildet werden können.
Es wurde herausgefunden, dass das Ausbilden der Leiter 105 und 115 zum Erweitern und Herstellen einer elektrischen Verbindung zwischen den zwei Leitern hilft, die Möglichkeit eines offenen Stromkreises zum Gatter des Transistors 11 zu reduzieren, und die ähnliche Konfiguration der Strukturen 43 und 71 bietet zudem die gleiche Verbesserung des Transistors 13. Außerdem stellt das Ausbilden des Leiters 110, um Grenze 85 zu überlagern und eine elektrische Verbindung zu Leitern 105 und 115 zu bilden, eine zusätzliche elektrische Verbindung zu dem Gatter des Transistors 13 bereit, und trägt auch dazu bei, die Möglichkeit einer offenen Schaltung zu dem Gatter des Transistors 13 zu reduzieren. Das Ausbilden des Leiters 110, um einem Abschnitt der Leiter 105 und 115 an der Grenzfläche der Leiter 105 und 115 zu kontaktieren, bildet einen Kurzschluss über die P-N-Verbindung, der den Stromfluss in beide Richtungen durch die Leiter 105 und 115 ermöglicht. Die ähnliche Konfiguration der Struktur 74 und des damit verbundenen Leiters bietet die gleiche Verbesserung für den Transistor 11.
In der Vergangenheit wurde angenommen, dass durch die Erweiterung des Gate-Leiters zur Überlagerung der Grenze zwischen dem dotierten Gebiet und dem Substrat zur Ausbildung einer zusätzlichen P-N-Verbindung führen würde, was einen fehlerhaften Betrieb der Transistoren verursachen würde.
Jedoch bildet die Struktur, wie zum Beispiel die Ausbildung des Leiters 110 auf dem Abschnitt der Leiter 105 und 115, welche die Grenze 85 überlagern, über irgendeine solche Diode einen Kurzschluss und stellt den ordnungsgemäßen Betrieb der Transistoren bereit, was ein unerwartetes Ergebnis zur Bereitstellung des ordnungsgemäßen Betriebs darstellt, selbst wenn die Leiter dotiert sind. Fachleute erkennen, dass selbst wenn eine kleine Menge von Silizid in Leiter 105 und 115 vorhanden ist, Leiter 110 die hierin erläuterten Vorteile bereitstellt, solange Leiter 110 noch direkten Kontakt mit einer P-N-Verbindung aufweist, die durch das Material der Leiter 105 und 115 an deren Grenzfläche ausgebildet wurde.
Fachleute werden verstehen, dass die Struktur der Transistoren 13 und 14 und/oder der Transistoren 11 und 12 in anderen Bauelemente zusätzlich zur Verwendung in einer SRAM-Zelle verwendet werden kann. Darüber hinaus werden die Fachleute erkennen, dass eine 6T-SRAM Zelle andere Layout-Konfigurationen haben kann, solange Leiter 110 direkten Kontakt mit den Leitern 105 und 115 hat und einen Kontakt zur P-N-Verbindung an der Grenzfläche der Leiter 105 und 115 aufweist. Eine Ausführungsform kann auch einschließen, dass Leiter 110 über der Grenze 85 liegt.
4 veranschaulicht verschiedene andere Schaltungen, welche die Struktur der Transistoren 13 und 14 nutzen können. Ein kreuzweise gekoppelter Latch 130 verwendet Inverter 131 und 132 und eine kreuzweise gekoppelte Konfiguration, die einen Ausgang 133 einschließt. 4 veranschaulicht auch Transistoren 136 und 137, die eine Ausführungsform aufweisen könnten, die eine alternative Ausführungsform der Transistoren 13 und 14 sein kann. Die Transistoren 136 und 137 sind entweder Inverter 131 oder 132.
Ein in 4 dargestelltes NAND-Gatter 140 weist ebenfalls eine Ausgangsstruktur auf, welche die Transistoren 136 und 137 verwenden kann, um einen Ausgang 141 zu bilden. In einer Ausführungsform sind die Transistoren 136 und 137 die Ausgangsstruktur des Gatters 140, wobei Ausgang 133 der Transistoren 136 und 137 Ausgang 141 entsprechen würde. Zusätzlich dazu ein D-Flipflop 145. Ein Q-Ausgang, der unter Verwendung der Transistoren 136 und 137 gebildet wird, wobei der Ausgang 133 der Transistoren 136, 137 der Q-Ausgang des Flipflop 145 ist.
5 veranschaulicht schematisch ein Beispiel eines Abschnitts einer Ausführungsform einer Schaltung 150, die als Ergebnis fehlender Abschnitte eines Isolators gebildet werden kann. Während des Herstellungsprozesses des Bauelements 35 kann es möglich sein, dass Teile einiger der Isolatoren entfernt werden müssen. Beispielsweise können während eines CMP-Verfahrens Abschnitte des Isolators 106 unbeabsichtigt entfernt werden, so dass sich die Dicke des Isolators in einigen Gebieten verringern kann. Solche fehlenden Abschnitte des Isolators könnten zu einem Isolator niedrigerer Qualität führen, was die Zuverlässigkeit eines Bauelements, das einen solchen Isolator enthält, verringern könnte. Es wurde herausgefunden, dass ein unerwartetes Ergebnis der Kontaktstrukturen 65 und 74 darin begründet ist, dass die Strukturen eine redundante elektrische Verbindung zwischen den Gate-Leitern der Transistoren herstellen, was einen Mechanismus zum Aufspüren von Problemen mit den Isolatoren bereitstellt.
In einigen Ausführungsformen kann der fehlende Isolator eine schlechte Verbindung mit dem Gate-Leiter eines Transistors verursachen. Diese schlechte Verbindung kann zu einer kapazitiven Kopplung mit einem Gate-Leiter, wie beispielsweise durch die Kondensatoren 151 und 152 dargestellt, führen. Aufgrund der redundanten Verbindung mit dem durch Leiter 110 gebildeten Gatter kann jedoch immer noch eine Spannung an das Gatter des Transistors 12 angelegt und die kapazitive Kopplung der Kondensatoren 151 und 152 umgangen werden. Daher verursacht die hohe Spannung einen Ausfall des Isolators, der erkannt werden kann, wenn eine hohe Spannung an die Gatter der Transistoren 11 und 12 angelegt wird, wie zum Beispiel an Knoten 23. In einer Ausführungsform ist die an die Gatter der Transistoren 11 und 12 angelegte Spannung nicht kleiner als eine Versorgungsspannung, die an den Anschluss 27 angelegt wird. Somit ist ein weiterer Vorteil der Kontaktstrukturen 65 und 74 das verbesserte Erkennen von Fehlern, die in den Isolatoren entstehen können.
Aus all dem Vorangehenden werden Fachleute verstehen, dass ein Beispiel einer Ausführungsform eines Halbleiterbauelements umfassen kann:

ein Halbleitersubstrat, wie Substrat 100, mit einem ersten Leitfähigkeitstyp, wie zum Beispiel P-dotiert;
ein erstes dotiertes Gebiet, wie zum Beispiel Gebiet 66, eines zweiten Leitfähigkeitstyps, wie zum Beispiel N-dotiert, das auf einer Oberfläche des Halbleitersubstrats ausgebildet wird, wobei das erste dotierte Gebiet eine Peripherie aufweist, die an dem Halbleitersubstrat an einer Grenze (85) des ersten dotierten Gebiets anliegt;
einen in dem ersten dotierten Gebiet ausgebildeten ersten Transistor, wie beispielsweise den Transistor 13, wobei der erste Transistor einen ersten dotierten Polysilizium-Gate-Leiter, wie zum Beispiel einen Leiter 104, aufweist, der sich über die Grenze erstreckt, wie zum Beispiel die Grenze 85, wobei der erste dotierte Polysilizium-Gate-Leiter den ersten Leitfähigkeitstyp aufweist;
und einen im Substrat des Halbleiters ausgebildeten zweiten Transistor, wie beispielsweise den Transistor 14, wobei der zweite Transistor einen zweiten dotierten Polysilizium-Gate-Leiter aufweist, wie zum Beispiel einen Leiter 114, der den ersten dotierten Polysilizium-Gate-Leiter schneidet, wobei der zweite dotierte Polysilizium-Gate-Leiter den zweiten Leitfähigkeitstyp aufweist; und
und einen Gate-Kontakt mit einem Kontaktleiter, wie zum Beispiel einem Leiter 110, der auf einem ersten Abschnitt des ersten dotierten Polysilizium-Gate-Leiters und auf einem ersten Abschnitt des zweiten dotierten Polysilizium-Gate-Leiters ausgebildet ist und die Grenze überlagert.

Eine weitere Ausführungsform kann einschließen, dass der Kontaktleiter eine erste Länge aufweist, die größer ist als eine erste Breite des Kontaktleiters.
In einer weiteren Ausführungsform kann der erste Transistor einen Source-Kontakt mit einem Source-Kontaktleiter aufweisen, wie zum Beispiel Leiter 90, mit einer zweiten Breite und einer zweiten Länge, wobei die erste Länge größer als die zweite Länge und auch größer als die zweite Breite ist.
Eine weitere Ausführungsform kann ferner einen Isolator umfassen, der einen zweiten Abschnitt des ersten dotierten Polysilizium-Gate-Leiters überlagert, der ein Kanalgebiet des ersten Transistors überlagert, und einen zweiten Abschnitt des zweiten dotierten Polysilizium-Gate-Leiters überlagert, der das Kanalgebiet des zweiten Transistors überlagert, wobei der Isolator eine Öffnung aufweist, welche den ersten Abschnitt des ersten dotierten Polysilizium-Gate-Leiters überlagert, der den ersten Abschnitt des zweiten dotierten Polysilizium-Gate-Leiters überlagert, und die Grenze überlagert.
In einer Ausführungsform können sich der erste dotierte Polysilizium-Gate-Leiter und der zweite dotierte Polysilizium-Gate-Leiter so erstrecken, dass sie den Isolator überlagern und einander über dem Isolator kreuzen.
Eine Ausführungsform kann einschließen, dass der erste dotierte Polysilizium-Gate-Leiter und der zweite dotierte Polysilizium-Gate-Leiter im Wesentlichen nur dotiertes Polysilizium sind.
Eine weitere Ausführungsform kann einschließen, dass der erste und zweite dotierte Polysilizium-Gate-Leiter im Wesentlichen keine Silizide oder Salazide enthalten.
Das Halbleiterbauelement kann eine weitere Ausführungsform aufweisen, bei der sich der zweite Transistor außerhalb des ersten dotierten Gebiets befindet.
Eine Ausführungsform kann ferner einen dritten Transistor einschließen, wie zum Beispiel Transistor 11, der im ersten dotierten Gebiet ausgebildet wurde, wobei der dritte Transistor einen dritten dotierten Polysilizium-Gate-Leiter des ersten Leitfähigkeitstyps aufweist.
Eine weitere Ausführungsform kann auch einen vierten Transistor einschließen, wie zum Beispiel Transistor 12, der in dem Halbleitersubstrat außerhalb des ersten dotierten Gebiets ausgebildet wurde, wobei der vierte Transistor einen vierten dotierten Polysilizium-Gate-Leiter des zweiten Leitfähigkeitstyps aufweist, der sich so erstreckt, dass er den dritten dotierten Polysilizium-Gate-Leiter kreuzt.
Fachleute werden außerdem erkennen, dass ein Beispiel einer Ausführungsform ein Verfahren zur Herstellung eines Halbleiterbauelements Folgendes umfassen kann:

Ausbilden eines ersten dotierten Gebiets, wie zum Beispiel Gebiet 66, eines ersten Leitfähigkeitstyps, wie zum Beispiel N-dotiert, auf einer Oberfläche eines Halbleitersubstrats, wie zum Beispiel Substrat 100, eines zweiten Leitfähigkeitstyps, wie zum Beispiel P-dotiert;
Ausbilden eines ersten aktiven Gebiets, wie beispielsweise eines Kanalgebiets, eines ersten Transistors, wie zum Beispiel des Transistors 13, in dem ersten dotierten Gebiet, wobei das erste aktive Gebiet einen ersten Gate-Leiter, wie beispielsweise einen der Leiter 104 oder 105, aufweist, der ein erstes Kanalgebiet des ersten Transistors überlagert;
Ausbilden eines zweiten aktiven Gebiets eines zweiten Transistors, wie beispielsweise des Transistors 14, in dem Halbleitersubstrat und außerhalb des ersten dotierten Gebiets, wobei das zweite aktive Gebiet einen zweiten Gate-Leiter, wie beispielsweise einen der Leiter 114 oder 115, aufweist, der ein zweites Kanalgebiet des zweiten Transistors überlagert;
Erweitern des ersten Gate-Leiters und des zweiten Gate-Leiters, wobei sich der erste Gate-Leiter oder der zweite Gate-Leiter so weit erstreckt, dass er eine Grenzfläche zwischen dem Halbleitersubstrat und einer Peripherie des ersten dotierten Gebiets überlagert; und
Ausbilden eines Gate-Kontaktleiters, wie zum Beispiel Leiter 110, auf dem ersten Gate-Leiter, auf dem zweiten Gate-Leiter, und Überlagern der Grenzfläche zwischen dem Halbleitersubstrat und der Peripherie des ersten dotierten Gebiets.

Eine weitere Ausführungsform des Verfahrens kann auch die Ausbildung des ersten Gate-Leiters als im Wesentlichen nur dotiertes Polysilizium umfassen.
Eine Ausführungsform kann auch das Ausbilden des zweiten Gate-Leiters als im Wesentlichen nur dotiertes Polysilizium umfassen.
Das Verfahren kann eine Ausführungsform aufweisen, die das Ausbilden des ersten Gate-Leiters mit dem zweiten Leitfähigkeitstyp und das Ausbilden des zweiten Gate-Leiters mit dem ersten Leitfähigkeitstyp einschließen kann.
Eine weitere Ausführungsform kann auch die Ausbildung eines Isolators auf einem Abschnitt des ersten Gate-Leiters, der das erste Kanalgebiet überlagert, und auf einem Abschnitt des zweiten Gate-Leiters, der das zweite Kanalgebiet überlagert, aufweisen;

Ausbilden einer Öffnung in dem Isolator, wobei die Öffnung die Grenzfläche überlagert; und
Ausbilden eines metallischen Leiters in der Öffnung, wobei der metallische Leiter physikalisch und elektrisch sowohl mit dem ersten Gate-Leiter als auch mit dem zweiten Gate-Leiter in Kontakt kommt.

Eine Ausführungsform kann auch das Ausbilden des Gate-Kontaktleiters einschließen, wobei das Ausbilden des Gate-Kontaktleiters mit einer Länge erfolgt, die größer als eine Breite des Gate-Kontaktleiters ist.
In einer Ausführungsform kann das Verfahren das Ausbilden eines Source-Kontaktleiters einschließen, der in Kontakt mit einem Source-Gebiet des ersten Transistors kommt, wobei eine Länge und eine Breite des Source-Kontaktleiters kleiner als die Länge des Gate-Kontaktleiters ist.
Das Verfahren kann auch das Ausbilden des Gate-Kontaktleiters umfassen, das das Ausbilden eines Metalls auf dem ersten Gate-Leiter und dem zweiten Gate-Leiter einschließt.
Eine weitere Ausführungsform kann die Ausbildung eines dritten Transistors, wie beispielsweise des Transistors 11, in dem ersten dotierten Gebiet umfassen, wobei der dritte Transistor ein Source-Gebiet aufweist, das mit dem ersten Transistor geteilt wird, sowie die Ausbildung eines vierten Transistors in dem Halbleitersubstrat und außerhalb des ersten dotierten Gebiets, wobei der vierte Transistor ein Source-Gebiet aufweist, das mit dem zweiten Transistor geteilt wird.
Eine Ausführungsform kann auch das Anlegen einer Spannung an den ersten Gate-Leiter und an den zweiten Gate-Leiter umfassen, wobei die Spannung größer als eine an eine Source des ersten Transistors angelegte Versorgungsspannung ist.
Fachleute werden außerdem erkennen, dass ein Beispiel einer Ausführungsform eines Halbleiterbauelements Folgendes umfassen kann:

ein erstes dotiertes Gebiet eines ersten Leitfähigkeitstyps auf einer Oberfläche eines Halbleitersubstrats eines zweiten Leitfähigkeitstyps;
ein erstes aktives Gebiet eines ersten Transistors in dem ersten dotierten Gebiet, wobei das erste aktive Gebiet einen ersten Gate-Leiter aufweist, der ein erstes Kanalgebiet des ersten Transistors überlagert;
ein zweites aktives Gebiet eines zweiten Transistors in dem Halbleitersubstrat und außerhalb des ersten dotierten Gebiets, wobei das zweite aktive Gebiet einen zweiten Gate-Leiter aufweist, der ein zweites Kanalgebiet des zweiten Transistors überlagert;
wobei der erste Gate-Leiter und der zweite Gate-Leiter derart angeordnet sind, dass sich entweder der erste Gate-Leiter oder der zweite Gate-Leiter so weit erstreckt, dass eine Grenzfläche zwischen dem Halbleitersubstrat und einer Peripherie des ersten dotierten Gebiets überlagert wird; und
einen Gate-Kontaktleiter, der auf dem ersten Gate-Leiter, auf dem zweiten Gate-Leiter vorgesehen ist und die Grenzfläche zwischen dem Halbleitersubstrat und der Peripherie des ersten dotierten Gebiets überlagert.
Wobei der erste Gate-Leiter im Wesentlichen nur dotiertes Polysilizium enthält.

Eine weitere Ausführungsform kann den zweiten Gate-Leiter einschließen, der im Wesentlichen nur dotiertes Polysilizium enthält.
Eine Ausführungsform kann den ersten Gate-Leiter enthalten, der den zweiten Leitfähigkeitstyp aufweist und den zweite Gate-Leiter, der den ersten Leitfähigkeitstyp aufweist.
In einer weiteren Ausführungsform kann der Gate-Kontaktleiter einen Isolator auf einem Abschnitt des ersten Gate-Leiters, der das ersten Kanalgebiet überlagert, und auf einem Abschnitt des zweiten Gate-Leiters, der das zweite Kanalgebiet überlagert, einschließen;

eine Öffnung in dem Isolator, welche die Grenzfläche überlagert; und
einen metallischen Leiter innerhalb der Öffnung, wobei der metallische Leiter physisch und elektrisch in Kontakt mit sowohl dem ersten Gate-Leiter als auch mit dem zweiten Gate-Leiter kommt.

In einer weiteren Ausführungsform kann der Gate-Kontaktleiter eine Länge aufweisen, die größer als eine Breite des Gate-Kontaktleiters ist.
Eine Ausführungsform kann einen Source-Kontaktleiter aufweisen, der in Kontakt mit einem Source-Gebiet des ersten Transistors steht, wobei eine Länge und eine Breite des Source-Kontaktleiters kleiner als die Länge des Gate-Kontaktleiters ist.
Eine weitere Ausführungsform kann einschließen, dass der Gate-Kontaktleiter ein Metall auf dem ersten Gate-Leiter und dem zweiten Gate-Leiter enthalten kann.
Eine Ausführungsform kann auch einen dritten Transistor in dem ersten dotierten Gebiet einschließen, wobei der dritte Transistor ein Source-Gebiet aufweist, das mit dem ersten Transistor geteilt wird, sowie einen vierten Transistor, der in dem Halbleitersubstrat und außerhalb des ersten dotierten Gebiets angeordnet ist, wobei der vierte Transistor ein Source-Gebiet mit dem zweiten Transistor teilt.
Eine Ausführungsform kann einschließen, dass eine Spannung an den ersten Gate-Leiter und an den zweiten Gate-Leiter angelegt werden kann, wobei die Spannung größer als eine an eine Source des ersten Transistors oder einen Drain des zweiten Transistors angelegte Versorgungsspannung ist.
Angesichts all der oben genannten Ausführungen ist es offensichtlich, dass ein neues Bauelement und ein neuartiges Verfahren offenbart werden. Neben anderen Merkmalen ist das Ausbilden eines Gate-Leiters eines P-Kanal-Transistors eingeschlossen, welcher zumindest eine Grenze zu einem Wannenbereich überlagert und physikalisch in Kontakt mit einem Gate-Leiter eines N-Kanal-Transistors steht. Eine Kontaktstruktur ist so ausgebildet, dass sie einen Leiter umfasst, der zumindest mit Erweiterungen der zwei Gate-Leiter physisch in Kontakt kommt, was eine zuverlässigere Verbindung und die redundante Verbindung mit dem Gatter der Transistoren bewirkt. Die Gate-Leiterstrukturen und die Kontaktstruktur tragen dazu bei, offene Verbindungen zum Gate des Transistors zu reduzieren.
Während der Gegenstand mit bestimmten bevorzugten Ausführungsformen und Beispielausführungsformen beschrieben wird, stellen die vorstehenden Zeichnungen und Beschreibungen nur typische und nicht einschränkende Ausführungsformen des Gegenstandes dar und sind daher nicht als einschränkend für seinen Umfang anzusehen, da es offenkundig ist, dass für Fachleute die vielen Alternativen und Varianten erkennbar sind.
Wie die nachfolgenden Ansprüche widerspiegeln, können erfinderische Aspekte in weniger als allen Merkmalen einer einzelnen vorstehend offenbarten Ausführungsform liegen. Somit sind die nachfolgend ausgedrückten Ansprüche hiermit ausdrücklich in diese detaillierte Beschreibung der Zeichnungen aufgenommen, wobei jeder Anspruch für sich allein als eine separate Ausführungsform einer Erfindung steht. Während einige hierin beschriebene Ausführungsformen einige, jedoch nicht andere Merkmale enthalten, die in anderen Ausführungsformen enthalten sind, sollen Kombinationen von Merkmalen unterschiedlicher Ausführungsformen im Umfang der Erfindung liegen und unterschiedliche Ausführungsformen bilden, wie es für Fachleute auf diesem Gebiet selbstverständlich ist.

Claims

Halbleiterbauelement, umfassend: ein Halbleitersubstrat mit eines ersten Leitfähigkeitstyps; ein erstes dotiertes Gebiet eines zweiten Leitfähigkeitstyps, das auf einer Oberfläche des Halbleitersubstrats ausgebildet ist, wobei das erste dotierte Gebiet eine Peripherie aufweist, die an einer Grenze des ersten dotierten Gebiets am Halbleitersubstrat anliegt; einen ersten Transistor, der in dem ersten dotierten Gebiet ausgebildet ist, wobei der erste Transistor einen ersten dotierten Polysilizium-Gate-Leiter aufweist, der sich über die Grenze erstreckt, wobei der erste dotierte Polysilizium-Gate-Leiter den ersten Leitfähigkeitstyp aufweist; einen zweiten Transistor, der in dem Halbleitersubstrat ausgebildet ist, wobei der zweite Transistor einen zweiten dotierten Polysilizium-Gate-Leiter aufweist, der sich so erstreckt, dass er den ersten dotierten Polysilizium-Gate-Leiter kreuzt, wobei der zweite dotierte Polysilizium-Gate-Leiter den zweiten Leitfähigkeitstyp aufweist; und einen Gate-Kontakt mit einem Kontaktleiter, der auf einem ersten Abschnitt des ersten dotierten Polysilizium-Gate-Leiters und auf einem ersten Abschnitt des zweiten dotierten Polysilizium-Gate-Leiters ausgebildet ist und die Grenze überlagert.
Das Halbleiterbauelement gemäß Anspruch 1, wobei der Kontaktleiter eine erste Länge aufweist, die größer als eine erste Breite des Kontaktleiters ist.
Das Halbleiterbauelement gemäß Anspruch 2, wobei der erste Transistor einen Source-Kontakt mit einem Source-Kontaktleiter mit einer zweiten Breite und einer zweiten Länge umfasst, wobei die erste Länge größer als die zweite Länge und auch größer als die zweite Breite ist.
Das Halbleiterbauelement gemäß Anspruch 1, wobei der erste und der zweite dotierte Polysilizium-Gate-Leiter im Wesentlichen keine Silizide oder Salazide enthalten.
Das Halbleiterbauelement gemäß Anspruch 1, das ferner einen dritten Transistor, der in dem ersten dotierten Gebiet ausgebildet ist, einschließt, wobei der dritte Transistor einen dritten dotierten Polysilizium-Gate-Leiter des ersten Leitfähigkeitstyps aufweist.
Das Halbleiterbauelement gemäß Anspruch 5, das ferner einen vierten Transistor, der in dem Halbleitersubstrat und außerhalb des ersten dotierten Gebiets ausgebildet ist, einschließt, wobei der vierte Transistor einen vierten dotierten Polysilizium-Gate-Leiter des zweiten Leitfähigkeitstyps aufweist, wobei sich der vierte dotierte Polysilizium-Gate-Leiter so erstreckt, dass er den dritten dotierten Polysilizium-Gate-Leiter kreuzt.
Verfahren zur Herstellung eines Halbleiterbauelements, umfassend: Ausbilden eines ersten dotierten Gebiets eines ersten Leitfähigkeitstyps auf einer Oberfläche eines Halbleitersubstrats eines zweiten Leitfähigkeitstyps; Ausbilden eines ersten aktiven Gebiets eines ersten Transistors in dem ersten dotierten Gebiet, wobei das erste aktive Gebiet einen ersten Gate-Leiter aufweist, der das erste Kanalgebiet des ersten Transistors überlagert; Ausbilden eines zweiten aktiven Gebiets eines zweiten Transistors in dem Halbleitersubstrat und außerhalb des ersten dotierten Gebiets, wobei das zweite aktive Gebiet einen zweiten Gate-Leiter aufweist, der das zweite Kanalgebiet des zweiten Transistors überlagert; Erweitern des ersten Gate-Leiters und des zweiten Gate-Leiters, wobei sich der erste Gate-Leiter oder der zweite Gate-Leiter so weit erstreckt, dass er eine Grenzfläche zwischen dem Halbleitersubstrat und einer Peripherie des ersten dotierten Gebiets überlagert; und und Ausbilden eines Gate-Kontaktleiters auf dem ersten Gate-Leiter, auf dem zweiten Gate-Leiter, der die Grenzfläche zwischen dem Halbleitersubstrat und der Peripherie des ersten dotierten Gebiets überlagert.
Verfahren gemäß Anspruch 7, wobei das Ausbilden des Gate-Kontaktleiters das Ausbilden eines Isolators auf einem Abschnitt des ersten Gate-Leiters, der das erste Kanalgebiet überlagert, und auf einem Abschnitt des zweiten Gate-Leiters, der das zweite Kanalgebiet überlagert, umfasst; Ausbilden einer Öffnung in dem Isolator, wobei die Öffnung die Grenzfläche überlagert; und Ausbilden eines metallischen Leiters in der Öffnung, wobei der metallische Leiter physikalisch und elektrisch sowohl mit dem ersten Gate-Leiter als auch mit dem zweiten Gate-Leiter in Kontakt kommt.
Verfahren gemäß Anspruch 7, ferner umfassend das Ausbilden eines dritten Transistors in dem ersten dotierten Gebiet, wobei der dritte Transistor ein Source-Gebiet aufweist, das mit dem ersten Transistor geteilt wird, und das Ausbilden eines vierten Transistors in dem Halbleitersubstrat und außerhalb des ersten dotierten Gebiets, wobei der vierte Transistor ein Source-Gebiet aufweist, das mit dem zweiten Transistor geteilt wird.
Verfahren nach Anspruch 7, ferner umfassend das Anlegen einer Spannung an den ersten Gate-Leiter und an den zweiten Gate-Leiter, wobei die Spannung größer als eine Versorgungsspannung ist, die an eine Source des ersten Transistors oder einen Drain des zweiten Transistors angelegt wird.