JP2020057770A - 半導体デバイスを形成する方法 - Google Patents

Abstract

【課題】ＳＲＡＭセルのトランジスタのゲート接続が切断されるような欠陥を最小限に抑えるＳＲＡＭセルを有する半導体デバイスを形成する方法を提供する。【解決手段】半導体デバイスを形成する方法は、トランジスタ１３が形成されるウェル領域６６の境界８５の上に重なるようにトランジスタのゲート導体１０４を延在させることを含む。ゲート導体１０４は、ウェル領域の外部に形成された第２のトランジスタ１４のゲート導体１１４と電気的に接触するように延在する。コンタクト導体１１０は、ゲート導体１０４及びゲート導体１１４に電気的及び物理的に接触するように、また、ウェル領域の境界の上に重なるように、適用される。【選択図】図３

Description

本発明は、概して、電子機器に関し、より具体的には、半導体、それらの構造、及び半導体デバイスを形成する方法に関する。

過去に、半導体産業は、スタティックランダムアクセスメモリ（ＳＲＡＭ）を形成するために、様々な方法及び構造を利用した。１つの汎用タイプのＳＲＡＭセルは、６Ｔ ＳＲＡＭセルと称されることが多い、６つの相互接続されたトランジスタを利用した。いくつかの状況においては、６Ｔ ＳＲＡＭセルのトランジスタのうちの１つのゲート接続が切断されることがあり、欠陥セルを含むメモリの通常及び初期試験中に切断を検出することができなかった。このタイプの欠陥は、メモリが長期間使用された後でしか検出されないことが多かった。このような欠陥は、時間及び費用がかかる製品の返品交換をもたらすことが多かった。

したがって、このような欠陥を最小限に抑えるＳＲＡＭセルを有することが望ましい。

本発明による６Ｔ ＳＲＡＭ回路の実施形態の一部分を概略的に例示する。 本発明による図１の回路の少なくとも一部分を含む半導体デバイスの実施形態の例の一部分の拡大平面図を例示する。 本発明による、図２の半導体デバイスの一部分の拡大断面図を例示する。 本発明による図１〜図３のデバイスの構造を利用し得る様々な他の回路を例示する。 本発明による絶縁体の欠落部分の結果として形成され得る回路の実施形態の一部分の例を概略的に例示する。

例示（複数可）の単純化及び明確化のために、図中の要素は、必ずしも縮尺どおりに描かれておらず、要素のうちのいくつかは例示目的のために誇張されていることがあり、異なる図の中の同じ参照符号は、別段の記載がない限り、同じ要素を指す。更に、周知の工程及び要素の説明及び詳細は、説明の単純化のために省略されていることがある。本明細書で使用する場合、通電用要素又は通電用電極は、デバイスを通して通電させるデバイスの要素、例えば、ＭＯＳトランジスタのソース若しくはドレイン、バイポーラトランジスタのエミッタ若しくはコレクタ、又はダイオードのカソード若しくはアノードを意味し、制御要素又は制御電極は、デバイスを通して電流を制御するデバイスの要素、例えば、ＭＯＳトランジスタのゲート、又はバイポーラトランジスタのベースを意味する。更に、１つの通電用要素は、デバイスに入る電流を流す等、１つの方向にデバイスを通して通電させ得、第２の通電用要素は、デバイスから出る電流を流す等、逆の方向にデバイスを通して通電させ得る。デバイスは、本明細書においてある特定のＮチャネル若しくはＰチャネルデバイス、又はある特定のＮ型若しくはＰ型ドープ領域として説明され得るが、当業者であれば、本発明に従って相補型デバイスも可能であることを理解するであろう。当業者であれば、導電型が、例えば、正孔又は電子の伝導により導電が生じる機構を意味し、したがって、導電型が、ドーピング濃度を意味するのではなく、ドーピング型、例えば、Ｐ型又はＮ型を意味することを理解する。回路動作に関して本明細書で使用する場合、上記語は、開始行為に基づいて、行為が直ちに起こることを意味する正確な用語ではなく、いくらかの小さな合理的な遅延、例えば、初期行為により開始される応答間での種々の伝達遅延が存在する場合があることが、当業者により認識されるであろう。更に一方で、上記用語は、ある特定の行為が開始行為の持続期間の少なくともいくらかの部分内に起こることを意味する。約又は実質的にという語の使用は、要素の値が、記載された値又は位置に近いと予想されるパラメータを有することを意味する。しかしながら、当該技術分野において周知であるように、通常、正確に記載されている値又は位置を妨げる小さな分散が存在する。少なくとも最大１０パーセント（１０％）（及び、半導体ドーピング濃度を含むいくつかの要素については、最大２０パーセント（２０％））の分散は、正確に記載されている理想的な目標からの合理的な分散であることが、当該技術分野において十分確立されている。信号の状態に関連して使用する場合、「アサートされる」という用語は、信号の活性状態を意味し、「ネゲートされる」という用語は、信号の不活性状態を意味する。信号の実際の電圧値又は論理状態（「１」又は「０」等）は、正論理又は負論理のどちらが使用されるかに依存する。このため、アサートされるのは、正論理又は負論理のどちらが使用されるかによって、高電圧若しくは高論理又は低電圧若しくは低論理であり得、ネゲートされるのは、正論理又は負論理のどちらが使用されるかによって、低電圧若しくは低状態又は高電圧若しくは高論理であり得る。本明細書では正論理の記法を使用するが、当業者であれば、負論理の記法も使用され得ることを理解する。特許請求の範囲又は／及び図面の詳細な説明において要素の名称の一部に使用される、第１の、第２の、第３の等の用語は、類似する要素間で区別するのに使用され、必ずしも、時間的、空間的、順序、又は任意の他の方法のいずれかで順番を説明するものではない。そのように使用される用語は、適切な状況下において互換性を有しており、本明細に記載されている実施形態は、本明細書に記載され、又は、例示されているのとは異なる他の順番で動作可能であると理解されたい。「一実施形態」又は「ある実施形態」への言及は、その実施形態に関連して記載される特定の特長、構造、又は特徴が、本発明の少なくとも１つの実施形態に含まれることを意味する。このため、本明細書を通じて様々な箇所で「一実施形態では」又は「ある実施形態では」という文言の登場は、必ずしも全てが同じ実施形態に言及しているわけではないが、いくつかの場合には、そうであることもある。更に、特定の特長、構造、又は特徴は、当業者には自明であろうが、１つ以上の実施形態において、任意の好適な方法で組み合わせられてもよい。図面の明確性のために、デバイス構造のドープ領域は、概ね真っ直ぐな線端部及び正確な角のコーナーを有するように例示されている。しかしながら、当業者であれば、ドーパントの拡散及び活性化により、ドープ領域の端部は、一般的には、直線ではない場合があり、コーナーは、正確な角でない場合があることを理解する。

加えて、この説明は、単一本体設計（本体領域が、細長いパターン、典型的には蛇行パターンで形成された単一の領域から構成される）の代わりに、セル設計（本体領域が複数のセル領域である）を例示している。しかしながら、この説明は、セルの実装及び単一本体の実装の両方に当てはまるよう意図されている。

以下に好適なものとして例示及び説明される実施形態は、本明細書に具体的に開示されていない実施形態を有し得、及び／又は本明細書に具体的に開示されていないいずれの要素の不在下でも実施され得る。
図面の詳細な説明

図１は、故障を低減するのを支援する６Ｔ ＳＲＡＭ回路１０のある実施形態の一部を概略的に例示する。例えば、回路１０のトランジスタのうちの１つのゲートへの開放接続から生じる故障である。回路１０は、回路１０に割り当てられた値を記憶するために利用される蓄積ノード２１及び２３を含む。Ｐチャネルトランジスタ１１及びＮチャネルトランジスタ１２はそれぞれ、ノード２１に接続されたドレインを有する。回路１０のＰチャネルトランジスタ１３及びＮチャネルトランジスタ１４はそれぞれ、ノード２３に接続されたドレインを有する。Ｎチャネルアクセストランジスタ１７は、ノード２１に接続されたソースを有し、Ｎチャネルアクセストランジスタ１８は、ノード２３に接続されたソースを有する。トランジスタ１７のドレインは、ノード１５においてビット線（ＢＬ）導体１６に接続されており、トランジスタ１８のドレインは、ノード２０においてビット線バー（ＢＬＢ）導体１９に接続されている。当業者であれば、回路１０内に情報ビットを記憶するために、ビット線（ＢＬ）導体１６とビット線バー（ＢＬＢ）導体１９とを反対の状態に駆動し、トランジスタ１７及び１８をワード線（ＷＬ）導体２５を介して有効化することにより、ノード２１とノード２３とを反対の状態に駆動することを理解するであろう。次いで、トランジスタ１７及び１８を無効化し、ノード２１及び２３上に記憶された状態を、それぞれのトランジスタ対１１〜１２及び１３〜１４によって維持する。記憶状態を維持するのを支援するために、トランジスタ１１のゲートを、トランジスタ１２のゲート及びノード２３に共通に接続する。加えて、トランジスタ１３のゲートを、トランジスタ１４のゲート及びノード２１に共通に接続する。当業者であれば、トランジスタ１７及び１８を含む、トランジスタのソース及びドレインは、どちらが高電圧及び低電圧を受け取るかに応じて反転し得ることを理解するであろう。したがって、説明を明確にするために、トランジスタ１７及び１８のソースは、本明細書では、それぞれのノード２１及び２３に接続された電極のことを指す。

情報又はデータを回路１０に記憶した後、ノード２１又はノード２３のうちの一方は、アサートされた論理状態にあり、他方は、ネゲートされた論理状態にある。ノード２１及びノード２３のうちの他方よりも高い電圧によって表される状態に書き込まれたノード２１及びノード２３のうちの一方について、トランジスタ１１又はトランジスタ１３のうちの対応する一方は、高位側の電圧を維持するのに対して、トランジスタ１２及びトランジスタ１４のうちの反対側の一方は、ノード２１及びノード２３のうちの反対側の一方を低位側の電圧に維持する。例えば、ノード２１が高位側の電圧を必要とする状態に書き込まれると仮定すると、こうしてトランジスタ１１は、トランジスタ１７が無効化された後にノード２１の電圧を維持する。

従来のＳＲＡＭセルでは、セルを読み出すための１つの可能な方法は、ビット線導体を高レベルにプリチャージし、次いで導体を監視し、いずれの導体が電圧を低下させるかを判定するものであった。このような読み出し動作を行っている間、Ｐチャネルトランジスタのゲートへの接続が欠落しているとした場合に、高位側の電圧に書き込まれた蓄積ノードは、Ｐチャネルトランジスタゲートが切断されても、ある期間高位側の電圧を維持することが可能であった。大抵の場合、このような条件により、Ｐチャネルトランジスタがターンオフされることとなった。このような従来のＳＲＡＭセルの試験中、蓄積ノードに記憶された電圧が、記憶されていた値よりも小さい値に低下するのに長い期間がかかり得るために、セルが不良として示されない場合がある。したがって、試験中、従来のＳＲＡＭセルにおけるこのような欠陥を検出することは困難であった。当業者であれば、導体１６及び１９をプリチャージするために高電圧の代わりに低電圧が使用されるとした場合に、このような条件がＮチャネルトランジスタについても生じ得ることを理解するであろう。

しかしながら、回路１０の構造は、以下で更に分かるように、トランジスタ１１又は１３のいずれかのゲートへの開放回路となる可能性を低減する。

図２は、半導体デバイス３５の実施形態の例の一部分の拡大平面図を例示する。回路１０の実施形態の少なくとも一部分の例の一例は、デバイス３５上に形成されている。

図３は、図２に例示された断面線３−３に沿ったデバイス３５の一部分の拡大断面図を例示する。この説明は、図１〜図３への参照を有する。

デバイス３５のある実施形態は、半導体基板１００上に形成され得る。基板１００は、基板１００がシリコン半導体基板である、ある実施形態を有し得る。基板１００は、Ｐ型基板として形成され得る実施形態を有し得る。別の実施形態は、基板１００が、基板１００として内部にドープ領域が形成された、基層をなすバルクシリコン基板を含むように形成され得ることを含み得る。反対側の導電型のドープ領域を基板１００上に形成して、ウェル領域又はドープ領域６６を形成し得る。領域６６は、Ｐ型トランジスタ１１及び１３を形成するために利用され得る。ある実施形態では、領域６６はＮ型であり得る。領域６６の周辺部は、領域６６の境界８５に沿って基板１００の隣接部分に接する。説明を明確にするために、及び本明細書で使用するとき、境界８５は、基板１００の表面から基板１００内へと延在する、かつトランジスタ１１及び１３の部分の下にある領域６６の一部分に沿って基板１００に接する、領域６６の外周の縁部の一部分である。境界８５のある実施形態は、基板１００の表面から基板１００内へと実質的に８０〜実質的に１１０度の角度で延在する。

トランジスタ１２、１４及び１７〜１８のある実施形態は、領域６６の外部にある、基板１００の一部分に形成され得る。いくつかの実施形態では、ドープ領域３９、４７、及び５３は、トランジスタ１２及び１４の活性領域を形成するために基板１００に形成される。活性領域はまた、チャネル領域を含み得る。ドープ領域３９、４７、及び５３は、基板１００と同じ導電型であるが、例えばより高いドーピング濃度等の異なるドーピング濃度を有し得る実施形態を有し得る。領域３９は、トランジスタ１２及び１４のソースを形成する実施形態を有し得る。領域４７及び５３は、それぞれのトランジスタ１２及び１４のドレインとして形成され得る実施形態を有し得る。領域４７及び５３のある実施形態はまた、それぞれのトランジスタ１７及び１８のソースを形成し得る。ゲート構造４３及び５２は、それぞれの領域３９及び４７と領域３９及び５３との間にある、基板１００の一部分の上に重なって形成され得る。トランジスタ１２及び１４のためのチャネル領域は、基板１００のこの部分の一部に形成され得る。当業者であれば、領域３９、４７、及び５３の破線部分によって例示されるように、ドープ領域３９、４７、及び５３の小部分が、ゲート構造の外側縁部の下にあり得ることを理解するであろう。コンタクトビア構造４０は、領域３９に形成され得る。構造４０は、トランジスタ１２及び１４のソースへの電気的接続を提供するために、領域３９に電気的に接続するように形成され得る。

構造４０は、図２に示されていない導体相互接続部によって端子２８に接続される。コンタクトビア構造４６及び５５は、それぞれの領域４７及び５３に形成されて、それに電気的に接続し、それぞれのトランジスタ１２及び１４のドレインへの電気的接続を提供し得る。

ドープ領域４９及び５９はまた、基板１００の領域６６の外部に形成されて、それぞれのトランジスタ１７及び１８のドレイン領域として機能し得る。ドープ領域４９は、領域４７の近くに形成されるが、トランジスタ１７のためのチャネル領域を形成するのに十分な距離だけ離間し得る。同様に、ドープ領域５９は、領域５３の近くに形成されるが、トランジスタ１８のためのチャネル領域を形成するのに十分な距離だけ離間し得る。トランジスタ１７〜１８のゲート構造は、それぞれの領域４７及び４９と領域５３及び５９との間に配置された、基板１００の一部分の上に重なるように形成され得る。トランジスタ１７のゲート構造４８は、基板１００の一部分がトランジスタ１７のチャネルとなるように、領域４７と領域４９との間にある、基板１００の一部分の上に重なって形成され得る。同様に、トランジスタ１８のゲート構造５８は、領域５３と領域５９との間にある、基板１００の一部分の上に重なって形成され得る。当業者であれば、領域４７、４９、５３、及び５９の破線部分によって例示されるように、ドープ領域４７、４９、５３、及び５９の小部分が、構造４８及び５８の外側縁部の下にあり得ることを理解するであろう。ゲート構造４８及び５８は、互いに相互接続され得る。構造体４８及び５８はまた、図２に示されていない導体によってワード線（ＷＬ）２５に電気的に接続され得る。コネクタビア構造５０及び６０は、それぞれのトランジスタ１７及び１８のドレインへの電気的接続の形成を容易にするために、それぞれの領域４９及び５９に形成され得る。構造５０及び６０は、図２に示されていない導電体によって、それぞれのＢＬ及びＢＬＢに電気的に接続され得る。

トランジスタ１１及び１３は、領域６６に形成され得る実施形態を有し得る。ドープ領域６７〜６８及び７２は、領域６６内に、トランジスタ１１及び１３のソース及びドレインを形成するために、領域６６の導電型と反対である導電型で形成され得る。ある実施形態では、ドープ領域６７及び７２は、領域６６内のＰ型ドープ領域として形成されて、それぞれのトランジスタ１３及び１１のドレインを形成し得、ドープ領域６８は、Ｐ型ドープ領域として形成されて、トランジスタ１１及び１３のソースを形成し得る。領域６７〜６８及び７２のある実施形態は、トランジスタ１１及び１３の活性領域の一部分を形成し得る。領域６８の部分はトランジスタ１１及び１３の両方のソースとして使用され得るため、領域６８はトランジスタ１１及び１３のソース間の接続部を形成する。トランジスタ１１及び１３の他の実施形態は、別個のソース領域を有し得る。領域６８のある実施形態は、図２〜図３に示されていない導体相互接続部によって端子２７に接続され得るコンタクトビア構造９０と交差するように延在するように形成され得る。構造９０は、構造９０内にソースコンタクト導体を含み得る。コンタクトビア構造７７及び７８は、それぞれの領域７２及び６７に形成されて、それに電気的に接続し、それぞれのトランジスタ１１及び１３のドレインへの電気的接続を提供し得る。構造７７及び７８はまた、図２に示されていない導体相互接続部によって、例えばそれぞれの構造４６及び５５等の、それぞれのノード２１及び２３とそれぞれのトランジスタ１２及び１４のドレインとに、電気的に接続され得る。

トランジスタ１１及び１３のゲート構造は、領域６６の一部分の上に重なるように形成され得る。ゲート構造のある実施形態は、領域６７〜６８間と領域６８と領域７２との間とに配置された領域６６の一部分の上に重なるように形成され得る。当業者であれば、領域６７〜６８及び７２の破線部分によって例示されるように、ドープ領域６７〜６８及び７２の小部分がゲート構造の外側縁部の下にあり得ることを理解するであろう。トランジスタ１３のゲート構造６９は、領域６８の一部分がトランジスタ１３のドレインとなり、領域６７がトランジスタ１３のソースとなるように、領域６７〜６８間にある、領域６６の一部分の上に重なるように形成され得る。同様に、トランジスタ１１のゲート構造７１は、領域６８の一部分がトランジスタ１１のドレインとなり、領域７２がトランジスタ１１のソースとなるように、領域６８と領域７２との間にある、領域６６の一部分の上に重なって形成され得る。

ゲート構造６９及び７１を形成してそれぞれのゲート構造５２とゲート構造４３とを交差させるように延在させて、ゲート構造７１のゲート導体とゲート構造４３のゲート導体との間の電気的接続と、ゲート構造６９のゲート導体とゲート構造５２のゲート導体との間の電気的接続と、を形成し得る。トランジスタ１１〜１４及びいくつかの実施形態ではトランジスタ１７〜１８の形成は、基板１００の表面の上に重なって形成され得る導電体及び半導体材料から、例えばトランジスタ１１〜１４の活性領域及び非活性領域等の半導体領域を絶縁するための絶縁体１０２（図３）を形成することを含み得る。いくつかの実施形態では、絶縁体１０２をフィールド酸化物と称する場合がある。ある実施形態は、絶縁体１０２が、当業者に周知の方法によって形成される浅いトレンチ分離（ＳＴＩ）として形成されることを含み得る。他の実施形態では、絶縁体１０２は、例えばＬＯＣＯＳ又は他の周知の方法によって形成される等、他の技術によって形成され得る。絶縁体１０２は、二酸化ケイ素又は窒化ケイ素又はシリコンオキシ窒化物又は他の周知の絶縁体材料から形成され得る。ゲート構造６９は、領域６７と領域６８との間に配設されたトランジスタ１３のチャネル領域の上に重なるゲート絶縁体１０３（図３）を含み得る。絶縁体１０３は、二酸化ケイ素又は窒化ケイ素又は、ゲート絶縁体を形成するのに好適である他の周知の絶縁体材料から形成され得る。構造６９の形成はまた、チャネル領域の上に重なるようにゲート導体１０４を形成することを含み得る。導体１０４は、絶縁体１０３上に形成され得る実施形態を有し得る。当業者であれば、導体１０４の材料はまた、チャネル領域に隣接する絶縁体１０２の部分の上に重なるように、導体１０５として延在し得ることを理解するであろう。いくつかの実施形態では、絶縁体１０２のこれらの隣接する部分はまた、ゲート構造６９の一部であり得る。導体１０４及び１０５のある実施形態は、Ｐ型ポリシリコンとして形成される。好ましい実施形態では、導体１０４及び１０５は、実質的にいかなるシリサイド材料もサリサイト材料も含まず、実質的にドープポリシリコンのみである。導体１０５あるいは導体１０４のある実施形態は、横方向に、例えばトランジスタ１３の電流流れ方向に対してゲート構造５２に向かって実質的に垂直に延在する。トランジスタ１３のチャネル領域は、導体１０４の下にある部分領域６６に形成され得る。

トランジスタ１４のゲート構造５２は、ゲート絶縁体１１３及びゲート導体１１４を含むように形成され得る。トランジスタ１４のチャネル領域は、導体１１４の下にある部分基板１００に形成され得る。絶縁体１１３は、領域３９と領域５３との間に配設されたトランジスタ１４のチャネル領域の上に重なるように形成され得る。絶縁体１１３は、絶縁体１０３と同じ材料から形成され得る。絶縁体１０３及び１１３のある実施形態は、絶縁体１０２よりも約１〜２桁薄い厚さを有する。絶縁体１０３及び１１３のいくつかの実施形態は、約１０〜約３０（１０〜３０）オングストロームである厚さを有し得、絶縁体１０２は、約３０００オングストローム以上（３０００）の厚さを有し得る。構造５２のゲート導体１１４はまた、チャネル領域の上に重なるように形成され得る。導体１１４のある実施形態は、絶縁体１１３上に形成され得る。断面線３−３の角度のために、絶縁体１０３及び１１３及び導体１０４及び１１４の部分のみが図３に示されていることに留意されたい。当業者であれば、導体１１４の材料はまた、チャネル領域に隣接する絶縁体１０２の部分の上に重なるように、導体１１５として延在し得ることを理解するであろう。いくつかの実施形態では、絶縁体１０２のこれらの隣接する部分はまた、ゲート構造５２の一部であり得る。導体１１４及び１１５のある実施形態は、Ｎ型ポリシリコンとして形成される。好ましい実施形態では、導体１１４及び１１５は、いかなるシリサイド材料もサラサイド材料も含まず、実質的にドープポリシリコンのみである。導体１１５あるいは導体１１４のある実施形態は、構造６９に向かって横方向に延在する。ある実施形態は、例えばトランジスタ１４の電流流れ方向に対して実質的に垂直に、横方向に延在し得る。導体１１５あるいは導体１１４は、絶縁体１０２の上に重なって延在して導体１０５あるいは導体１０４への電気的接続部に接し、及び当該電気的接続部を形成する実施形態を有し得る。ある実施形態では、この電気的接続部は直接的な電気的接続部であり得る。導体１１５あるいは導体１０５は、実質的に境界８５の上に重なるように延在し得る実施形態を有し得る。別の例示的な実施形態では、導体１１５あるいは導体１０５は、境界８５を越えて延在し、導体１０５あるいは導体１０４への電気的接続部に接し、及び当該電気的接続部を形成し得る。別の例示的な実施形態では、導体１０５あるいは導体１０４は、境界８５を越えて延在し、導体１１５あるいは導体１０５への電気的接続部に接し、及びと当該電気的接続部を形成し得る。別の実施形態は、導体１０５、又は代替的に導体１０４が、境界８５の上に重なるように延在するが境界８５を越えて延在しないように形成され得、導体１１５、又は代替的に導体１１４は、境界８５の上に重なるように延在するが境界８５を越えて延在せずに、導体１０５と導体１１５との間、又は代替的に導体１０４と導体１１４との間の電気的接続部に接し、及び当該電気的接続を形成するように形成され得ることを含み得る。当業者であれば、トランジスタ１１〜１４を形成する方法は、絶縁体１０２〜１０３及び１１３上にポリシリコンの層を形成し、ポリシリコンをパターニングし、次いで第１の部分にＰ型をドーピングして導体１０４〜１０５を形成し、第２の部分にＮ型をドーピングして導体１１４〜１１５を形成することによって、導体１０４〜１０５及び１１４〜１１５を形成することを含み得ることを理解するであろう。したがって、導体１０５と導体１１５との間の界面又は接続部は、矢印１１８によって例示される領域の近くの任意の場所であり得る。当業者であれば、導体１０５と導体１１５との界面にＰ−Ｎ接合が形成されることを理解する。

ゲート構造５２及び６９のある実施形態は、コンタクトビア構造６５を含み得る。構造６５は、構造５２及び６９の両方に形成され得る実施形態を有し得る。例えば、絶縁体１０６は、領域６６の上及びトランジスタ１１〜１４の他の部分の上に重なって形成され得る。絶縁体１０６を形成する実施形態は、絶縁体１０２、導体１０４〜１０５及び導体１１４〜１１５の部分上に絶縁体１０６を形成することを含み得る。開口部が、当該開口部が導体１０５及び１１５の部分の上に重なり、境界８５を横切って延在するように、絶縁体１０６に形成され得る。開口部に導体材料を形成して、開口部内にゲートコンタクト導体１１０を形成することにより、導体１０５及び１１５の両方への、したがって導体１０４及び１１４への電気的接続部を形成し得る。当業者であれば、導体１１０の材料は、例えばチタン、ニッケル及びタングステンの複合体等の導体材料の複合体であり得ることを理解するであろう。導体１１０の材料を、次いで、例えばＣＭＰ又は他の平坦化方法等によって実質的に平坦化して、導体１１０の破線によって例示される材料等の絶縁体１０６の表面の上方に延在する材料の部分を除去し得る。導体１１０のための開口部と得られる導体１１０とは、境界８５の上に重なって直接的な物理的コンタクトを形成するように、また導体１０５及び１１５への、したがって導体１０４及び１１４への電気的接続を形成する、ように形成される。構造６５のサイズは、構造７７、７８、４６、及び５５のサイズよりも大きい。例えば、トランジスタ１３とトランジスタ１４との間の方向における導体１１０の長さは、構造７７、７８、４６、及び５５のうちの任意のものの幅又は長さよりも大きい。ある実施形態では、導体１１０の長さは導体１１０の幅よりも長い。ある実施形態では、導体１１０が導体１０４及び１１４に向かって延在する際の導体１１０の長さは、導体１１０の幅の約３〜４（３〜４）倍であり、また構造４０、４６、５５、７８、７７、又は９０のうちの任意のものの幅又は長さの約３〜４（３〜４）倍である。導体１１０の長さの増加はまた、導体１０４と導体１１４との間に電気的接続を提供するのを支援し、当該電気的接続は、トランジスタ１１のゲートへの開放回路の可能性を低減するのを支援し、また構造７４の同様の構成とそれに伴う導体も同様である。

当業者であれば、構造４３及び７１が構造７４と共に、それぞれの構造５２及び６９及び構造６５と同様に形成され得ることも理解するであろう。

導体１０５及び１１５を、延在して２つの導体間の電気的接続部を形成するように形成することは、トランジスタ１１のゲートへの開放回路の可能性を低減するのを支援し、また構造４３及び７１の同様の構成は、トランジスタ１３の同じ改善を提供することが見出された。加えて、導体１１０を、境界８５の上に重なり、導体１０５及び１１５の両方への電気的接続部を形成するように形成することは、トランジスタ１３のゲートへの追加の電気的接続部を提供し、また、トランジスタ１３のゲートへの開放回路の可能性を低減するのを支援する。導体１０５と導体１１５との界面において導体１０５及び１１５の部分に接触するように導体１１０を形成することは、導体１０５及び１１５を介して両方向に電流が流れることを可能にするＰ−Ｎ接合を横切る短絡を形成する。構造７４の同様の構成とそれに関連付けられた導体とは、トランジスタ１１と同じ改善を提供する。

過去に、ドープ領域と基板との間の境界の上に重なるようにゲート導体を延在させることにより、トランジスタの不適切な動作を引き起こし得る追加のＰ−Ｎ接合が形成されると考えられた。

しかしながら、例えば境界８５の上に重なる導体１０５及び１１５の部分上に導体１１０を形成する等した構造は、任意のこのようなダイオードを横切って短絡を形成し、導体がドープされていても適切な動作を提供する予想外の結果を提供するトランジスタの適切な動作を提供する。当業者であれば、導体１１０が、導体１０５と導体１１５との界面において導体１０５及び１１５の材料によって形成されたＰ−Ｎ接合に依然として直接接触する限り、導体１０５及び１１５に若干少量のシリサイドが含まれている場合であっても、導体１１０は依然として本明細書で説明する利点を提供することを理解するであろう。

当業者であれば、トランジスタ１３及び１４並びに／又はトランジスタ１１及び１２の構造が、ＳＲＡＭセルで使用されることに加えて、他のデバイスにおいて利用され得ることを理解するであろう。更に、当業者であれば、導体１１０が導体１０５及び１１５に直接接触し、導体１０５と導体１１５との界面に形成されたＰ−Ｎ接合に接触する限り、６Ｔ ＳＲＡＭセルが他のレイアウト構成を有し得ることを理解するであろう。ある実施形態はまた、導体１１０が境界８５の上に重なることを含み得る。

図４は、トランジスタ１３及び１４の構造を利用し得る様々な他の回路を例示する。交差結合ラッチ１３０は、インバータ１３１及び１３２と、出力１３３を含む交差結合構成と、を利用する。図４はまた、トランジスタ１３及び１４のある代替実施形態であり得る実施形態を有し得るトランジスタ１３６及び１３７を例示する。インバータ１３１又は１３２のいずれかであるトランジスタ１３６及び１３７。

図４に例示するＮＡＮＤゲート１４０はまた、トランジスタ１３６及び１３７を利用して出力１４１を形成し得る出力構造を有する。ある実施形態では、トランジスタ１３６及び１３７をゲート１４０の出力構造とする場合に、トランジスタ１３６及び１３７の出力１３３は出力１４１と同じとなる。加えて、Ｄフリップフロップ１４５。トランジスタ１３６及び１３７を使用して形成されるＱ出力の場合に、トランジスタ１３６ １３７の出力１３３はフリップフロップ１４５のＱ出力となる。

図５は、絶縁体の部分が欠落する結果として形成され得る回路１５０の実施形態の一部分の一例を概略的に例示する。デバイス３５の製造プロセス中に、絶縁体のうちのいくつかの部分を除去し得ることが可能であり得る。例えば、ＣＭＰ動作中に、絶縁体１０６の部分は、絶縁体の厚さがいくつかの領域で減少し得るように、意図せずに除去され得る。絶縁体の部分のこのような欠落は、このような絶縁体を含むデバイスの信頼性を低下させ得るより低品質の絶縁体をもたらし得る。コンタクト構造６５及び７４の予想外の結果は、当該構造が、絶縁体に関する問題を検出する機構を提供するトランジスタのゲート導体間の冗長な電気的接続を提供することであることが見出されている。

いくつかの実施形態では、欠落した絶縁体は、トランジスタのゲート導体への不良な接続を引き起こし得る。この不良な接続は、例えばキャパシタ１５１及び１５２によって例示されるような、ゲート導体への容量結合をもたらし得る。しかしながら、導体１１０によって形成されたゲートへの冗長接続のために、電圧は、依然としてトランジスタ１２のゲートに印加され、キャパシタ１５１及び１５２の容量結合をバイパスすることができる。したがって、例えばノード２３において、高電圧がトランジスタ１１及び１２のゲートに印加される場合、高電圧は、検出され得る絶縁体の破壊を引き起こす。ある実施形態では、トランジスタ１１及び１２のゲートに印加される電圧は、端子２７に印加される供給電圧以上である。したがって、コンタクト構造６５及び７４の別の利点は、絶縁体に形成され得る欠陥を検出することを容易にすることである。

上記の全てから、当業者であれば、半導体デバイスのある実施形態の例は、
例えばＰ型等の第１の導電型を有する基板１００等の半導体基板と、
半導体基板の表面上に形成された、例えばＮ型等の第２の導電型の例えば領域６６等の第１のドープ領域であって、第１のドープ領域が、第１のドープ領域の境界（８５）において半導体基板に接する周辺部を有する、第１のドープ領域と、
第１のドープ領域に形成された例えばトランジスタ１３等の第１のトランジスタであって、第１のトランジスタが、例えば境界８５等の境界の上に重なるように延在する、例えば導体１０４等の第１のドープポリシリコンゲート導体を有し、第１のドープポリシリコンゲート導体が、第１の導電型を有する、第１のトランジスタと、
半導体基板に形成された例えばトランジスタ１４等の第２のトランジスタであって、第２のトランジスタが、例えば、第１のドープポリシリコンゲート導体と交差するように延在する、例えば導体１１４等の第２のドープポリシリコンゲート導体を有し、第２のドープポリシリコンゲート導体が、第２の導電型を有する、第２のトランジスタと、
ゲートコンタクトであって、例えば導体１１０等の、第１のドープポリシリコンゲート導体の第１の部分上、及び第２のドープポリシリコンゲート導体の第１の部分上に形成され、かつ境界の上に重なる、コンタクト導体を有する、ゲートコンタクトと、を備え得ることを理解するであろう。

別の実施形態は、コンタクト導体が、コンタクト導体の第１の幅よりも大きい第１の長さを有することを含み得る。

別の実施形態では、第１のトランジスタは、第２の幅及び第２の長さを有する例えば導体９０等のソースコンタクト導体を有するソースコンタクトを含み得、第１の長さは第２の長さよりも大きく、また第２の幅よりも大きい。

別の実施形態は、第１のトランジスタのチャネル領域の上に重なる第１のドープポリシリコンゲート導体の第２の部分の上に重なり、第２のトランジスタのチャネル領域の上に重なる第２のドープポリシリコンゲート導体の第２の部分の上に重なる絶縁体を更に含み得、絶縁体が、第１のドープポリシリコンゲート導体の第１の部分の上に重なり、第２のドープポリシリコンゲート導体の第１の部分の上に重なり、境界の上に重なる開口部を有する。

ある実施形態では、第１のドープポリシリコンゲート導体及び第２のドープポリシリコンゲート導体が、絶縁体の上に重なり、絶縁体の上に重なって互いに交差するように延在し得る。

ある実施形態は、第１のドープポリシリコンゲート導体及び第２のドープポリシリコンゲート導体が、実質的にドープポリシリコンのみであることを含み得る。

別の実施形態は、第１のドープポリシリコンゲート導体及び第２のドープポリシリコンゲート導体が、シリサイド又はサラサイド材料を実質的に含まないことを含み得る。

半導体デバイスが、第２のトランジスタが第１のドープ領域の外部にある、別の実施形態を有し得る。

ある実施形態は、第１のドープ領域に形成された、例えばトランジスタ１１等の第３のトランジスタを更に含み得、第３のトランジスタが、第１の導電型の第３のドープポリシリコンゲート導体を有する。

別の実施形態はまた、半導体基板の第１のドープ領域の外部に形成された、例えばトランジスタ１２等の第４のトランジスタを含み得、第４のトランジスタが、第２の導電型の第４のドープポリシリコンゲート導体を有し、第４のドープポリシリコンゲート導体が、第３のドープポリシリコンゲート導体と交差するように延在する。

当業者であればまた、半導体デバイスを形成する方法のある実施形態の例が、
例えばＮ型等の第１の導電型の例えば領域６６等の第１のドープ領域を、例えばＰ型等の第２の導電型の例えば基板１００等の半導体基板の表面上に形成することと、
第１のドープ領域に、例えばトランジスタ１３等の第１のトランジスタの、例えばチャネル領域等の第１の活性領域を形成することであって、第１の活性領域が、第１のトランジスタの第１のチャネル領域の上に重なる、例えば導体１０４又は１０５のうちの一方等の第１のゲート導体を有する、形成することと、
半導体基板の第１のドープ領域の外部に、例えばトランジスタ１４等の第２のトランジスタの第２の活性領域を形成することであって、第２の活性領域が、第２のトランジスタの第２のチャネル領域の上に重なる、例えば導体１１４及び１１５のうちの一方等の第２のゲート導体を有する、形成することと、
第１のゲート導体及び第２のゲート導体を延在させることであって、第１のゲート導体又は第２のゲート導体のうちの一方が、半導体基板と第１のドープ領域の周辺部との間の界面の上に重なるように延在する、延在させることと、
例えば導体１１０等のゲートコンタクト導体を、第１のゲート導体上、第２のゲート導体上に、半導体基板と第１のドープ領域の周辺部との間の界面の上に重ねて形成することと、を含み得ることを理解するであろう。

本方法の別の実施形態はまた、第１のゲート導体を実質的にドープポリシリコンのみであるように形成することを含み得る。

ある実施形態はまた、第２のゲート導体を実質的にドープポリシリコンのみであるように形成することを含み得る。

本方法はまた、第１のゲート導体を第２の導電型を有するように形成することと、第２のゲート導体を第１の導電型を有するように形成することと、を含み得る実施形態を有し得る。

別の実施形態はまた、第１のチャネル領域の上に重なる第１のゲート導体の一部分上、及び第２のチャネル領域の上に重なる第２のゲート導体の一部分上に、絶縁体を形成することと、
絶縁体に開口部を形成することであって、開口部が界面の上に重なる、形成することと、
開口部内に金属導体を形成することであって、金属導体が、第１のゲート導体及び第２のゲート導体の両方に物理的及び電気的に接触する、形成することと、を含み得る。

ある実施形態はまた、ゲートコンタクト導体を形成することが、ゲートコンタクト導体の幅よりも大きい長さを有するゲートコンタクト導体を形成することを含み得る。

ある実施形態では、本方法は、第１のトランジスタのソース領域に接触するソースコンタクト導体を形成することを含み得、ソースコンタクト導体の長さ及び幅がゲートコンタクト導体の長さよりも小さい。

本方法はまた、ゲートコンタクト導体を形成することが、第１のゲート導体及び第２のゲート導体上に金属を形成することを含むことを含み得る。

別の実施形態は、第１のドープ領域に例えばトランジスタ１１等の第３のトランジスタを形成することであって、第３のトランジスタが、第１のトランジスタと共通であるソース領域を有する、第３のトランジスタを形成することと、半導体基板の第１のドープ領域の外部に第４のトランジスタを形成することであって、第４のトランジスタが、第２のトランジスタと共通であるソース領域を有する、第４のトランジスタを形成することと、を含み得る。

ある実施形態はまた、第１のゲート導体及び第２のゲート導体に電圧を印加することを含み得、電圧が、第１のトランジスタのソースに印加される電源電圧よりも大きい。

当業者であればまた、半導体デバイスの実施形態の例が、
第２の導電型の半導体基板の表面上の、第１の導電型の第１のドープ領域と、
第１のドープ領域における第１のトランジスタの第１の活性領域であって、第１の活性領域が、第１のトランジスタの第１のチャネル領域の上に重なる第１のゲート導体を有する、第１の活性領域と、
半導体基板の第１のドープ領域の外部における第２のトランジスタの第２の活性領域であって、第２の活性領域が、第２のトランジスタの第２のチャネル領域の上に重なる第２のゲート導体を有する、第２の活性領域と、を備え、
第１のゲート導体及び第２のゲート導体が、第１のゲート導体又は第２のゲート導体のうちの一方が半導体基板と第１のドープ領域の周辺部との間の界面の上に重なるように延在するように配設されており、
第１のゲート導体上、第２のゲート導体上に、半導体基板と第１のドープ領域の周辺部との間の界面の上に重ねて配設されたゲートコンタクト導体と、を備え得、
第１のゲート導体が、実質的にドープポリシリコンのみを含む、ことを理解するであろう。

別の実施形態は、第２のゲート導体が実質的にドープポリシリコンのみを含むことを含み得る。

ある実施形態は、第１のゲート導体が第２の導電型を有し、第２のゲート導体が第１の導電型を有し得ることを含み得る。

別の実施形態では、ゲートコンタクト導体が、第１のチャネル領域の上に重なる第１のゲート導体の一部分上と、第２のチャネル領域の上に重なる第２のゲート導体の一部分上と、の絶縁体と、
絶縁体における開口部であって、開口部が界面の上に重なる、開口部と、
開口部内の金属導体であって、金属導体が、第１のゲート導体及び第２のゲート導体の両方に物理的及び電気的に接触する、金属導体と、を含み得る。

別の実施形態では、ゲートコンタクト導体が、ゲートコンタクト導体の幅よりも大きい長さを有し得る。

ある実施形態は、第１のトランジスタのソース領域に接触するソースコンタクト導体を含み得、ソースコンタクト導体の長さ及び幅がゲートコンタクト導体の長さよりも小さい。

別の実施形態は、ゲートコンタクト導体が、第１のゲート導体及び第２のゲート導体上に金属を含み得ることを含み得る。

ある実施形態はまた、第１のドープ領域における第３のトランジスタであって、第３のトランジスタが、第１のトランジスタと共通であるソース領域を有する、第３のトランジスタと、半導体基板の第１のドープ領域の外部に配設された第４のトランジスタであって、第４のトランジスタが、第２のトランジスタと共通であるソース領域を有する、第４のトランジスタと、を含み得る。

ある実施形態は、電圧が、第１のゲート導体及び第２のゲート導体に印加され得ることを含み得、電圧が、第１のトランジスタのソース又は第２のトランジスタのドレインに印加される電源電圧よりも大きい。

上記の全てのことからみて、新規なデバイス及び方法が開示されていることは明らかである。特徴の中でもとりわけ、Ｐチャネルトランジスタのゲート導体を形成して、少なくともウェル領域の境界の上に重なるように、かつＮチャネルトランジスタのゲート導体に物理的に接触するように延在させることが含まれる。コンタクト構造が、２つのゲート導体の少なくとも延在部に物理的に接触する導体を含むように形成され、当該導体が、トランジスタのゲートへのより信頼性の高い接続及び冗長な接続を提供する。ゲート導体構造及びコンタクト構造が、トランジスタのゲートへの開放接続の低減を支援する。

説明の主題は、具体的な好ましい実施形態及び例示的実施形態と共に説明されているが、上記のそれらの図面及び説明は、本主題の実施形態の典型的かつ非限定的な実施例のみを叙述しており、したがって、その範囲を限定するものとみなされるべきではなく、当業者にとっては多数の代替物及び変化形が自明であろうことは、明らかである。

特許請求の範囲が以下で反映しているように、発明の態様は、前述で開示された単独の実施形態の全ての特徴よりも少ない特徴にある場合がある。このため、以下に表現されている特許請求の範囲は、この図面の詳細な説明内に明確に組み込まれており、各請求項は、発明の別々の実施形態として互いに独立している。更に、本明細書に記載のいくつかの実施形態は、他の実施形態に含まれる他の特徴をいくらか含むが、当業者には理解されるであろうように、種々の実施形態の特徴の組み合わせは、本発明の範囲内であることを意味し、かつ種々の実施形態を形成する。

Claims (5)

1. 半導体デバイスであって、
   第１の導電型を有する半導体基板と、
   前記半導体基板の表面上に形成された第２の導電型の第１のドープ領域であって、前記第１のドープ領域が、前記第１のドープ領域の境界において前記半導体基板に接する周辺部を有する、第１のドープ領域と、
   前記第１のドープ領域に形成された第１のトランジスタであって、前記第１のトランジスタが、前記境界の上に重なるように延在する第１のドープポリシリコンゲート導体を有し、前記第１のドープポリシリコンゲート導体が、前記第１の導電型を有する、第１のトランジスタと、
   前記半導体基板に形成された第２のトランジスタであって、前記第２のトランジスタが、前記第１のドープポリシリコンゲート導体と交差するように延在する第２のドープポリシリコンゲート導体を有し、前記第２のドープポリシリコンゲート導体が、前記第２の導電型を有する、第２のトランジスタと、
   ゲートコンタクトであって、前記第１のドープポリシリコンゲート導体の第１の部分上、及び前記第２のドープポリシリコンゲート導体の第１の部分上に形成され、かつ前記境界の上に重なる、コンタクト導体を有する、ゲートコンタクトと、を備える、半導体デバイス。
2. 前記コンタクト導体が、前記コンタクト導体の第１の幅よりも大きい第１の長さを有する、請求項１に記載の半導体デバイス。
3. 前記第１のトランジスタが、第２の幅及び第２の長さを有するソースコンタクト導体を有するソースコンタクトを含み、前記第１の長さが、前記第２の長さよりも大きく、かつ前記第２の幅よりも大きい、請求項２に記載の半導体デバイス。
4. 半導体デバイスを形成する方法であって、
   第２の導電型の半導体基板の表面上に第１の導電型の第１のドープ領域を形成することと、
   前記第１のドープ領域に第１のトランジスタの第１の活性領域を形成することであって、前記第１の活性領域が、前記第１のトランジスタの第１のチャネル領域の上に重なる第１のゲート導体を有する、形成することと、
   前記半導体基板の前記第１のドープ領域の外部に第２のトランジスタの第２の活性領域を形成することであって、前記第２の活性領域が、前記第２のトランジスタの第２のチャネル領域の上に重なる第２のゲート導体を有する、形成することと、
   前記第１のゲート導体及び前記第２のゲート導体を延在させることであって、前記第１のゲート導体又は前記第２のゲート導体のうちの一方が、前記半導体基板と前記第１のドープ領域の周辺部との間の界面の上に重なるように延在する、延在させることと、
   前記第１のゲート導体上、前記第２のゲート導体上に、前記半導体基板と前記第１のドープ領域の前記周辺部との間の前記界面の上に重ねてゲートコンタクト導体を形成することと、を含む、方法。
5. 前記ゲートコンタクト導体を形成することが、前記第１のチャネル領域の上に重なる前記第１のゲート導体の一部分上、及び前記第２のチャネル領域の上に重なる前記第２のゲート導体の一部分上に、絶縁体を形成することと、
   前記絶縁体に開口部を形成することであって、前記開口部が、前記界面の上に重なる、形成することと、
   前記開口部内に金属導体を形成することであって、前記金属導体が、前記第１のゲート導体及び前記第２のゲート導体の両方に物理的及び電気的に接触する、形成することと、を含む、請求項４に記載の方法。

Images