DE10103526A1 - Halbleiterspeicher mit abschaltbaren Wortleitungen - Google Patents

Abstract

Für ein Abschalten einer nach einem Zugriff aktivierten Wortleitung (10) eines Halbleiterspeichers werden Wortleitungssegmente (11, 12, 13, 14, 15) gebildet, die über jeweilige Schalttransistoren (16, ..., 25) einerseits mit der Wortleitung (10) und andererseits mit einem Bezugspotential (VSS) verbunden sind. Nach Anlegen einer Spaltenadresse (CADR) bleibt nur noch dasjenige Wortleitungssegment (13) aktiviert, an welches die für den Zugriff vorgesehene Speicherzelle (30) angeschlossen ist. Alle weiteren Wortleitungssegmente (11, 12, 14, 15) werden gesteuert durch die Spaltenadresse (CADR) abgeschaltet. Der Precharge-Vorgang wird dadurch beschleunigt, die Arbeitsgeschwindigkeit des Halbleiterspeichers wird erhöht.

Description

Die Erfindung betrifft einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen. Die Speicherzellen sind an eine Wortleitung angeschlossen, eine der Speicherzellen ist an ei­ ne Bitleitung angeschlossen. Jeweilige Decoder dienen zur Auswahl der Wort- und Bitleitungen aus jeweils einer Vielzahl von Wort- und Bitleitungen.

In Halbleiterspeichern, insbesondere bei dynamischen Halblei­ terspeichern mit wahlfreiem Speicherzellenzugriff, sogenann­ ten DRAMs (Dynamic Random Access Memories) sind Speicherzel­ len an den Kreuzungen von Wort- und Bitleitungen angeordnet. Zum Zugriff auf eine der Speicherzellen wird eine Adresse, die die Speicherzelle repräsentiert, an den Halbleiterspei­ cher angelegt und daraufhin die jeweilige Wortleitung und die jeweilige Bitleitung aktiviert. Die Wortleitung schaltet den Zugriffstransistor der Speicherzelle leitend, so daß der Speicherkondensator über den Zugrifftransistor mit der Bit­ leitung verbunden wird. Ein Leseverstärker verstärkt das an die Bitleitung angelegte Signal zur Weiterleitung an den aus­ gangsseitigen Datensignalpfad. Das Einschreiben eines Daten­ wertes in eine Speicherzelle erfolgt in entsprechender Weise. Nach dem Auslesen von Datenwerten werden die jeweils akti­ vierten Wortleitungen abgeschaltet (Precharge). Anschließend kann in Folge eines weiteren Speicherzugriffs eine andere Wortleitung aktiviert werden.

Aufgrund der Länge der Wortleitungen stellen diese eine nicht unerhebliche parasitäre Kapazität dar. Es nimmt daher eine gewisse Zeitdauer in Anspruch, um die aktivierte Wortleitung, welche sich auf einem High-Pegel befindet, zu deaktivieren und dabei vollständig zu entladen und auf Bezugspotential zu legen. In manchen Speicherkonzepten wird die Wortleitung im abgeschalteten Zustand auch mit einem gegenüber Masse negativen Potential während der Precharge-Phase angesteuert. Nach dem Deaktivieren der Wortleitungen sind auch die Bitleitungen zu deaktivieren.

Mit zunehmender Speichergröße wird die parasitäre Kapazität der Wortleitungen bezogen auf die mit ihr verbundene Anzahl der Bitleitungen größer. Das Deaktivieren der Wortleitung nimmt einen nicht unerheblichen Zeitanteil während eines Zu­ griffszykluses ein. Die maximal erreichbare Zugriffsgeschwin­ digkeit wird dadurch begrenzt.

Eine Aufgabe der Erfindung besteht darin, einen Halbleiter­ speicher anzugeben, dessen Zugriffsgeschwindigkeit erhöht ist.

Gemäß der Erfindung wird diese Aufgabe gelöst durch einen Halbleiterspeicher, umfassend: eine Vielzahl von Speicherzel­ len; eine Wortleitung, an die die Speicherzellen angeschlos­ sen sind, um die Speicherzellen zu aktivieren, wobei minde­ stens zwei Wortleitungssegmente vorgesehen sind; eine Bitlei­ tung, die an eine der Speicherzellen angeschlossen ist, um einen Datenwert von oder zu der einen der Speicherzellen zu übertragen; einen ersten Decoder zur Auswahl der Wortleitung aus einer Vielzahl von Wortleitungen in Abhängigkeit von ei­ ner ersten Adresse; einen zweiten Decoder zur Auswahl der Bitleitung aus einer Vielzahl von Bitleitungen in Abhängig­ keit von einer zweiten Adresse; je einen den Wortleitungsseg­ menten zugeordneten ersten Schalter, über den das jeweils zu­ geordnete Wortleitungssegment mit der Wortleitung verbunden ist; je einen den Wortleitungssegmenten zugeordneten zweiten Schalter, über den das jeweils zugeordnete Wortleitungsseg­ ment mit einem Bezugspotential verbunden ist; wobei die er­ sten und die zweiten Schalter vom zweiten Decoder ansteuerbar sind.

Der Halbleiterspeicher gemäß der Erfindung weist zusätzliche Wortleitungssegmente auf, die einerseits über einen ersten Schalter mit einer durchgehenden Wortleitung verbunden sind und andererseits über einen zweiten Schalter mit Bezugspoten­ tial (Masse). Die Schalter werden derart gesteuert, daß am Anfang der Aktivierungsphase der Wortleitung sämtliche erste Schalter leitend gesteuert sind, so daß alle Wortleitungsseg­ mente mit der durchgehenden Wortleitung verbunden sind. Die Wortleitungssegmente liegen auf High-Potential und sind akti­ viert. Wenn die Speicherzelle feststeht, auf die zuzugreifen ist, bleibt nur noch dasjenige Wortleitungssegment aktiviert, an welches diese Speicherzelle angeschlossen ist. Der Zu­ griffszyklus bezüglich dieser Speicherzelle kann fortgesetzt werden. Alle anderen Wortleitungssegmente brauchen nicht mehr länger aktiviert zu bleiben, da die daran angeschlossenen Speicherzellen beim laufenden Zugriffszyklus nicht angespro­ chen sind. Die jenen Wortleitungssegmenten zugeordneten zwei­ ten Schalter werden daher deaktiviert, um die entsprechenden Wortleitungssegmente bereits zu entladen und mit Bezugspoten­ tial zu verbinden. Der Precharge-Vorgang bezüglich dieser Wortleitungssegmente kann dann bereits während des laufenden Zugriffszykluses abgeschlossen werden. Allenfalls dasjenige Wortleitungssegment, welches an diejenige Speicherzelle ange­ schlossen ist, auf welche zuzugreifen ist, bleibt wie gewohnt aktiviert, um den Zugriff auf diese Speicherzelle ordnungsge­ mäß zu beenden.

Die ersten und zweiten Schalter sind von den herkömmlicher­ weise bereits vorhandenen Decodern ansteuerbar. Ein erster Decoder wählt aus der Vielzahl der vorhandenen Wortleitungen jene aus, an die die Speicherzelle, auf die zuzugreifen ist, angeschlossen ist. Ein zweiter Decoder wählt aus der Vielzahl der vorhandenen Bitleitungen diejenige Bitleitung aus, die an diese Speicherzelle angeschlossen ist. Es ist daher vorteil­ haft, wenn die ersten und zweiten Schalter vom Bitleitungsde­ coder dementsprechend angesteuert werden, so daß nur dasjeni­ ge Wortleitungssegment weiterhin aktiviert bleibt, welches an die für den Zugriff vorgesehene Speicherzelle angeschlossen ist. Alle anderen Wortleitungssegmente werden nach anfänglicher Aktivierung bereits vorzeitig abgeschaltet. Demzufolge bleibt der erste Schalter des ersteren Wortleitungselements leitend, der zweite zugeordnete Schalter gesperrt; die ersten Schalter der letzteren Wortleitungssegmente werden vorzeitig abgeschaltet und die zugeordneten zweiten Schalter einge­ schaltet. Dies gewährleistet, daß während des Zugriffs nur dasjenige mit der für den Zugriff vorgesehenen Speicherzelle verbundene Wortleitungssegment aktiviert bleibt, während alle anderen Wortleitungssegmente dieser Wortleitung vorzeitig ab­ geschaltet werden.

Es braucht nach Abschluß des Zugriffsvorgangs nur noch das relativ kurze an die für den Zugriff vorgesehene Speicherzel­ le angeschlossene Wortleitungssegment abgeschaltet werden, um den Precharge-Vorgang zu beenden. Wegen dessen vergleichswei­ se geringer Kapazität ist der Precharge-Vorgang schneller be­ endet. Ein neuer Speicherzugriff kann daher früher gestartet werden, die Zugriffszykluszeit und Arbeitsgeschwindigkeit des Halbleiterspeichers wird insgesamt erhöht.

Die ersten und zweiten Schalter, welche jeweils ein Wortlei­ tungssegment mit der Wortleitung bzw. mit Bezugspotential verbinden, sind zweckmäßigerweise als MOS- Feldeffekttransistoren ausgeführt, zweckmäßigerweise komple­ mentären Kanaltyps. Der erste Schalter ist ein p-Kanal-MOS- Feldeffekttransistor, der zweite Schalter ein n-Kanal-MOS- Feldeffekttransistor.

In Abhängigkeit von bestimmten Werten oder Bitkonstellationen der zugeführten Adressen wird jeweils eine der Wortleitungen und eine der Bitleitungen über die ansteuernden Decoder aus­ gewählt. Wenn beispielsweise eine Speicherzelle auf die zu­ zugreifen ist, von einem bestimmten Wert einer zweiten die Bitleitung bestimmenden Adresse auswählbar ist, dann wird derjenige erste Transistor, in Abhängigkeit von dem Anliegen dieses Adreßwertes leitend gesteuert, der mit demjenigen Wortleitungssegment verbunden ist, an das die Speicherzelle angeschlossen ist. Beim Vorliegen dieses Adreßwerts werden außerdem alle diejenigen zweiten Schalter leitend gesteuert, die an die anderen der Wortleitungssegmente angeschlossen sind. Folglich bleibt nur das Wortleitungssegment, welches mit der für den Zugriff vorgesehenen Speicherzelle verbunden ist, aktiviert, für sämtliche andere Wortleitungssegmente wird der Precharge-Vorgang eingeleitet. Dementsprechend ist der Bitleitungsdecoder ausgestaltet. Er erzeugt geeignete Steuersignale zur Ansteuerung der Schaltertransistoren, um die oben angegebene Precharge-Funktionalität zu erreichen.

Der Bitleitungsdecoder weist beispielsweise einen Ausgangsan­ schluß auf, durch den eine bestimmte Bitleitung aus der Viel­ zahl der Bitleitungen auswählbar ist. Es ist jeweils dasjeni­ ge Paar von ersten und zweiten Schaltern an diesen Ausgang angeschlossen, das auch mit dem Wortleitungssegment verbunden ist, an welches die mit dieser Bitleitung verbundene Spei­ cherzelle angeschlossen ist. Die ersten und zweiten Transi­ storen werden dadurch komplementär gesteuert. Die Bitleitung wird dadurch aktiviert, daß ein mit der Bitleitung verbunde­ ner Leseverstärker aktiviert wird, um einen Datenwert aus der Speicherzelle auszulesen oder in sie einzuschreiben. Wenn der einer für einen Zugriff vorgesehenen Speicherzelle zugeordne­ te Leseverstärker aktiviert ist, dann ist auch der erste Schalter aktiviert, um das entsprechende Wortleitungssegment weiterhin auf High-Pegel zu halten.

Als vorteilhafte Ausgestaltung für die Wortleitung, an welche die Wortleitungssegmente über die ersten Schalter anschließ­ bar sind, eignet sich eine mit einer durchgehenden metalli­ schen Leiterbahn ausgestaltete Wortleitung. Die demgegenüber wesentlich kürzeren Wortleitungssegmente können aus Polysili­ zium gebildet werden.

Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.

Die Figur zeigt einen im Hinblick auf die Erfindung relevan­ ten Ausschnitt aus einem Halbleiterspeicher, insbesondere ei­ nen DRAM.

Der Halbleiterspeicher der Figur umfaßt ein Speicherzellen­ feld mit einer Vielzahl von dynamischen Speicherzellen, von denen beispielhaft die Speicherzellen 30, 31, 32 dargestellt sind. Jede der Speicherzellen umfaßt einen Zugriffstransistor 33 sowie einen Speicherkondensator 34. Im Speicherkondensator 34 ist eine Ladungsmenge gespeichert, deren Zustand einen zu speichernden Datenwert repräsentiert. Zum Auslesen oder Be­ schreiben der Speicherzelle wird der Zugriffstransistor 33 leitend geschaltet, so daß der Speicherkondensator 34 mit ei­ ner Bitleitung 40 verbunden wird.

Zum Ansteuern des Zugriffstransistors 33 dient eine Wortlei­ tung. Sämtliche Speicherzellen sind in Zeilen und Spalten an­ geordnet. Die Speicherzelle 30 liegt an der Kreuzungsstelle von Wortleitung 10 und Bitleitung 40. Sämtliche Speicherzel­ len einer Zeile sind über die Wortleitung 10 ansteuerbar. Hierzu wird einem Zeilendecoder 60 eine Zeilenadresse RADR zugeführt, so daß aus der Vielzahl von an die Ausgänge des Decoders 60 angeschlossenen Wortleitungen exakt die Wortlei­ tung 10 ausgewählt wird. Ein Ausgangstreiber 61 des Decoders 60 legt eine oberhalb der von außen angelegten Versorgungs­ spannung liegende Wortleitungsspannung VPP an die Wortleitung 10 an. Der Wortleitung 10 sind weitere Wortleitungssegmente 11, 12, 13, 14, 15 zugeordnet. Jedes der Segmente ist über einen ersten Schalter 16, 17, 18, 19 bzw. 20 mit der Wortlei­ tung 10 verbunden. Ein zweiter Schalter 21, 22, 23, 24 bzw. 25 verbindet das jeweilige Wortleitungssegment 11, . . ., 15 mit Bezugspotential oder Masse VSS. Die Wortleitung 10 ver­ läuft längs der gesamten Zeile von Speicherzellen. Die Wort­ leitung 10 ist daher als Metalleiterbahn ausgebildet. Die Wortleitungssegmente 11, 12, 13, 14, 15 sind wesentlich kür­ zer als die Wortleitung 10 und können daher beispielsweise aus Polysilizium gebildet werden oder zumindest Polysilizium umfassen.

Um auf die Speicherzelle 30 zuzugreifen, wird die Wortleitung 10 - wie oben ausgeführt - durch Anlegen der Zeilenadresse RADR an den Decoder 60 aktiviert, d. h. mit Wortleitungspo­ tential VPP angesteuert. Der Gate-Anschluß des Transistors 33 sowie alle anderen Gate-Anschlüsse der Auswahltransistoren der dem Wortleitungssegment 13 zugeordneten Speicherzellen 31, 32 etc. sind an das Wortleitungssegment 13 angeschlossen. Um den Auswahltransistor 33 der Speicherzelle 30 zu aktivie­ ren, wird zuerst die durchgehende Wortleitung oder Masterlei­ tung 10 aktiviert und somit auch sämtliche Wortleitungsseg­ mente 11, 12, 13, 14, 15. Die zugeordneten ersten Schalter 16, . . ., 20 werden entsprechend leitend geschaltet. Die zwei­ ten Schalter 21, . . ., 25 sind noch gesperrt. Zum Auslesen aus der Speicherzelle 30 wird ein Leseverstärker 41 aktiviert, welcher mit der Bitleitung 40 verbunden ist, um die vom Spei­ cherkondensator 34 über den leitenden Auswahltransistor 33 auf die Bitleitung 40 ausgegebene Ladungsmenge ausreichend zu verstärken, so daß der binäre Datenwert in nachfolgenden Lo­ gikschaltungen weiterverarbeitet und schließlich an den Aus­ gang des Halbleiterspeichers ausgegeben werden kann. Die Bit­ leitung 40 wird durch Freischaltung oder Aktivierung des Le­ severstärkers 41 bewirkt. Hierzu dient ein Spaltendecoder 70, an den eine Spaltenadresse CADR angelegt wird, so daß seine Ausgangsleitung 72 aus der Vielzahl der Ausgangsleitungen ak­ tiviert wird. Nunmehr kann der in der Speicherzelle 30 ge­ speicherte Datenwert ausgelesen werden oder im Falle eines Schreibzugriffes ein Datenwert eingeschrieben werden. Mit dem Vorliegen der Spaltenadresse CADR ist nunmehr die Speicher­ zelle 30 eindeutig bestimmt.

Die anderen Wortleitungssegmente 11, 12, 14, 15 können nach­ folgend abgeschaltet werden. Hierzu werden die ersten Schal­ ter 16, 17, 19, 20 abgeschaltet und gleichzeitig die zugeord­ neten zweiten Schalter 21, 22, 24, 25 eingeschaltet. Die jeweiligen Wortleitungssegmente 11, 12, 14, 15 werden von der Wortleitung 10 getrennt und über die zugeordneten zweiten Schalter 21, 22, 24, 25 mit Bezugspotential VSS verbunden. Der Schalter 18 des Wortleitungssegments 13, an welches die Speicherzelle 30 angeschlossen ist, bleibt weiterhin leitend und versorgt das Wortleitungssegment 13 mit Wortleitungsspan­ nung VPP, um den Auslesevorgang fortzuführen. Alle anderen Wortleitungen werden über die jeweils zugeordneten Schalter bereits entladen und der Precharge-Vorgang wird an diesen Wortleitungssegmenten eingeleitet. Die Ansteuerung der ersten und zweiten Schalter erfolgt aus dem Spaltendecoder in Abhän­ gigkeit von der angelegten Spaltenadresse CADR. Die ersten Schalter 16, . . ., 20 sind p-Kanal-MOS-Transistoren, die zwei­ ten Schalter 21, . . ., 25 sind n-Kanal-MOS-Transistoren. Um einen Kurzschluß der Wortleitung 10 mit Masse VSS zu vermei­ den, sind die Schalter 16, 21 komplementär aus dem Spaltende­ coder 70 heraus angesteuert. Der Schalter 18 ist dann leitend zu steuern, wenn die Bitleitung 40 zu aktivieren ist bzw. der Leseverstärker 41 zu aktivieren ist. Die den Transistor 18 ansteuernde Leitung 72 steuert daher ebenfalls den der Spei­ cherzelle 30 zugeordneten Leseverstärker 41. Entsprechendes gilt für die anderen Speicherzellen 31, 32 desselben Wortlei­ tungssegments 13 und wiederum entsprechend für die anderen Wortleitungssegmente 11, 12, 14, 15.

In Abhängigkeit von einer Spaltenadresse CADR wird also der p-Kanal-MOS-Transistor 18 leitend geschaltet und bleibt wäh­ rend des Speicherzugriffs leitend, der Transistor 23 komple­ mentär dazu gesperrt. Der der Speicherzelle 30 zugeordnete Leseverstärker 41 wird aktiviert, um dadurch die an die Spei­ cherzelle 30 angeschlossene Bitleitung 40 zu aktivieren. Die­ se Schaltzustände bleiben im weiteren Verlauf des Auslesevor­ gangs der Speicherzelle 30 bestehen. Demgegenüber wird bei den anderen Wortleitungssegmenten 11, 12, 14, 15 der Prechar­ ge-Vorgang und der Deaktivierungsvorgang eingeleitet, indem die Transistoren 16, 17, 19, 20 abgeschaltet und komplementär dazu die Transistoren 21, 22, 24, 25 eingeschaltet werden.

Während bei bekannten Halbleiterspeichern die Wortleitung der gesamten Zeile als Gesamtheit abgeschaltet wurde, sind bei der Erfindung zusätzlich einzelne Wortleitungssegmente mit einer geeigneten Ansteuerung vorgesehen. Alle im weiteren Verlauf eines Zugriffszykluses nicht benutzten Segmente der Zeile werden vorzeitig abgeschaltet. Aktiv bleibt nur dasje­ nige Wortleitungssegment, das noch für den Zugriff benutzt wird. Als Entscheidungskriterium, welches Wortleitungssegment vorzeitig abgeschaltet werden kann, dient die nach der Zei­ lenadresse angelegte Spaltenadresse. Diese Spaltenadresse de­ finiert dasjenige Wortleitungssegment der Zeile, das benutzt wird. Alle anderen Wortleitungssegmente können abgeschaltet werden. Wenn von der Betriebsablaufsteuerung des Speichers der Precharge-Befehl ausgegeben wird, muß nur noch ein klei­ ner Teil der Wortleitung, nämlich das bislang weiterhin aktiv gehaltene Wortleitungssegment auf das Bezugspotential gezogen werden. Dieser Abschaltvorgang ist dann erheblich beschleu­ nigt gegenüber einem Abschalten der Wortleitung als Gesamt­ heit, da nur ein Wortleitungssegment und dessen kapazitive Last abzuschalten ist, nicht aber die gesamte Wortleitung. Durch das vorzeitige Abschalten der im weiteren Verlauf eines Zugriffszykluses nicht benutzten Wortleitungssegmente wird die Precharge-Zeit verkürzt. Insgesamt ergibt sich dadurch eine Erhöhung der Zugriffszeit und eine erhöhte Arbeitsge­ schwindigkeit.

Während des Aktivierungsvorgangs bei einem Zugriffszyklus versorgt die Master-Wortleitung 10 sämtliche Wortleitungsseg­ mente 11, 12, 13, 14, 15 über die entsprechend leitend ge­ steuerten p-Kanal-MOS-Transistoren. Dies erfolgt als Reaktion auf das Anlegen der Zeilenadresse RADR. Mit dem Anlegen der Spaltenadresse CADR können nun nicht benötigte Wortleitungs­ segmente von der Master-Wortleitung 10 durch Abschalten der entsprechenden p-Kanal-MOS-Transistoren getrennt werden. Gleichzeitig übernehmen die n-Kanal-MOS-Transistoren den Precharge-Vorgang, also das Entladen der Wortleitungen und Verbinden mit Bezugspotential. Mit dem eigentlichen von der Speichersteuerung ausgegebenen Precharge-Befehl wird dann nur noch das bisher aktive Wortleitungssegment auf das niedrigere Bezugspotential bezogen. Es entsteht ein erheblicher Ge­ schwindigkeitsvorteil, ohne daß Schaltungsmaßnahmen vorzuse­ hen wären, die eine aufwendige Vergrößerung der Chipfläche bedeuten würden.

Bezugszeichenliste

10

Wortleitung

11

,

12

,

13

,

14

,

15

Wortleitungssegmente

16

,

17

,

18

,

19

,

20

erste Schalter

21

,

22

,

23

,

24

,

24

zweite Schalter

30

,

31

,

32

Speicherzellen

33

Auswahltransistor

34

Speicherkondensator

40

Bitleitung

41

Leseverstärker

60

Zeilendecoder

61

Treiber

70

Spaltendecoder
RADR Zeilenadresse
CADR Spaltenadresse
VPP Wortleitungsspannung

Claims (10)

1. Halbleiterspeicher, umfassend:
eine Vielzahl von Speicherzellen (30, 31, 32);
eine Wortleitung (10), an die die Speicherzellen (30, 31, 32) angeschlossen sind, um die Speicherzellen zu aktivieren, wobei mindestens zwei Wortleitungssegmente (11, 12, 13, 14, 15) vorgesehen sind;
eine Bitleitung (40), die an eine der Speicherzellen (30) angeschlossen ist, um einen Datenwert von oder zu der einen der Speicherzellen (30) zu übertragen;
einen ersten Decoder (60) zur Auswahl der Wortleitung (10) aus einer Vielzahl von Wortleitungen in Abhängigkeit von ei­ ner ersten Adresse (RADR);
einen zweiten Decoder (70) zur Auswahl der Bitleitung (40) aus einer Vielzahl von Bitleitungen in Abhängigkeit von einer zweiten Adresse (CADR);
je einen den Wortleitungssegmenten (11, 12, 13, 14, 15) zu­ geordneten ersten Schalter (16, 17, 18, 19, 20), über den das jeweils zugeordnete Wortleitungssegment mit der Wortleitung (10) verbunden ist;
je einen den Wortleitungssegmenten (11, 12, 13, 14, 15) zu­ geordneten zweiten Schalter (21, 22, 23, 24, 25), über den das jeweils zugeordnete Wortleitungssegment mit einem Bezugs­ potential (VSS) verbunden ist; wobei
die ersten und die zweiten Schalter (16, . . ., 25) vom zwei­ ten Decoder (70) ansteuerbar sind.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die je einem der Wortleitungssegmente (13) zugeordneten er­ sten und zweiten Schalter (18, 23) Transistoren von komple­ mentärem Leitungstyp sind.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der erste Schalter (18) ein p-Kanal-MOS-Feldeffekttransistor ist und der zweite Schalter (23) ein n-Kanal-MOS- Feldeffekttransistor ist.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die eine der Speicherzellen (30) von einem bestimmten Wert der zweiten Adresse (CADR) auswählbar ist und daß derjenige der ersten Schalter (18) in Abhängigkeit von dem Anliegen des bestimmten Werts der zweiten Adresse (CADR) leitend steuerbar ist, der mit demjenigen Wortleitungssegment (13) verbunden ist, das an die eine der Speicherzellen (30) angeschlossen ist.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die eine der Speicherzellen (30) von einem bestimmten Wert der zweiten Adresse (CADR) auswählbar ist und daß alle dieje­ nigen zweiten Schalter (21, 22, 24, 25) leitend steuerbar sind, die an anderen (11, 12, 14, 15) als der mit der einen der Speicherzellen (30) verbundenen Wortleitungssegmente (13) angeschlossen sind.

6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß derjenige der zweiten Transistoren (23) in Abhängigkeit von dem Anliegen des bestimmten Werts der zweiten Adresse (CADR) abgeschaltet wird, der an das eine mit der einen der Spei­ cherzellen (30) verbundene Wortleitungssegment (13) ange­ schlossen ist.

7. Halbleiterspeicher nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß der zweite Decoder (70) einen Ausgangsanschluß (72) aufweist, um ein Ausgangssignal bereitzustellen zur Auswahl der Bitlei­ tung (40) aus der Vielzahl der Bitleitungen, daß derjenige der ersten Schalter (18) mit dem Ausgangsanschluß (72) verbunden ist, dessen zugeordnetes Wortleitungssegment (13) an die eine der Speicherzellen (30) angeschlossen ist, und daß der zugeordnete zweite Schalter (23) zum ersten Schalter (18) komplementär steuerbar ist.

8. Halbleiterspeicher nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß der zweite Decoder (70) derart ausgestaltet ist, daß dann, wenn der bestimmte Wert der zweiten Adresse (CADR) an den zweiten Decoder (70) angelegt ist, diejenigen der ersten Schalter (11, 12, 14, 15) abgeschaltet werden und diejenigen der zweiten Transistoren (21, 22, 24, 25) leitend geschaltet werden, die an anderen Wortleitungssegmenten (11, 12, 14, 15) angeschlossen sind als dasjenige Wortleitungssegment (13) das mit der einen der Speicherzelle (30) verbunden ist.

9. Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die eine der Speicherzellen (30) mit einem Leseverstärker (41) verbunden ist, um einen Datenwert aus der einen der Speicherzellen (30) auszulesen, und daß der Leseverstärker (41) zum Auslesen aktiviert wird, gleichzeitig wenn derjenige der ersten Schalter (18) leitend gesteuert ist, der mit dem mit der einen der Speicherzellen (30) verbundenen Wortlei­ tungssegment (13) verbunden ist.

10. Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Wortleitung (10) eine metallische Leiterbahn ist und daß die Wortleitungssegmente (11, 12, 13, 14, 15) Polysilizium umfassen.