DE10049349A1

DE10049349A1 - Halbleiterspeichervorrichtung, die ihre Stromversorgungsspannung verringern kann

Info

Publication number: DE10049349A1
Application number: DE10049349A
Authority: DE
Inventors: Yasuhiko Tsukikawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-04-13
Filing date: 2000-10-05
Publication date: 2001-10-31
Also published as: KR20010096530A; JP2001297583A; TW487909B; KR100405925B1; US6469952B1

Abstract

In einem DRAM-Worttreiber (1) ist zwischen das Gate eines p-Kanal-Pull-up-MOS-Transistors (QP1) und dem eines ersten n-Kanal-Pull-down-MOS-Transistors (QN1) ein zweiter n-Kanal-MOS-Transistor (QN3) geschaltet, dessen Gate ein Stromversorgungspotential (Vcc) empfängt. Selbst dann, wenn das Eingangssignal (ZMWL) ein hohes Potential (Vpp') erreicht, ist das Potential des Gates des ersten n-Kanal-MOS-Transistors (QN1) gleich dem Stromversorgungspotential (Vcc) minus einer Schwellenspannung (Vthn) des zweiten n-Kanal-MOS-Transistors (QN3). Somit kann der erste n-Kanal-MOS-Transistor (QN1) an einem Gate-Isolierfilm eine kleinere Spannung als bei anderen Halbleiterspeichervorrichtungen empfangen. Somit kann der erste n-Kanal-MOS-Transistor (QN1) zuverlässiger arbeiten.

Description

Die Erfindung betrifft das Gebiet der Halbleiterspeichervor richtungen und insbesondere eine Halbleiterspeichervorrich tung, die ihre Stromversorgungsspannung verringern kann.

Fig. 17 ist ein Blockschaltplan einer Konfiguration eines (im folgenden als DRAM bezeichneten) dynamischen Schreib-Lese- Speichers. Der DRAM in der Figur umfaßt eine Taktgenerator schaltung 31, einen Zeilen- und Spalten-Adressenpuffer 32, einen Zeilendecodierer 33, einen Spaltendecodierer 34, eine Speicheranordnung 35, eine Leseverstärker- und Ein gabe/Ausgabe-Steuerschaltung 36, einen Eingabepuffer 37 und einen Ausgabepuffer 38.

Die Taktgeneratorschaltung 31 reagiert auf die externen Steu ersignale /RAS und /CAS, indem sie eine vorgegebene Betriebs art zur allgemeinen Steuerung des DRAM auswählt.

Der Zeilen- und Spaltenadressenpuffer 32 reagiert auf die ex ternen Adressensignale A0 bis Ai (wobei i eine ganze Zahl nicht kleiner als 0 ist), indem er die Zeilenadressensignale RA0 bis RAi und die Spaltenadressensignale CA0 bis CAi er zeugt, die hierauf in den Zeilendecodierer 33 bzw. in den Spaltendecodierer 34 eingegeben werden.

Die Speicheranordnung 35 enthält mehrere Speicherzellen, die jeweils die Daten eines Bits speichern. Jede Speicherzelle ist an einer vorgegebenen Adresse angeordnet, die durch eine Zei lenadresse und eine Spaltenadresse bestimmt ist.

Der Zeilendecodierer 33 reagiert auf die Zeilenadressensignale RA0 bis RAi von dem Zeilen- und Spaltenadressenpuffer 32 durch Angabe einer Zeilenadresse in der Speicheranordnung 35. Der Spaltendecodierer 34 reagiert auf die Spaltenadressensignale CA0 bis CAi von dem Zeilen- und Spalten-Adressenpuffer 32 durch Angabe einer Spaltenadresse in der Speicheranordnung 35.

Die Leseverstärker- und Eingabe-/Ausgabe-Steuerschaltung 36 verbindet eine Speicherzelle einer durch den Zeilendecodierer 33 und den Spaltendecodierer 34 angegebenen Adresse mit einem Ende eines Daten-Eingabe/Ausgabe-Leitungspaars IOP. Das andere Ende des Daten-Eingabe/Ausgabe-Leitungspaars IOP ist mit dem Eingabepuffer 37 und mit dem Ausgabepuffer 38 verbunden. In der Schreibbetriebsart reagiert der Eingabepuffer 37 auf ein externes Steuersignal/W mit der Übertragung von außen empfan gener Daten Dj (wobei j eine ganze Zahl nicht kleiner als 0 ist) über das Daten-Eingabe/Ausgabe-Leitungspaar IOP an eine ausgewählte Speicherzelle. In der Lesebetriebsart reagiert der Ausgabepuffer 38 auf ein externes Steuersignal/OE mit der Ausgabe von aus einer ausgewählten Speicherzelle gelesenen Daten nach außen.

Fig. 18 ist ein Blockschaltplan einer Konfiguration der Spei cheranordnung 35 und der Leseverstärker- und Eingabe/Ausgabe- Steuerschaltung 36 des DRAMs aus Fig. 17, während Fig. 19 ein ausführlicher Schaltplan einer Konfiguration einer Spalte der Speicheranordnung 35 und der Leseverstärker- und Ein gabe/Ausgabe-Steuerschaltung 36 aus Fig. 17 ist.

Wie in den Fig. 18 und 19 gezeigt ist, umfaßt die Speicheran ordnung 35 mehrere in Zeilen und Spalten angeordnete Speicher zellen MC, die jeweils für eine Zeile vorgesehenen Wortleitun gen WL und die jeweils für eine Spalte vorgesehenen Bitlei tungspaare BL und /BL.

Jede Speicherzelle MC ist mit der Wortleitung WL einer ihr entsprechenden Zeile verbunden. Die jeweiligen mehreren Spei cherzellen MC ungeradzahliger Spalten sind abwechselnd mit der Bitleitung BL und /BL verbunden. Die jeweiligen mehreren Spei cherzellen MC geradzahliger Spalten sind abwechselnd mit der Bitleitung/BL und BL verbunden.

Jede Speicherzelle MC enthält einen n-Kanal-MOS-Transistor 60 zum Zugriff und einen Kondensator 61 zur Informationsspeiche rung. Das Gate des n-Kanal-MOS-Transistors 60 jeder Speicher zelle ist mit der Wortleitung WL einer ihr entsprechenden Zeile verbunden. Der n-Kanal-MOS-Transistor 60 ist zwischen die Bitleitung BL oder /BL einer ihm entsprechenden Spalte und eine Elektrode des Kondensators 61 der Speicherzelle MC (eines Ablageknotens SN) geschaltet. Die andere Elektrode des Konden sators 61 jeder Speicherzelle empfängt ein Zellenplattenpoten tial Vcp. Die Wortleitung WL überträgt ein Ausgangssignal vom Zeilendecodierer 33 und aktiviert die Speicherzelle MC einer ausgewählten Zeile. Das Bitleitungspaar BL und /BL wird zur Ein- und Ausgabe eines Datensignals zu und von einer ausge wählten Speicherzelle verwendet.

Die Leseverstärker- und Eingabe/Ausgabe-Steuerschaltung 36 enthält ein Spaltenauswahl-Gatter 41, einen Leseverstärker 42 und einen Entzerrer 43, die jeweils für jede Spalte vorgesehen sind. Das Spaltenauswahlgatter 41 enthält die zwischen die Bitleitungen BL und /BL bzw. zwischen die Daten-Ein gangs/Ausgangs-Leitungen IO und /IO geschalteten n-Kanal-MOS- Transistoren 51 und 52. Die jeweiligen Gates der n-Kanal-MOS- Transistoren 51 und 52 sind über eine Spaltenauswahlleitung CSL mit dem Spaltendecodierer 34 verbunden. Wenn der Spalten decodierer 34 die Spaltenauswahlleitung CSL hoch oder auf den Auswahlpegel ansteuert, werden die n-Kanal-MOS-Transistoren 51 und 52 angeschaltet, wobei das Bitleitungspaar BL und /BL und das Daten-Eingabe/Ausgabe-Leitungspaar IO und /IO miteinander verbunden werden.

Der Leseverstärker 42 enthält die zwischen die Bitleitungen BL und /BL und einen Knoten N42 geschalteten p-Kanal-MOS-Transi storen 53 und 54 und die zwischen die Bitleitungen BL und /BL und einen Knoten N42' geschalteten n-Kanal-MOS-Transistoren 55 und 56. Die beiden jeweiligen Gates der MOS-Transistoren 53 und 55 sind mit der Bitleitung /BL verbunden, während die je weiligen Gates der MOS-Transistoren 54 und 56 mit der Bitlei tung BL verbunden sind. Die Knoten N42 und 42' empfangen die von der Taktgeneratorschaltung 31 ausgegebenen Leseverstärker- Aktivierungssignale SAP bzw. SAN. Wenn die Leseverstärker-Ak tivierungssignale SAP und SAN hoch bzw. tief angesteuert wer den, verstärkt der Leseverstärker 42 als Reaktion darauf eine geringfügige Potentialdifferenz ΔV zwischen den Bitleitungen BL und /BL auf eine Stromversorgungsspannung Vcc.

Der Entzerrer 43 enthält einen zwischen die Bitleitungen BL und /BL geschalteten n-Kanal-MOS-Transistor 57 und die zwi schen die Bitleitungen BL und /BL und einen Knoten N43' ge schalteten n-Kanal-MOS-Transistoren 58 und 59. Die jeweiligen Gates der n-Kanal-MOS-Transistoren 57 und 59 sind sämtlich mit dem Knoten N43 verbunden. Der Knoten N43 empfängt ein Bitlei tungs-Entzerrungssignal BLEQ, während der Knoten N43' ein Bit leitungspotential VBL gleich Vcc/2 empfängt. Wenn das Bitlei tungs-Entzerrungssignal BLEQ hoch angesteuert wird oder den Aktivpegel erreicht, entzerrt der Entzerrer 43 als Reaktion ein Potential der Bitleitungen BL und /BL auf das Bitleitungs potential VBL.

Der in den Fig. 17 bis 19 gezeigte DRAM arbeitet wie unten beschrieben: In der Schreibbetriebsart ermöglicht der Spalten decodierer 34, daß das Spaltenauswahlsignal CSL einer den Spaltenadressensignalen CA0 bis CAi entsprechenden Spalte hoch angesteuert wird oder den aktiven Pegel erreicht, wobei das Spaltenauswahlgatter 41 der Spalte leitet.

Als Reaktion auf ein Signal /W überträgt der Eingabepuffer 37 die von außen angelegten Schreibdaten über das Daten-Ein- gabe/Ausgabe-Leitungspaar IOP an das Bitleitungspaar BL und /BL der ausgewählten Spalten. Die Schreibdaten werden als Po tentialdifferenz zwischen den Bitleitungen BL und /BL bereit gestellt. Hierauf ermöglicht der Zeilendecodierer 33, daß die Wortleitung WL einer den Zeilenadressensignalen RA0 bis RAi entsprechenden Zeile hoch angesteuert wird oder den Auswahlpe gel erreicht, wobei der MOS-Transistor 60 der Speicherzelle MC der Zeile angeschaltet wird. Der Kondensator 61 einer ausge wählten Speicherzelle speichert die elektrische Ladung je nach Potential der Bitleitung BL oder /BL.

In der Lesebetriebsart wird das Bitleitungs-Entzerrungssignal BLEQ anfangs tief angesteuert, wobei die n-Kanal-MOS-Transi storen 57 bis 59 des Entzerrers ausgeschaltet und die Entzer rungs-Bitleitungen BL und /BL angehalten werden. Wie in den Fig. 20A bis 20E gezeigt ist, ermöglicht hierauf der Zeilende codierer 33, daß die Wortleitung WL einer den Zeilenadressen signalen RA0 bis RAi entsprechenden Zeile (zum Zeitpunkt t1) hoch angesteuert wird oder den Auswahlpegel erreicht. Als Re aktion besitzen die Bitleitungen BL und /BL ein Potential, das mit der Größe der elektrischen Ladung des Kondensators 61 det aktivierten Speicherzelle MC geringfügig schwankt.

Hierauf werden die Leseverstärker-Aktivierungssignale SAN und SAP (zu den Zeitpunkten t2 und t3) aufeinanderfolgend tief bzw. hoch angesteuert, um den Leseverstärker 42 zu aktivieren. Wenn das Potential der Bitleitung BL geringfügig höher als das der Bitleitung /BL ist, wird das der MOS-Transistoren 53 und 56 verringert, so daß sie einen kleineren Widerstand als die MOS-Transistoren 54 und 55 bekommen, um das Potential der Bit leitung BL hoch und das der Bitleitung /BL tief zu ziehen. Im Gegensatz dazu wird das Potential der MOS-Transistoren 54 und 55 verringert, so daß sie einen kleineren Widerstand als die MOS-Transistoren 53 und 56 bekommen, wenn die Bitleitung /BL ein geringfügig höheres Potential als die Bitleitung BL hat; um das Potential der Bitleitung /BL hoch und das der Bitlei tung BL tief zu ziehen.

Hierauf ermöglicht der Spaltendecodierer 34, daß das Spalten auswahlsignal CSL einer den Spaltenadressensignalen CA0 bis CAi entsprechenden Spalte hoch angesteuert wird oder den Aus wahlpegel erreicht, wobei das Auswahlgatter 41 der Spalte lei tet. Die Daten auf dem Bitleitungspaar BL und /BL der ausge wählten Spalte werden über das Spaltenauswahlgatter 41 und das Daten-Eingabe/Ausgabe-Leitungspaar IO und /IO in den Ausgabe puffer 38 eingespeist. Der Ausgabepuffer 38 gibt die gelesenen Daten als Reaktion auf das Signal /OE nach außen aus.

Um die Integration eines solchen DRAMs zu erhöhen, muß der DRAM aus MOS-Transistoren, Kondensatoren, Verdrahtungen und Zwischenschichtfilmen mit verringerter Größe konfiguriert wer den. Wenn z. B. ein MOS-Transistor eine verringerte Gate-Länge L besitzt, verringert dies jedoch eine Schwellenspannung Vth, was zu einem erhöhten Leckstromverlust, einem Durchgriff und dergleichen führt.

Es ist wohlbekannt, daß die Wirkung des kurzen Kanals dadurch verringert werden kann, daß die Dicke des Gate-Isolierfilms eines MOS-Transistors verringert wird. Wenn ein Gate-Isolier film ein erhöhtes elektrisches Feld empfängt, wird jedoch die Langlebigkeit des Films und somit die der Vorrichtung verrin gert. Diese Erscheinung ist als zeitabhängige dielektrische Durchbruchserscheinung (TDDB-Erscheinung) bekannt. Um die Dicke eines Gate-Isolierfilms zu verringern und gleichzeitig dessen Zuverlässigkeit aufrecht zu erhalten, muß der Gate-Iso lierfilm somit eine Spannung mit verringertem Pegel empfangen.

Das Verringern einer an den Gate-Isolierfilm angelegten Span nung bringt jedoch den folgenden Nachteil mit sich: In Fig. 21 sind in der gleichen Spalte zwei Speicherzellen MC1 und MC2 vorgesehen. Die Speicherzelle MC1 ist mit der Bitleitung BL und mit einer Wortleitung WL1 verbunden, wobei ihr Ablagekno ten SN1 hoch (oder auf dem Stromversorgungspotential Vcc) gehalten wird. Die Speicherzelle MC2 ist mit der Bitleitung /BL und mit einer Wortleitung WL2 verbunden, wobei ihr Ablage knoten SN2 hoch (oder auf dem Stromversorgungspotential Vcc) gehalten wird.

In der in den Fig. 22A-22E gezeigten Lesebetriebsart wird z. B. (zum Zeitpunkt t1) die Wortleitung WL1 hoch oder auf den Auswahlpegel angesteuert, während (zum Zeitpunkt t2) der Lese verstärker 42 aktiviert und die Bitleitung BL hoch und die Bitleitung /BL tief angesteuert wird. Hierauf wird (zum Zeit punkt t3) die Wortleitung WL1 tief oder auf den Nichtauswahl pegel angesteuert, während (zum Zeitpunkt t4) der Leseverstär ker 42 deaktiviert und außerdem der Entzerrer 43 aktiviert wird, um ein Datenlesen abzuschließen.

Hiermit muß das Potential Vcc der Wortleitung WL1 vom Zeit punkt t2 bis zum Zeitpunkt t3 ermöglichen, daß die Speicher zelle MC1 den n-Kanal-MOS-Transistor 60 anschaltet, damit in der Speicherzelle MC1 am Ablageknoten SN1 das Potential Vcc der Bitleitung BL wiederhergestellt werden kann. Wenn der n- Kanal-MOS-Transistor 60 eine Schwellenspannung Vthn mit einem Grenzwert von 0,5 V besitzt, muß somit ein Ausdruck Vpp < Vcc + Vthn + 0,5 V erfüllt sein.

Außerdem hat der n-Kanal-MOS-Transistor 60 der Speicherzelle MC2 vom Zeitpunkt t2 bis zum Zeitpunkt t4, während die Bitlei tung /BL tief gehalten wird, einen unterschwelligen Leckstrom, wobei das Potential Vcc des Ablageknotens SN2 der Speicher zelle MC2 allmählich sinkt. Wenn der Leckstrom groß ist, sollte der Speicher in einem verringerten Zeitraum aufge frischt werden, wobei eine Auffrischungsnorm somit nicht er füllt werden kann. Somit wird die Schwellenspannung Vthn des n-Kanal-MOS-Transistors 60 z. B. auf ungefähr 1,1 V einge stellt. Somit wird wegen Vpp < Vcc + 1,6 V der obige Ausdruck geliefert.

Um sicherzustellen, daß ein MOS-Transistor eine verringerte Filmdicke und eine erhöhte Zuverlässigkeit besitzt, sollte somit Vpp verringert werden. In einem System, in dem die Wort leitung WL 0 V oder Vpp besitzt, sollte Vpp jedoch nicht klei ner als Vcc + 1,6 V sein.

Dieser Nachteil kann durch ein unten vorgeschlagenes Wortlei tungssystem mit negativer Spannung überwunden werden: Wie in Fig. 23 mit einer durchgezogenen Linie gezeigt ist, besitzt die Wortleitung WL in diesem System ein negatives Potential VbbA = -ΔV1 oder ein positives Potential Vpp' = Vpp -ΔV1'. ΔV1 und ΔV1' sind im wesentlichen die gleiche Spannung. Dem entsprechend wird die Schwellenspannung Vthn des n-Kanal-MOS- Transistors 60 der Speicherzelle MC ebenfalls tiefer als auf DV1 = ΔV1' eingestellt.

Wie in Fig. 24A gezeigt ist, empfängt der Gate-Isolierfilm des n-Kanal-MOS-Transistors 60, wenn beim Aktivieren der Speicher zelle MC der Tiefpegel wiederhergestellt wird, somit nur Vpp', wobei der Gate-Isolierfilm zuverlässiger sein kann, als wenn er Vpp empfängt. Wie in Fig. 24B gezeigt ist, empfängt das Gate des n-Kanal-MOS-Transistors 60 außerdem beim Deaktivieren der Speicherzelle MC eine negative Spannung VbbA. Somit wird der unterschwellige Leckstrom des n-Kanal-MOS-Transistors 60 verringert und die Auffrischungszeit des Speichers erhöht.

Das Wortleitungssystem mit negativer Spannung wird nun aus führlich beschrieben. Fig. 25 ist ein Blockschaltplan, der eine Zeilendecodierereinheits-Schaltung 70 und einen Worttrei ber 71 zeigt.

Die Zeilendecodierereinheits-Schaltung 70 und der Worttreiber 71, die in dem Zeilendecodierer 33 vorgesehen sind, sind für jede Wortleitung WL vorgesehen. Die Zeilendecodierereinheits- Schaltung 70 reagiert auf die Zeilenadressensignale RA0 bis RAi zum Erzeugen der Signale ZMWL, SD, ZSD und zum Anlegen der Signale an den Worttreiber 71.

Das Signal ZMWL wird als Reaktion auf die Zeilenadressensig nale RA0 bis RAi hoch (Vpp') oder tief (VbbA). Das Signal ZSD wird als Reaktion auf die Zeilenadressensignale RA0 bis RAi hoch (Vcc) oder tief (VbbA). Das Signal SD, ein zu dem Signal ZSD komplementäres Signal, wird hoch (Vpp') oder tief (VbbA). Die Signale ZMWL und ZSD liefern die vier Kombinationen 00 (beide Tiefpegel), 11 (beide Hochpegel) 10 (das erste Hochpe gel und das zweite Tiefpegel) und 01 (das erste Tiefpegel und das zweite Hochpegel). Die Signale ZMWL und ZSD erreichen nur dann 00, wenn die Zeilenadressensignale RA0 bis RAi eingegeben werden, die zuvor der entsprechenden Wortleitung WL zugewiese nen wurden.

Der in Fig. 26 gezeigte Worttreiber 71 enthält einen p-Kanal- MOS-Transistor QP1 und die n-Kanal-MOS-Transistoren QN1 und QN2. Die Source des p-Kanal-MOS-Transistors QP1 empfängt das Signal SD, während sein Gate das Signal ZMWL empfängt und sein Drain mit der ihm zugeordneten Wortleitung WL verbunden ist. Die Source des n-Kanal-MOS-Transistors QN1 empfängt das nega tive Potential VbbA, während sein Gate das Signal ZMWL emp fängt und sein Drain mit der ihm zugeordneten Wortleitung WL verbunden ist. Der n-Kanal-MOS-Transistor QN2 ist zu dem n- Kanal-MOS-Transistor QN1 parallel geschaltet, wobei sein Gate das Signal ZSD empfängt. Die Masse des p-Kanal-MOS-Transistors QP1 empfängt Vpp', während die Masse der n-Kanal-MOS-Transi storen QN1 und QN2 VbbA empfängt.

Fig. 27 stellt den Betrieb des Worttreibers 71 und eine an den Gate-Isolierfilm jedes MOS-Transistors QP1 und QN1 und QN2 angelegte Spannung dar.

Wenn die Signale ZMWL und ZSD 00 sind, wird ein aktiver Zu stand erreicht: Der p-Kanal-MOS-Transistor QP1 wird angeschal tet, während die n-Kanal-MOS-Transistoren QN1 und QN2 ausge schaltet werden und die Wortleitung WL Vpp' erreicht. In die sem Zustand empfängt der Gate-Isolierfilm des p-Kanal-MOS- Transistors QP1 Vpp' + |VbbA|, während der Gate-Isolierfilm des n-Kanal-MOS-Transistors QN1 oder QN2 keine Spannung emp fängt.

Wenn die Signale ZMWL und ZSD 11 sind, wird ein inaktiver Zu stand (1) erreicht: Der p-Kanal-MOS-Transistor QP1 wird ausge schaltet, während die n-Kanal-MOS-Transistoren QN1 und QN2 angeschaltet werden und die Wortleitung WL VbbA erreicht. In diesem Zustand empfangen die jeweiligen Gate-Isolierfilme der n-Kanal-MOS-Transistoren QN1 und QN2 Vpp' + |VbbA| bzw. Vcc + |VbbA|, während der Gate-Isolierfilm des p-Kanal-MOS- Transistors QP1 keine Spannung empfängt. Da der p-Kanal-MOS- Transistor QP1 ausgeschaltet ist, wird an den Gate-Isolierfilm eine Differenz zwischen der Gate-Spannung Vpp' und der Masse spannung Vpp' des p-Kanal-MOS-Transistors QP1, d. h. 0 V, an gelegt.

Wenn die Signale ZMWL und ZSD 10 sind, wird ein inaktiver Zu stand (2) erreicht: Die MOS-Transistoren QP1 und QN2 werden ausgeschaltet, während der n-Kanal-MOS-Transistor QN1 ange schaltet wird und die Wortleitung WL VbbA erreicht. In diesem Zustand empfängt der Gate-Isolierfilm des n-Kanal-MOS-Transi stors QN1 Vpp' + |VbbA|, während der Gate-Isolierfilm des MOS- Transistors QP1 oder QN2 keine Spannung empfängt.

Wenn die Signale ZMWL und ZSD O1 sind, wird ein inaktivier Zustand (3) erreicht: Der n-Kanal-MOS-Transistor QN2 wird an geschaltet, während die MOS-Transistoren QP1 und QN2 ausge schaltet werden und die Wortleitung WL VbbA erreicht. In die sem Zustand empfangen die jeweiligen Gate-Isolierfilme der MOS-Transistoren QP1 und QN2 Vpp' + |VbbA| bzw. Vcc + |VbbA|, während der Gate-Isolierfilm des n-Kanal-MOS-Transistors QN1 keine Spannung empfängt.

In dem geschilderten Wortleitungssystem mit negativer Spannung empfangen die jeweiligen Gate-Isolierfilme der p- und n-Kanal- MOS-Transistoren QP1 und QN1 jedoch Vpp' + |VbbA| = Vpp, was sich dahingehend nachteilig auswirkt, daß die MOS-Transistoren QP1 und QN1 weniger zuveklässig sind.

Beim Verringern der Stromversorgungsspannung Vcc eines DRANs gibt es einen weiteren Engpaß. Wie in Fig. 28 genauer gezeigt ist, muß die Schwellenspannung Vthn des n-Kanal-MOS-Transi stors 56, um eine Verstärkung zu liefern, bei der die Bitlei tungen BL und /BL die jeweiligen Potentiale Vcc/2 bzw. Vcc/2 - Δ besitzen und die Leseverstärker-Aktivierungssignale SAP und SAN Vcc bzw. 0 V sind, kleiner als die Gate-Source- Spannung Vcc/2 des Transistors sein. Um die Stromversorgungs spannung Vcc zu verringern, sollte die Schwellenspannung Vthn des n-Kanal-MOS-Transistors somit ebenfalls verringert werden.

Wenn die Schwellenspannung Vthn des n-Kanal-MOS-Transistors verringert wird, wird jedoch mehr Strom im aktiven Zustand verbraucht. Wenn der Betrieb des Leseverstärkers 42 abge schlossen wird, haben die Bitleitungen BL und /BL, wie genauer in Fig. 29 gezeigt ist, die Potentiale Vcc bzw. 0 V, während die Leseverstärker-Aktivierungssignale SAP und SAN die Poten tiale Vcc bzw. 0 V haben, wobei der unterschwellige Leckstrom IL des n-Kanal-MOS-Transistors 55 steigt, wenn die Schwellen spannung Vthn des n-Kanal-MOS-Transistors verringert wird.

Wenn z. B. ein n-Kanal-MOS-Transistor eine Schwellenspannung Vthn von 0,6 V bei einem aktiven Gleichstrom von 100 µA für den gesamten Chip hat, erhöht eine Verringerung von Vthn um 0,1 V den unterschwelligen Leckstrom IL um das Zehnfache. So mit führt das auf 0,4 V verringerte Vthn auf eine Erhöhung des aktiven Gleichstroms auf 10 mA. Der Wert von 10 mA ist kein für einen aktiven Gleichstrom akzeptabler Wert.

Um die Schwellenspannung Vthn eines MOS-Transistors zu verrin gern, muß außerdem die Kanaldotierung verringert werden, was dazu führt, daß der MOS-Transistor weniger widerstandsfähig gegenüber einem Durchgriff ist. Um dies zu vermeiden, muß die Gate-Länge L des MOS-Transistors erhöht werden, was eine Ver ringerung der Größe des MOS-Transistors verhindert. Somit ist der Leseverstärker 42 dadurch beschränkt, daß er einen MOS- Transistor mit einer verringerten Schwellenspannung Vthn be sitzt.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei terspeichervorrichtung zu schaffen, die ihre Stromversorgungs spannung verringern kann, außerdem sehr zuverlässig ist und somit die obenerwähnten Nachteile nicht besitzt.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halblei terspeichervorrichtung nach einem der Ansprüche 1, 6 und 12. Weiterbildungen der Erfindung sind in den abhängigen Ansprü chen angegeben.

In einem Aspekt schafft die Erfindung einen Zeilendecodierer mit:
einem ersten Transistor eines ersten Leitungstyps mit einer ersten Elektrode, die ein erstes Signal empfängt, das zwei Werte annehmen kann, die einem hohen Potential, das höher als ein Stromversorgungspotential ist, und einem negativen Potential entsprechen, einer zweiten Elektrode, die mit einer ihm entsprechenden Wortleitung verbundenen ist, und einer Ein gangselektrode, die ein zweites Signal empfängt, das zwei Werte annehmen kann, die dem hohen Potential und dem negativen Potential entsprechen;
einem zweiten Transistor eines zweiten Leitungstyps mit einer ersten Elektrode, die das negative Po tential empfängt, und einer zweiten Elektrode, die mit einer ihm entsprechenden Wortleitung verbunden ist;
einem dritten Transistor des zweiten Leitungstyps mit einer ersten Elek trode, die das zweite Signal empfängt, und einer zweiten Elek trode, die mit der Eingangselektrode des zweiten Transistors verbunden ist, und einer Eingangselektrode, die das Stromver sorgungspotential empfängt;
und einer Signalgeneratorschal tung, die auf das Anlegen eines Zeilenadressensignals, das zuvor einer ihr entsprechenden Wortleitung zugeordnet wurde, reagiert, um das erste Signal und das zweite Signal auf das hohe Potential bzw. auf das negative Potential einzustellen und die ihr entsprechende Wortleitung auf einen Auswahlpegel einzustellen. Wenn das zweite Signal das Hochpotential er reicht, empfängt der zweite Transistor an seiner Eingangselek trode somit ein Potential, das gleich dem Stromversorgungspo tential minus der Schwellenspannung des dritten Transistors ist. Somit empfängt der Gate-Isolierfilm des zweiten Transi stors eine Spannung, die kleiner ist, als wenn das zweite Sig nal direkt an die Eingangselektrode des zweiten Transistors angelegt wird. Somit kann der zweite Transistor einen zuver lässigeren Gate-Isolierfilm besitzen.

Vorzugsweise enthält der Zeilendecodierer außerdem einen vier ten Transistor des zweiten Leitungstyps, der zu dem zweiten Transistor parallel geschaltet ist und eine Eingangselektrode besitzt, die ein drittes Signal empfängt, das zwei Werte an nehmen kann, die dem Stromversorgungspotential und dem negati ven Potential entsprechen;
wobei die Signalgeneratorschaltung außerdem als Reaktion auf das Anlegen eines Zeilenadressensig nals, das zuvor einer ihr entsprechenden Wortleitung zugeord net wurde, das dritte Signal auf das negative Potential ein stellt. Somit kann der vierte Transistor eine nicht ausge wählte Wortleitung auf dem negativen Potential halten, während das ihm entsprechende zweite Signal das negative Potential hat.

Weiter ist die Halbleiterspeichervorrichtung vorzugsweise auf einem Halbleitersubstrat vorgesehen, wobei das negative Poten tial außerdem an das Halbleitersubstrat oder an eine Wanne des ersten Leitungstyps von ihm angelegt wird. Somit können eine Wortleitung und das Halbleitersubstrat oder die Wanne das gleiche negative Potential besitzen, was eine vereinfachte Konfiguration ermöglicht.

Weiter kann vorzugsweise ein externer Anschluß vorgesehen sein, um das negative Potential von außen an den Zeilendeco dierer anzulegen. Somit kann das negative Potential stabili siert werden.

Weiter sind vorzugsweise mehrere Speicheranordnungen vorgese hen, wovon jede mit einer Schaltung zum Erzeugen des negativen Potentials versehen ist, um ein negatives Potential an den Zeilendecodierer der ihr entsprechenden Speicheranordnung an zulegen, wobei die jeweiligen Ausgangsknoten der mehreren Schaltungen zum Erzeugen der negativen Spannung voneinander isoliert sind. Somit kann eine Störung zwischen den Spei cheranordnungen verringert werden.

In einem weiteren Aspekt schafft die Erfindung einen Zeilende codierer mit:
einem ersten Transistor eines ersten Leitungs typs mit einer ersten Elektrode, die ein erstes Signal emp fängt, das zwei Werte annehmen kann, die einem hohen Poten tial, das höher als ein Stromversorgungspotential ist, und einem negativen Potential entsprechen, und einer zweiten Elek trode, die mit einer ihm entsprechenden Wortleitung verbunde nen ist;
einem zweiten Transistor eines zweiten Leitungstyps mit einer ersten Elektrode, die das negative Potential emp fängt, einer zweiten Elektrode, die mit einer ihm entsprechen den Wortleitung verbunden ist, und einer Eingangselektrode, die ein zweites Signal empfängt, das zwei Werte annehmen kann, die dem hohen Potential und dem negativen Potential entspre chen;
einem dritten Transistor des ersten Leitungstyps mit einer ersten Elektrode, die das zweite Signal empfängt, einer zweiten Elektrode, die mit der Eingangselektrode des ersten Transistors verbunden ist, und einer Eingangselektrode, die ein Massepotential empfängt;
und einer Signalgeneratorschal tung, die auf das Anlegen eines Zeilenadressensignals, das zuvor einer ihm entsprechenden Wortleitung zugeordnet wurde, reagiert, um das erste Signal und das zweite Signal auf das hohe Potential bzw. auf das negative Potential einzustellen und um die ihm entsprechende Wortleitung auf den Auswahlpegel einzustellen. Somit empfängt der erste Transistor an seiner Eingangselektrode eine Schwellenspannung des dritten Transi stors, wenn das zweite Signal das negative Potential erreicht. Somit kann der Gate-Isolierfilm des ersten Transistors eine Spannung empfangen, die kleiner ist, als wenn das zweite Sig nals direkt an die Eingangselektrode des ersten Transistors angelegt wird. Somit kann der erste Transistor einen zuverläs sigeren Gate-Isolierfilm besitzen.

Vorzugsweise enthält der Zeilendecodierer außerdem einen vier ten Transistor des zweiten Leitungstyps mit einer ersten Elek trode, die das zweite Signal empfängt, einer zweiten Elek trode, die mit der Eingangselektrode des zweiten Transistors verbunden ist, und einer Eingangselektrode, die das Stromver sorgungspotential empfängt, wobei der zweite Transistor an seiner Eingangselektrode über den vierten Transistor das zweite Signal empfängt. Wenn das zweite Signal das Hochpoten tial erreicht, kann der zweite Transistor somit an seiner Ein gangselektrode ein Potential erreichen, das gleich dem Strom versorgungspotential minus einer Schwellenspannung des vierten Transistors ist. Somit kann der Gate-Isolierfilm des zweiten Transistors eine Spannung empfangen, die kleiner ist, als wenn das zweite Signal direkt an die Eingangselektrode des zweiten Transistors angelegt wird. Somit kann der zweite Transistor einen zuverlässigeren Gate-Isolierfilm besitzen. Somit können der erste und der zweite Transistor zuverlässiger arbeiten.

Weiter enthält der Zeilendecodierer vorzugsweise einen fünften Transistor des zweiten Leitungstyps, der zu dem zweiten Tran sistor parallel geschaltet ist und eine Eingangselektrode be sitzt, die ein drittes Signal empfängt, das zwei Werte anneh men kann, die dem Stromversorgungspotential und dem negativen Potential entsprechen, wobei die Signalgeneratorschaltung als Reaktion auf das Anlegen eines Zeilenadressensignals, das zu vor einer ihr entsprechenden Wortleitung zugeordnet wurde, das dritte Signal auf das negative Potential einstellt. Somit kann der fünfte Transistor eine nicht ausgewählte Wortleitung auf einem negativen Potential erhalten, wobei das entsprechende zweite Signal ein negatives Potential besitzt.

Weiter ist die Halbleiterspeichervorrichtung vorzugsweise auf einem Halbleitersubstrat vorgesehen, wobei das negative Poten tial außerdem an das Halbleitersubstrat oder an eine Wanne davon vom ersten Leitungstyp angelegt wird. Somit können eine Wortleitung und das Halbleitersubstrat oder die Wanne das gleiche negative Potential besitzen, was eine vereinfachte Konfiguration ermöglicht.

Weiter kann vorzugsweise ein äußerer Anschluß vorgesehen sein, um von außen an den Zeilendecodierer ein negatives Potential anzulegen. Somit kann das negative Potential stabilisiert wer den.

Weiter können vorzugsweise mehrere Speicheranordnungen vorge sehen sein, wobei jede mit einer Schaltung zum Erzeugen des negativen Potentials versehen ist, um das negative Potential an einen der Speicheranordnung entsprechenden Zeilendecodierer anzulegen, wobei die jeweiligen Ausgangsknoten der mehr als einen Schaltung zum Erzeugen des negativen Potentials vonein ander isoliert sind. Somit kann eine Störung zwischen den Speicheranordnungen verringert werden.

In einem nochmals weiteren Aspekt schafft die Erfindung: einen Zeilendecodierer, der auf ein Zeilenadressensignal reagiert, um irgendeine der mehreren Wortleitungen auszuwählen, wobei er die Wortleitung auf einen Auswahlpegel einstellt und mehrere der Wortleitung zugeordnete Speicherzellen aktiviert; einen für jedes Bitleitungspaar vorgesehenen Leseverstärker, der auf den Zeilendecodierer reagiert, um eine ihm entsprechende Spei cherzelle zu aktivieren, wobei zwischen den ihm entsprechenden gepaarten Bitleitungen eine geringfügige Potentialdifferenz eingeführt wird, um eine der entsprechenden gepaarten Bitlei tungen auf ein Stromversorgungspotential einzustellen, während die andere Bitleitung anfangs während einer vorgegebenen Zeit dauer auf ein erstes negativen Potential und hierauf auf ein Massepotential eingestellt wird; und einen ersten äußeren An schluß, um das erste negative Potential von außen an den Lese verstärker anzulegen. Da der Leseverstärker eine Bitleitung auf der Stromversorgungspotential und die andere Bitleitung anfangs während einer vorgegebenen Zeitdauer auf das erste negative Potential und hierauf auf das Massepotential einstel len kann, kann der Leseverstärker aus einem MOS-Transistor mit einer Schwellenspannung konfiguriert werden, die höher einge stellt wird, als wenn eine Bitleitung auf das Stromversor gungspotential und die andere auf das Massepotential einge stellt wird. Somit kann der Leseverstärker mit einem erhöhten Grenzwert arbeiten. Außerdem kann das erste negative Potential stabilisiert werden, da es über den ersten externen Anschluß zugeführt werden kann.

Vorzugsweise ist die Halbleiterspeichervorrichtung auf einem Halbleitersubstrat vorgesehen, wobei das erste negative Poten tial außerdem an das Halbleitersubstrat oder an eine Wanne davon des ersten Leitungstyps angelegt wird. Somit können der Leseverstärker und das Halbleitersubstrat oder die Wanne das gleiche negative Potential besitzen, was eine vereinfachte Konfiguration ermöglicht.

Weiter wird jede Wortleitung vorzugsweise durch den Zeilende codierer entweder auf ein vom ersten negativen Potential ver schiedenes zweites negatives Potential oder auf den Auswahlpe gel eingestellt, wobei außerdem ein zweiter äußerer Anschluß vorgesehen ist, um das zweite negative Potential von außen an den Zeilendecodierer anzulegen. Somit ist der Nichtauswahlpe gel der Wortleitung das zweite negative Potential, so daß die Daten einer Speicherzelle nicht gelöscht werden können. Außer dem kann das zweite negative Potential stabilisiert werden, da es über den zweiten äußeren Anschluß zugeführt werden kann.

Weiter ist die Halbleiterspeichervorrichtung vorzugsweise auf einem Halbleitersubstrat vorgesehen, wobei das zweite negative Potential außerdem an das Halbleitersubstrat oder an eine Wanne davon des ersten Leitungstyps angelegt wird. Somit kön nen eine Wortleitung und das Halbleitersubstrat oder die Wanne das gleiche negative Potential besitzen, was eine vereinfachte Konfiguration ermöglicht.

Weiter wird jede Wortleitung vorzugsweise durch den Zeilende codierer entweder auf das erste negative Potential oder auf den Auswahlpegel eingestellt, wobei der Zeilendecodierer über den ersten äußeren Anschluß das erste negative Potential emp fängt. Somit ist der Nichtauswahlpegel der Wortleitung das erste negative Potential, so daß die Daten einer Speicherzelle nicht gelöscht werden können.

Weiter ist die Halbleiterspeichervorrichtung vorzugsweise auf einem Halbleitersubstrat vorgesehen, wobei das erste negative Potential außerdem an das Halbleitersubstrat oder an eine Wanne davon des ersten Leitungstyps angelegt wird. Somit kön nen ein Leseverstärker und eine Wortleitung und das Halblei tersubstrat oder die Wanne das gleiche negative Potential emp fangen, was eine vereinfachte Konfiguration ermöglicht.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen Schaltplan einer Konfiguration eines Worttreibers eines DRAMs einer ersten Aus führungsform der Erfindung;

Fig. 2 eine Operation des Worttreibers aus Fig. 1 und eine an einen Gate-Isolierfilm jedes seiner Transistoren angelegte Spannung;

Fig. 3 einen Schaltplan einer Konfiguration eines Worttreibers eines DRAMs einer zweiten Aus führungsform der Erfindung;

Fig. 4 eine Operation des Worttreibers aus Fig. 3 und eine an einen Gate-Isolierfilm jedes seiner Transistoren angelegte Spannung;

Fig. 5 einen Schaltplan einer Konfiguration eines Worttreibers eines DRAMs einer dritten Aus führungsform der Erfindung;

Fig. 6 eine Operation des Worttreibers aus Fig. 5 und eine an einen Gate-Isolierfilm jedes seiner Transistoren angelegte Spannung;

Fig. 7 eine Abwandlung der dritten Ausführungsform;

Fig. 8 einen Chip-Entwurf eines SDRAMs einer vier ten Ausführungsform der Erfindung;

Fig. 9A-9G Zeitablaufpläne zur Erläuterung eines Ef fekts des SDRAMs aus Fig. 8;

Fig. 10 einen Schaltplan zur Erläuterung eines Ef fekts des SDRAMs aus Fig. 8;

Fig. 11 ein Diagramm zur Erläuterung eines Effekts des SDRAMs aus Fig. 8;

Fig. 12 eine Außenkonfiguration eines DRAMs einer fünften Ausführungsform der Erfindung;

Fig. 13 einen Blockschaltplan eines Hauptabschnitts des DRAMs aus Fig. 12;

Fig. 14A-14D Zeitablaufpläne einer Operation des in den Fig. 12 und 13 gezeigten DRANs;

Fig. 15 eine Abwandlung der fünften Ausführungsform;

Fig. 16 eine weitere Abwandlung der fünften Ausfüh rungsform;

Fig. 17 den bereits erwähnten Blockschaltplan einer allgemeinen Konfiguration eines DRAMs;

Fig. 18 den bereits erwähnten Blockschaltplan einer Konfiguration der Speicheranordnung und der Leseverstärker- und Eingabe/Ausgabe-Steuer schaltung aus Fig. 17;

Fig. 19 den bereits erwähnten genaueren Schaltplan einer Konfiguration einer Spalte der Spei cheranordnung und der Leseverstärker- und Eingabe/Ausgabe-Steuerschaltung aus Fig. 18;

Fig. 20A-20D die bereits erwähnten Zeitablaufpläne einer Leseoperation in dem in Fig. 17-19 gezeigten DRAM;

Fig. 21 das bereits erwähnte Diagramm zur Erläute rung eines Nachteils des DRAMs aus Fig. 17;

Fig. 22A-22E die bereits erwähnten Zeitablaufpläne zur Erläuterung eines Nachteils des DRAMs aus Fig. 17;

Fig. 23 das bereits erwähnte Diagramm zur Erläute rung eines Wortleitungssystems mit negativer Spannung;

Fig. 24A, B die bereits erwähnten Diagramme zur Erläute rung eines Effekts des mit Bezug auf Fig. 23 beschriebenen Wortleitungssystems mit nega tiver Spannung;

Fig. 25 den bereits erwähnten Blockschaltplan eines Hauptabschnitts eines DRAMs mit dem hierauf angewendeten Wortleitungssystem mit negati ver Spannung aus Fig. 23;

Fig. 26 den bereits erwähnten Schaltplan einer Konfiguration des in Fig. 25 gezeigten Wort treibers;

Fig. 27 eine bereits erwähnte Operation des Worttreibers aus Fig. 26 und eine an einen Gate-Isolierfilm jedes Transistors davon an gelegte Spannung; und

Fig. 28, 29 die bereits erwähnten Schaltpläne zur Erläuterung eines Nachteils eines Lesever stärkers.

Erste Ausführungsform

Fig. 1 ist ein Schaltplan einer Konfiguration eines Worttrei bers 1 eines DRAMs einer ersten Ausführungsform der Erfindung im Vergleich zu Fig. 26.

Wie in Fig. 1 gezeigt ist, unterscheidet sich der Worttreiber 1 von einem in Fig. 26 gezeigten Worttreiber 71 darin, daß der Worttreiber 1 ferner einen zwischen das Gate eines p-Kanal- MOS-Transistors QP1 und das Gate eines n-Kanal-MOS-Transistors QN1 geschalteten n-Kanal-MOS-Transistors QN3 besitzt, dessen Gate ein Stromversorgungspotential Vcc empfängt. An das Gate des p-Kanal-MOS-Transistors QP1 wird ein Signal ZMWL eingege ben.

Fig. 2 zeigt eine Operation des Worttreibers 1 aus Fig. 1 und eine an einen Gate-Isolierfilm jedes MOS-Transistors QP1 und QN1 bis QN3 angelegte Spannung im Vergleich zu Fig. 27.

Wenn die Signale ZMWL und ZSD 00 sind, wird ein aktiver Zu stand erreicht: Der p-Kanal-MOS-Transistor QP1 und der n-Ka nal-MOS-Transistor QN3 werden angeschaltet, während die n-Ka nal-MOS-Transistoren QN1 und QN2 ausgeschaltet werden und die Wortleitung WL Vpp' erreicht. In diesem Zustand empfängt der Gate-Isolierfilm des p-Kanal-MOS-Transistors QP1 Vpp' + |VbbA|, während der Gate-Isolierfilm des n-Kanal-MOS- Transistors QN1 oder QN2 keine Spannung empfängt und der Gate- Isolierfilm des n-Kanal-MOS-Transistors QN3 Vcc + |VbbA| emp fängt.

Wenn die Signale ZMWL und ZSD 11 sind, wird ein inaktiver Zu stand (1) erreicht: Der p-Kanal-MOS-Transistor QN3 wird ausge schaltet, während der n-Kanal-MOS-Transistor QN2 angeschaltet wird. Außerdem wird das Gate des n-Kanal-MOS-Transistors QN1 über den n-Kanal-MOS-Transistor QM3 auf Vcc-Vthn geladen, wo bei der n-Kanal-MOS-Transistor QN1 angeschaltet wird und die Wortleitung WL VbbA erreicht. In diesem Zustand empfangen die Gate-Isolierfilme der n-Kanal-MOS-Transistoren QN1 bis QN3 Vcc - Vthn + |VbbA|, Vcc + |VbbA| bzw. Vpp' - Vcc, während der Gate-Isolierfilm des p-Kanal-MOS-Transistors QP1 keine Span nung empfängt. Da der p-Kanal-MOS-Transistor QP1 angeschaltet wird, wird an den Gate-Isolierfilm eine Differenz zwischen der Gate-Spannung Vpp' des Transistors und der Masse-Spannung Vpp', d. h. 0 V, angelegt.

Wenn die Signale ZMWL und ZSD 10 sind, wird ein inaktiver Zu stand (2) erreicht: Die MOS-Transistoren QP1 und QN2 werden ausgeschaltet. Außerdem wird das Gate des n-Kanal-MOS-Transi stors QN1 über den n-Kanal-MOS-Transistor QN3 auf Vcc - Vthn geladen, wobei der n-Kanal-MOS-Transistor QN1 angeschaltet wird und die Wortleitung WL VbbA erreicht. In diesem Zustand empfangen die Gate-Isolierfilme der n-Kanal-MOS-Transistoren QN1 und QN3 Vcc - Vthn + |VbbA| bzw. Vpp' - Vcc, während der Gate-Isolierfilm des MOS-Transistors QP1 oder QN2 keine Span nung empfängt.

Wenn die Signale ZMWL und ZSD O1 sind, wird ein inaktiver Zu stand (3) erreicht: Die MOS-Transistoren QN2 und QN3 werden angeschaltet, während die MOS-Transistoren QP1 und QN1 ausge schaltet werden und die Wortleitung WL VbbA erreicht. In die sem Zustand empfangen die Gate-Isolierfilme der MOS-Transisto ren QP1, QN2 und QN3 Vpp' + |VbbA|, Vcc + |VbbA| bzw. Vcc + |VbbA|, während der Gate-Isolierfilm des n-Kanal-MOS- Transistors QN1 keine Spannung empfängt.

Beim Vergleich von Fig. 27 mit Fig. 2 empfängt der Gate-Iso lierfilm des n-Kanal-MOS-Transistors QN1 im inaktiven Zustand (1) und im inaktiven Zustand (2) eine Spannung, die gegenüber Vpp' + |VbbA| auf Vcc - Vthn + |VbbA| verringert ist. Somit kann der n-Kanal-MOS-Transistor QN1 im Wortleitungstreiber 1 zuverlässiger als im Wortleitungstreiber 71 arbeiten.

Es wird angemerkt, daß der inaktive Zustand (1) beim tatsäch lichen Gebrauch der Speichervorrichtung über einen längeren Zeitraum gehalten wird als die anderen Zustände, wobei die erhöhte Zuverlässigkeit des n-Kanal-MOS-Transistors QN1 im inaktiven Zustand (1) die Zuverlässigkeit des tatsächlichen Worttreibers 1 wesentlich erhöhen kann.

Zweite Ausführungsform

Fig. 3 ist ein Schaltplan einer Konfiguration eines Worttrei bers 2 eines DRAMs einer zweiten Ausführungsform der Erfindung im Vergleich zu Fig. 26.

Wie in Fig. 3 gezeigt ist, unterscheidet sich der Worttreiber 2 von dem Worttreiber 71 aus Fig. 26 dadurch, daß der Wort treiber 2 außerdem einen zwischen das Gate des p-Kanal-MOS- Transistors QP1 und das Gate des n-Kanal-MOS-Transistors QN1 geschalteten p-Kanal-MOS-Transistors QP2 enthält, dessen Gate geerdet ist. Das Signal ZMWL wird an das Gate eines n-Kanal- MOS-Transistors QN1 eingegeben.

Fig. 4 zeigt eine Operation des Worttreibers 2 aus Fig. 3 und eine an einen Gate-Isolierfilm jedes MOS-Transistors QP1, QP2, QN1, QN2 angelegte Spannung.

Wenn die Signale ZMWL und ZSD 00 sind, wird ein aktiver Zu stand erreicht: Die n-Kanal-MOS-Transistoren QN1 und QN2 wer den ausgeschaltet. Außerdem wird das Gate des p-Kanal-MOS- Transistors QP1 über den p-Kanal-MOS-Transistor QP2 auf |Vthp| entladen, wobei Vthp eine Schwellenspannung eines p-Kanal-MOS- Transistors darstellt, wobei der p-Kanal-MOS-Transistor QP1 angeschaltet wird und die Wortleitung WL Vpp' erreicht. In diesem Zustand empfangen die Gate-Isolierfilme der p-Kanal- MOS-Transistoren QP1 und QP2 Vpp' - |Vthp| bzw. |VbbA|, wäh rend der Gate-Isolierfilm des n-Kanal-MOS-Transistors QN1 oder QN2 keine Spannung empfängt.

Wenn die Signale ZMWL und ZSD 11 sind, wird ein inaktiver Zu stand (1) erreicht: Die MOS-Transistoren QP2, QN1 und QN2 wer den angeschaltet, während der p-Kanal-MOS-Transistor QP1 aus geschaltet wird und die Wortleitung WL VbbA erreicht. In die sem Zustand empfangen die Gate-Isolierfilme der MOS-Transisto ren QN1, QN2 und QP2 Vpp' + |VbbA|, Vcc + |VbbA| bzw. Vpp', während der Gate-Isolierfilm des p-Kanal-MOS-Transistors QP1 keine Spannung empfängt.

Wenn die Signale ZMWL und ZSD 10 sind, wird ein inaktiver Zu stand (2) erreicht: Die MOS-Transistoren QN1 und QP2 werden angeschaltet, während die MOS-Transistoren QN1 und QP1 ausge schaltet werden und die Wortleitung WL VbbA erreicht. In die sem Zustand empfangen die Gate-Isolierfilme der MOS-Transisto ren QN1 und QP2 Vpp' + |VbbA| bzw. Vpp', während der Gate-Iso lierfilm des MOS-Transistors QP1 oder QN2 keine Spannung emp fängt.

Wenn die Signale ZMWL und ZSD O1 sind, wird ein inaktiver Zu stand (3) erreicht: Der n-Kanal-MOS-Transistor QN1 wird ausge schaltet, während der n-Kanal-MOS-Transistor QN2 angeschaltet wird. Außerdem wird das Gate des p-Kanal-MOS-Transistors QP1 über den p-Kanal-MOS-Transistor QP2 auf |Vthp| entladen, ob gleich das Signal SD von VbbA ermöglicht, daß der p-Kanal-MOS- Transistor QP1 ausgeschaltet wird und die Wortleitung WL VbbA erreicht. In diesem Zustand empfangen die Gate-Isolierfilme der MOS-Transistoren QP1, QN2 und QP2 Vpp' |Vthp|, Vcc + |VbbA| bzw. |VbbA|, während der Gate-Isolierfilm des n- Kanal-MOS-Transistors QN1 keine Spannung empfängt.

Beim Vergleich von Fig. 27 mit Fig. 4 empfängt der Gate-Iso lierfilm des p-Kanal-MOS-Transistors QP1 im aktiven Zustand und im inaktiven Zustand (3) eine gegenüber Vpp' + |VbbA| auf Vpp' - |Vthp| verringerte Spannung. Somit kann der p-Kanal- MOS-Transistor QP1 im Worttreiber 2 zuverlässiger als im Wort treiber 71 arbeiten.

Dritte Ausführungsform

Fig. 5 ist ein Schaltplan einer Konfiguration eines Worttrei bers 3 eines DRAMs einer dritten Ausführungsform der Erfindung im Vergleich zu Fig. 26.

Wie in Fig. 5 gezeigt ist, unterscheidet sich der Worttreiber 3 von dem Worttreiber 71 aus Fig. 26 dadurch, daß der Wort treiber 3 außerdem die zwischen dem Gate des p-Kanal-MOS-Tran sistors QP1 und dem Gate des n-Kanal-MOS-Transistors QN1 in Serie geschalteten p- und n-Kanal-MOS-Transistoren QP2 und QN3 enthält, deren jeweilige Gates ein Massepotential GND bzw. ein Stromversorgungspotential Vcc empfangen. Das Signal ZMWL wird an einen Knoten zwischen den MOS-Transistoren QP2 und QN3 ein gegeben.

Fig. 6 zeigt eine Operation des Worttreibers 3 aus Fig. 5 und eine an einen Gate-Isolierfilm jedes MOS-Transistors QP1, QP2 und QN1 bis QN3 angelegte Spannung im Vergleich zu Fig. 27.

Wenn die Signale ZMWL und ZSD 00 sind, wird ein aktiver Zu stand erreicht: Der n-Kanal-MOS-Transistor QN3 wird angeschal tet, während die n-Kanal-MOS-Transistoren QN1 und QN2 ausge schaltet werden. Außerdem wird das Gate des p-Kanal-MOS-Tran sistors QP1 über den p-Kanal-MOS-Transistor QP2 auf |Vthp| entladen, wobei der p-Kanal-MOS-Transistor QP1 angeschaltet wird und die Wortleitung WL Vpp' erreicht. In diesem Zustand empfangen die Gate-Isolierfilme der MOS-Transistoren QP1, QN3 und QP2 Vpp' - |Vthp|, Vcc + |VbbA| bzw. |VbbA|, während der Gate-Isolierfilm des MOS-Transistors QN1 oder QN2 keine Span nung empfängt.

Wenn die Signale ZMWL und ZSD 11 sind, wird ein inaktiver Zu stand (1) erreicht: Die MOS-Transistoren QP2 und QN2 werden angeschaltet, während der p-Kanal-MOS-Transistor QP1 ausge schaltet wird. Außerdem wird das Gate des n-Kanal-MOS-Transi stors QN1 über den n-Kanal-MOS-Transistor QN3 auf Vcc - Vthn entladen, während der n-Kanal-MOS-Transistor QN1 angeschaltet wird und die Wortleitung WL VbbA erreicht. In diesem Zustand empfangen die Gate-Isolierfilme der MOS-Transistoren QN1 bis QN3 und QP2 Vcc - Vthn + |VbbA|, Vcc + |VbbA|, Vpp' - Vcc bzw. Vpp', während der Gate-Isolierfilm des MOS-Transistors QP1 keine Spannung empfängt.

Wenn die Signale ZMWL und ZSD 10 sind, wird ein inaktiver Zu stand (2) erreicht: Der p-Kanal-MOS-Transistor QP2 wird ange schaltet, während die MOS-Transistoren QP1 und QN2 ausgeschal tet werden. Außerdem wird das Gate des n-Kanal-MOS-Transistors QN1 über den n-Kanal-MOS-Transistor QN3 auf Vcc - Vthn gela den, wobei der n-Kanal-MOS-Transistor QN1 angeschaltet wird und die Wortleitung WL VbbA erreicht. In diesem Zustand emp fangen die Gate-Isolierfilme der MOS-Transistoren QN1, QN3 und QP2 Vcc - Vthn + |VbbA|, Vpp' - Vcc bzw. Vpp', während der Gate-Isolierfilm des MOS-Transistors QP1 oder QN2 keine Span nung empfängt.

Wenn die Signale ZMWL und ZSD 01 sind, wird ein inaktiver Zu stand (3) erreicht: Die n-Kanal-MOS-Transistoren QN2 und QN3 werden angeschaltet, während der n-Kanal-MOS-Transistor QN1 ausgeschaltet wird. Außerdem wird das Gate des p-Kanal-MOS- Transistors QP1 über den p-Kanal-MOS-Transistor QP2 auf |Vthp| entladen, obgleich das Signal SD von VbbA ermöglicht, daß der p-Kanal-MOS-Transistor QP1 abgeschaltet wird und die Wortlei tung WL VbbA erreicht. In diesem Zustand erreichen die Gate- Isolierfilme der MOS-Transistoren QP1, QN2, QN3 und QP2 Vpp' - |Vthp|, Vcc + |VbbA|, Vcc + |VbbA| bzw. |VbbA|, während der Gate-Isolierfilm des n-Kanal-MOS-Transistors QN1 keine Spannung empfängt.

Beim Vergleich von Fig. 27 mit Fig. 6 empfängt der Gate-Iso lierfilm des p-Kanal-MOS-Transistors QP1 im aktiven Zustand und im inaktiven Zustand (3) eine Spannung, die gegenüber Vpp' + |VbbA| auf Vpp' - |Vthp| verringert ist. Außerdem emp fängt der Gate-Isolierfilm des n-Kanal-MOS-Transistors QN1 in den inaktiven Zuständen (1) und (2) eine Spannung, die gegen über Vpp' + |VbbA| auf Vcc - Vthn + |VbbA| verringert ist. Somit können die p- und n-Kanal-MOS-Transistoren QP1 und QN1 in dem Worttreiber 3 zuverlässiger als in dem Worttreiber 71 arbeiten.

Es wird angemerkt, daß die negative Spannung VbbA in der er sten bis dritten Ausführungsform in einem DRAM erzeugt oder dem DRAM von außen zugeführt werden kann. Im letzteren Fall kann die negative Spannung VbbA über einen zur Eingabe von VbbA in den DRAM 4 vorgesehenen externen Anschlußstift, wie er in Fig. 7 gezeigt ist, von außen zugeführt werden. Das Erzeu gen der negativen Spannung VbbA in einem DRAM ermöglicht, daß die VbbA stabiler ist, als wenn sie von außen in den DRAM ein- gegeben wird.

Während ein in der Einleitung erwähnter DRAM ein Halbleiter substrat oder eine p-Wanne davon besitzt, das eine negative Spannung Vbb empfängt, kann die Substratspannung Vbb auf die negative Spannung VbbA entzerrt werden, wobei die von außen zugeführte negative Spannung VbbA als negative Spannung ver wendet werden kann, die sowohl an einen Worttreiber angelegt als auch als Substratspannung Vbb verwendet werden kann.

Vierte Ausführungsform

Fig. 8 zeigt einen Chip-Entwurf eines synchronen DRAMs (SDRAMs) 10 einer vierten Ausführungsform der Erfindung. Wie in Fig. 8 gezeigt ist, enthält der SDRAM 10 ein rechteckiges Halbleitersubstrat 10a, vier an den jeweiligen vier Ecken des Halbleitersubstrats 10a ausgebildete Speicherzonen M1 bis M4 (die Bänke Nr. 1 bis Nr. 4) und die für die jeweiligen vier Speicherzonen M1 bis M4 vorgesehenen Schaltungen 11 bis 14 zur Erzeugung der negativen Spannung.

Wie in Fig. 17 gezeigt ist, enthalten die Speicherzonen M1 bis M4 jeweils einen Zeilendecodierer 33, einen Spaltendecodierer 34, eine Speicheranordnung 35 und eine Leseverstärker- und Eingabe/Ausgabe-Steuerschaltung 36. Die Speicherzonen M1 bis M4 schaffen unabhängig eine Zeilenauswahloperation. Die Schal tungen 11 bis 14 zur Erzeugung der negativen Spannung erzeugen die jeweiligen negativen Spannungen VbbA1 bis VbbA4 und legen sie an die jeweiligen Speicherzonen M1 bis M4 an. Die negati ven Spannungen VbbA1 bis VbbA4 sind voneinander isoliert.

Der SDRAM 10 arbeitet wie im folgenden beschrieben. Wie in den Fig. 9A bis 9 G gezeigt ist, werden die Speicherzonen M1 und M2 zweckmäßigkeitshalber unabhängig einer Zeilenauswahloperation unterworfen, während, wie in Fig. 10 gezeigt ist, eine mit einer Speicherzelle MC1, deren Ablageknoten SN1 hoch gehalten wird, verbundene Wortleitung WL in der Speicherzone M2 ausge wählt wird, wobei der Ablageknoten SN2 einer Speicherzelle MC2, die mit einer Wortleitung WL in der gleichen Spalte wie die nicht ausgewählte Speicherzelle MC1 verbunden ist, eben falls hoch gehalten wird.

Zum Zeitpunkt t1 wird gleichzeitig zum Übergang eines Taktsig nals CLK von tief nach hoch ein Aktivbefehl (ACT) an die Bank Nr. 2 angelegt. Somit wird eine ausgewählte Wortleitung WL in der Speicherzone M2 hoch angesteuert oder erreicht den Aus wahlpegel, während die Bitleitung BL ein Potential Vcc/2 + ΔV erreicht. Hierauf wird der Leseverstärker 42 der Speicherzone M2 aktiviert, um zu ermöglichen, daß die Potentiale der Bit leitungen BL und /BL hoch bzw. tief verstärkt werden.

Zum Zeitpunkt t2 wird gleichzeitig zum Übergang des Taktsig nals CLK von tief nach hoch ein Aktivbefehl (ACT) an die Bank Nr. 1 angelegt. Somit wird eine ausgewählte Wortleitung WL in der Speicherzone M1 hoch angesteuert oder erreicht den Aus wahlpegel, wobei der Leseverstärker 42 der Speicherzone M1 aktiviert wird, um eine Potentialdifferenz zwischen den ge paarten Bitleitungen BL und /BL zu verstärken.

Zum Zeitpunkt t3 wird gleichzeitig zum Übergang des Taktsig nals CLK von tief nach hoch ein Vorladebefehl (Pre) für die Bank Nr. 1 angelegt. Somit wird die ausgewählte Wortleitung WL in der Speicherzone M1 tief angesteuert bzw. empfängt den Nichtauswahlpegel, wobei der Leseverstärker 42 deaktiviert wird und der Entzerrer 43 das Bitleitungspaar BL und /BL auf Vcc/2 vorlädt und somit entzerrt.

Zum Zeitpunkt t4 wird gleichzeitig zum Übergang des Taktsig nals CLK von tief nach hoch ein Vorladebefehl (Pre) an die Bank Nr. 2 angelegt. Somit wird die ausgewählte Wortleitung WL in der Speicherzone M2 tief angesteuert oder erreicht den Nichtauswahlpegel, wobei der Leseverstärker 42 deaktiviert wird und der Entzerrer 43 die Bitleitungen BL und /BL auf Vcc/2 vorlädt und somit entzerrt.

In dem SDRAM 10 empfangen die Speicherzonen M1 bis M4 ihre jeweiligen negativen Spannungen VbbA 1 bis VbbA 4 getrennt voneinander. Wie in den Fig. 9A bis 9 G mit einer durchgezoge nen Linie dargestellt ist, erleidet die nicht ausgewählte Wortleitung WL in der gleichen Speicherzone M1 (M2), wenn die ausgewählte Wortleitung WL in der Speicherzone M1 (M2) hoch oder tief angesteuert wird, ein Rauschen, während die Wortlei tung WL in der anderen Speicherzone M2 (M1) kein Rauschen er leidet.

Im Gegensatz dazu empfangen die vier Speicherzonen M1 bis M4 in dem in Fig. 11 gezeigten SDRAM 15 die von einer einzelnen Schaltung 16 zur Erzeugung der negativen Spannung gelieferte negative Spannung VbbA in Verbindung miteinander. Wie in den Fig. 9A bis 9 G mit punktierten und durchgezogenen Linien ge zeigt ist, erleidet, wenn die ausgewählte Wortleitung WL in der Speicherzone M1 (M2) hoch oder tief angesteuert wird, nicht nur eine andere Wortleitung WL in der gleichen Speicher zone M1 (M2), sondern auch die Wortleitung WL in der anderen Speicherzone M2 (M1) ein Rauschen.

Wie in Fig. 10 gezeigt ist, ist das Potential einer nicht aus gewählten Wortleitung WL somit höher als das negative Poten tial VbbA, wobei die elektrische Ladung des Ablageknotens SN2 der Speicherzelle MC2 über den n-Kanal-MOS-Transistor 60 auf die Bitleitung /BL als Leckstrom abfließt, was zu einem ver ringerten Pegel des Ablageknotens SN2 führt.

Somit kann die vierte Ausführungsform ein stärkeres Rauschen verhindern, womit verhindert wird, daß die Speicherzelle MC mehr Daten als die in der Einleitung erwähnte Speicherzelle verliert.

Fünfte Ausführungsform

Fig. 12 zeigt eine Außenkonfiguration eines DRAMs 20 einer fünften Ausführungsform der Erfindung, während Fig. 13 ein Blockschaltplan ist, der einen Hauptabschnitt davon zeigt.

Wie in den Fig. 12 und 13 gezeigt ist, unterscheidet sich der DRAN 20 von den in der Einleitung erwähnten DRAMs dadurch, daß der DRAM 20 mit einem äußeren Anschlußstift 21 zum Empfang einer negativen Spannung VbbS versehen ist, während er außer dem eine Ladeschaltung 22 und die n-Kanal-MOS-Transistoren 23 und 24 enthält, während das Leseverstärker-Aktivierungssignal SAN durch die Leseverstärker-Aktivierungssignale SOF und SON ersetzt ist.

Die Ladeschaltung 22 lädt den Knoten N42' des Leseverstärkers 42 als Reaktion darauf, daß die beiden Signale SOF und SON tief oder inaktiv angesteuert werden, auf Vcc/2. Der n-Kanal- MOS-Transistor 23 ist zwischen den Knoten N42' des Lesever stärkers 42 und die Leitung des negativen Potentials VbbS ge schaltet, wobei sein Gate das Signal SOF empfängt. Der n-Ka nal-MOS-Transistor 24 ist zwischen den Knoten N42' des Lese verstärkers 42 und die Leitung des Massepotentials GND ge schaltet, wobei sein Gate das Signal SON empfängt. Die Signale SOF und SON werden durch die Taktgeneratorschaltung 31 aus Fig. 17 erzeugt.

Die Fig. 14A bis 14D sind Zeitablaufpläne, die eine Operation des DRAMs 20 in der Lesebetriebsart zeigen. Im Ausgangszustand werden die Signale SOF und SON beide tief oder inaktiv gehal ten, während der Knoten N42' des Leseverstärkers 42 durch die Ladeschaltung 22 auf Vcc/2 geladen wird und der Leseverstärker 42 außerdem deaktiviert wird. Zum Zeitpunkt t1 wird die Wort leitung WL hoch angesteuert oder empfängt den Auswahlpegel. Somit wird vorausgesetzt, daß das Potential der Bitleitung BL gegenüber Vcc/2 auf Vcc/2 -ΔV verringert wird. Zum Zeitpunkt t2 wird das Signal SOF hoch oder aktiv angesteuert, wobei die Ladeschaltung 22 deaktiviert wird, der n-Kanal-MOS-Transistor 23 angeschaltet wird und der Knoten N42' des Leseverstärkers 42 auf das negative Potential VbbS fällt. Außerdem wird das Signal SAP hoch angesteuert, wobei sich der Widerstand der MOS-Transistoren 54 und 55 auf einen kleineren Wert als den der MOS-Transistoren 53 und 56 verringert, während das Poten tial der Bitleitung /BL auf Vcc steigt und das Potential der Bitleitung BL (zum Zeitpunkt t3) auf VbbS fällt.

Zum Zeitpunkt t4 wird das Signal SOF tief und das Signal SON hoch angesteuert, wobei der n-Kanal-MOS-Transistor 23 ausge schaltet und der n-Kanal-MOS-Transistor 24 angeschaltet wird. Somit steigt das Potential der Bitleitung BL von VbbS auf 0 V.

Zum Zeitpunkt t5 wird die Wortleitung WL tief angesteuert bzw. empfängt den Nichtauswahlpegel. Zum Zeitpunkt t6 wird das Sig nal SON tief angesteuert, während eine Leseoperation angehal ten wird und die Potentiale der Bitleitungen BL und /BL auf Vcc/2 entzerrt werden, womit eine Leseoperation abgeschlossen wird.

In der fünften Ausführungsform besitzt der n-Kanal-MOS-Transi stor 55 vom Zeitpunkt t2 bis zum Zeitpunkt t4 eine Gate- Source-Spannung von Vcc/2 + |VbbS|, die um |VbbS| größer als bei dem in der Einleitung erwähnten Transistor mit einer Gate- Source-Spannung von Vcc/2 ist. Somit sind die n-Kanal-MOS- Transistoren des Leseverstärkers 42 lediglich erforderlich, damit die Schwellenspannung Vthn Vcc/2 + |VbbS| < Vthn er füllt, wodurch Vcc leichter verringert wird, als wenn wie in der Einleitung Vcc/2 < Vthn erfüllt werden muß.

Außerdem ermöglicht das Einführen des gegenüber dem DRAM 20 externen negativen Potentials VbbS, daß das negative Potential VbbS stabiler ist, als wenn es in dem DRAM erzeugt wird. Somit kann der Leseverstärker 42 zuverlässig arbeiten.

Es braucht nicht gesagt zu werden, daß die erste bis vierte Ausführungsform, wenn geeignet, mit der fünften Ausführungs form kombiniert werden kann. Wie in Fig. 15 gezeigt ist, kön nen in einer solchen Kombination die externen Anschlußstifte 21 und 25 zum Zuführen der negativen Potentiale VbbS und VbbA an einen DRAM 20' vorgesehen sein, oder die negativen Poten tiale VbbS und VbbA können auf das gleiche Potential Vbb ent zerrt werden, das dem DRAM 20' über einen wie in Fig. 16 ge zeigten externen Anschlußstift zugeführt werden kann.

Obgleich das Halbleitersubstrat oder eine p-Wanne davon in dem in der Einleitung geschilderten DRAM das negative Potential Vbb empfängt, können sowohl das Substratpotential Vbb als auch entweder beide negative Potentiale VbbS und VbbA oder eines von ihnen auf das gleiche Potential Vbb entzerrt werden, das, wie in den Fig. 12, 15 und 16 gezeigt ist, von außen zugeführt werden kann, um als an einen Worttreiber und/oder an einen Leseverstärker angelegtes negatives Potential sowie als Sub stratpotential Vbb verwendet zu werden.

Obgleich die Erfindung ausführlich beschrieben und erläutert wurde, ist selbstverständlich, daß diese lediglich zur Erläu terung und als Beispiel dient und nicht als Begrenzung ver standen werden soll, wobei der Erfindungsgedanke und der Um fang der Erfindung nur durch die beigefügten Ansprüche be schränkt ist.

Claims

1. Halbleiterspeichervorrichtung, mit:
einer Speicheranordnung (35) mit mehreren Speicherzellen (MCs), die in mehreren Zeilen und mehreren Spalten angeordnet sind, mehreren jeweils für die mehreren Zeilen vorgesehenen Wortleitungen (WLs) und mehreren jeweils für die mehreren Spalten vorgesehenen Bitleitungspaaren (BL und /BL);
einem für jede Wortleitung (WL) vorgesehenen Zeilendeco dierer (1, 70), der auf das Anlegen eines Zeilenadressensig nals reagiert, das zuvor einer ihm entsprechenden Wortleitung (WL) zugeordnet wurde, um die ihm entsprechende Wortleitung (WL) auf einen Auswahlpegel einzustellen und mehrere ihm ent sprechende Speicherzellen (MCs) zu aktivieren;
einem Spaltendecodierer (34), der auf ein Spaltenadressensignal reagiert, um irgendeines der mehreren Bitleitungspaare (BL und /BL) auszuwählen; und
einer Lese/Schreib-Schaltung (36 bis 38), die, wenn sie durch den Zeilendecodierer (1, 70) aktiviert wird, über ein durch den Spaltendecodierer (34) ausgewähltes Bitleitungspaar (BL und /BL) Daten von einer Speicherzelle (MC) liest bzw. in sie schreibt;
wobei der Zeilendecodierer (1, 70) umfaßt:
einen ersten Transistor (QP1) eines ersten Leitungstyps mit einer ersten Elektrode, die ein erstes Signal (SD) emp fängt, das zwei Werte annehmen kann, die einem hohen Potential (Vpp'), das höher als ein Stromversorgungspotential (Vcc) ist, und einem negativen Potential (VbbA) entsprechen, einer zwei ten Elektrode, die mit einer ihm entsprechenden Wortleitung (WL) verbundenen ist, und einer Eingangselektrode, die ein zweites Signal (ZMWL) empfängt, das zwei Werte annehmen kann, die dem hohen Potential (Vpp') und dem negativen Potential (VbbA) entsprechen,
einen zweiten Transistor (QN1) eines zweiten Leitungs typs mit einer ersten Elektrode, die das negative Potential (VbbA) empfängt, und einer zweiten Elektrode, die mit einer ihm entsprechenden Wortleitung (WL) verbunden ist,
einen dritten Transistor (QN3) des zweiten Leitungstyps mit einer ersten Elektrode, die das zweite Signal (ZMWL) emp fängt, und einer zweiten Elektrode, die mit der Eingangselek trode des zweiten Transistors (QN1) verbunden ist, und einer Eingangselektrode, die das Stromversorgungspotential (Vcc) empfängt, und
einer Signalgeneratorschaltung (70), die auf das Anlegen eines Zeilenadressensignals, das zuvor einer ihm entsprechen den Wortleitung (WL) zugewiesen wurde, reagiert, um das erste Signal (SD) und das zweite Signal (ZMWL) auf das hohe Poten tial (Vpp') bzw. auf das negative Potential (VbbA) einzustel len und um die ihm entsprechende Wortleitung (WL) auf einen Auswahlpegel einzustellen.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
der Zeilendecodierer (1, 70) einen vierten Transistor (QN2) des zweiten Leitungstyps enthält, der zu dem zweiten Transistor (QN1) parallelgeschaltet ist und eine Eingangselek trode besitzt, die ein drittes Signal (ZSD) empfängt, das zwei Werte annehmen kann, die dem Stromversorgungspotential (Vcc) und dem negativen Potential (VbbA) entsprechen; und
die Signalgeneratorschaltung (70) auf ein Zeilenadressensignal reagiert, das zuvor einer ihr entspre chenden Wortleitung (WL) zugewiesen wurde, um das dritte Sig nal (ZSD) auf das negative Potential (VbbA) einzustellen.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, die auf einem Halbleitersubstrat vorgesehen, ist, dadurch ge kennzeichnet, daß das negative Potential (VbbA) außerdem an das Halbleitersubstrat oder an eine Wanne des ersten Leitungstyps hiervon angelegt wird.

4. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, gekennzeichnet durch einen externen Anschluß (5), um das negative Potential (VbbA) von außen an den Zeilendecodierer (1, 70) anzulegen.

5. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß mehr als eine Speicheranordnung (35) vorgesehen ist, wovon jede mit einer Schaltung (11 bis 14) zum Erzeugen des negativen Potentials versehen ist, um das negative Potential an den Zeilendecodierer (1, 70) der entsprechenden Speicheran ordnung anzulegen, wobei die jeweiligen Ausgangsknoten der mehr als einen Schaltung (11 bis 14) zum Erzeugen der negati ven Spannung voneinander isoliert sind.

6. Halbleiterspeichervorrichtung, mit:
einer Speicheranordnung (35) mit mehreren Speicherzellen (MCs), die in mehreren Zeilen und mehreren Spalten angeordnet sind, mehreren jeweils für die mehreren Zeilen vorgesehenen Wortleitungen (WLs) und mehreren jeweils für die mehreren Spalten vorgesehenen Bitleitungspaaren (BL und /BL);
einem für jede Wortleitung (WL) vorgesehenen Zeilendeco dierer (2, 3, 70), der auf das Anlegen eines Zeilenadres sensignals reagiert, das zuvor einer ihm entsprechenden Wort leitung (WL) zugewiesen wurde, um die ihm entsprechende Wort leitung (WL) auf einen Auswahlpegel einzustellen und mehrere ihm entsprechende Speicherzellen (MCs) zu aktivieren;
einem Spaltendecodierer (34), der auf ein Spaltenadressensignal reagiert, um irgendeines der mehreren Bitleitungspaare (BL und /BL) auszuwählen; und
einer Lese/Schreib-Schaltung (36 bis 38), die, wenn sie durch den Zeilendecodierer (2, 3, 70) aktiviert wird, über ein durch den Spaltendecodierer (34) ausgewähltes Bitleitungspaar (BL und /BL) Daten von einer Speicherzelle (MC) liest bzw. in sie schreibt;
wobei der Zeilendecodierer (2, 3, 70) umfaßt: einen ersteh Transistor (QP1) eines ersten Leitungstyps mit einer ersten Elektrode, die ein erstes Signal (SD) emp fängt, das zwei Werte annehmen kann, die einem hohen Potential (Vpp'), das höher als ein Stromversorgungspotential (Vcc) ist, und einem negativen Potential (VbbA) entsprechen, und einer zweiten Elektrode, die mit einer ihm entsprechenden Wortlei tung (WL) verbundenen ist,
einen zweiten Transistor (QN1) eines zweiten Leitungs typs mit einer ersten Elektrode, die das negative Potential (VbbA) empfängt, einer zweiten Elektrode, die mit einer ihm entsprechenden Wortleitung (WL) verbunden ist, und einer Ein gangselektrode, die ein zweites Signal (ZMWL) empfängt, das zwei Werte annehmen kann, die dem hohen Potential (Vpp') und dem negativen Potential (VbbA) entsprechen,
einen dritten Transistor (QP2) des ersten Leitungstyps mit einer ersten Elektrode, die das zweite Signal (ZMWL) emp fängt, einer zweiten Elektrode, die mit der Eingangselektrode des ersten Transistors (QP1) verbunden ist, und einer Ein gangselektrode, die ein Massepotential (GND) empfängt, und
einer Signalgeneratorschaltung (70), die auf das Anlegen eines Zeilenadressensignals, das zuvor einer ihr entsprechen den Wortleitung (WL) zugewiesen wurde, reagiert, um das erste Signal (SD) und das zweite Signal (ZMWL) auf das hohe Poten tial (Vpp') bzw. auf das negative Potential (VbbA) einzustel len und die ihr entsprechende Wortleitung (WL) auf einen Aus wahlpegel einzustellen.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Zeilendecodierer (3, 70) einen vierten Transistor (QN3) des zweiten Leitungstyps mit einer ersten Elektrode, die das zweite Signal (ZMWL) empfängt, einer zweiten Elektrode, die mit der Eingangselektrode des zweiten Transistors (QN1) verbunden ist, und einer Eingangselektrode, die das Stromver sorgungspotential (Vcc) empfängt, enthält, wobei der zweite Transistor (QN1) an seiner Eingangselektrode über den vierten Transistor (QN3) das zweite Signal (ZMWL) empfängt.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Zeilendecodierer (2, 3, 70) einen fünften Transistor (QN2) des zweiten Leitungstyps enthält, der zu dem zweiten Transistor (QN1) parallelgeschaltet ist und eine Eingangselek trode besitzt, die ein drittes Signal (ZSD) empfängt, das zwei Werte annehmen kann, die dem Stromversorgungspotential (Vcc) und dem negativen Potential (VbbA) entsprechen, wobei die Sig nalgeneratorschaltung (70) auf das Anlegen eines Zeilenadres sensignals reagiert, das zuvor einer ihr entsprechenden Wort- leitung (WL) zugewiesen wurde, um das dritte Signal (ZSD) auf das negative Potential (VbbA) einzustellen.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 6 bis 8, die auf einem Halbleitersubstrat vorgesehen ist, da durch gekennzeichnet, daß das negative Potential (VbbA) außerdem an das Halbleitersubstrat oder an eine Wanne des ersten Leitungstyps hiervon angelegt wird.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 6 bis 9, gekennzeichnet durch einen äußeren Anschluß (5), um das negative Potential (VbbA) von außen an den Zeilendecodierer (2, 3, 70) anzulegen.

11. Halbleiterspeichervorrichtung nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß mehr als eine Speicheranordnung (35) vorgesehen ist, wobei jede mit einer Schaltung (11 bis 14) zum Erzeugen des negativen Potentials versehen ist, um das negative Potential an den einer jeweiligen Speicheranordnung entsprechenden Zei lendecodierer (2, 3, 70) anzulegen, wobei die jeweiligen Aus gangsknoten der mehr als einen Schaltung (11 bis 14) zum Er zeugen des negativen Potentials voneinander getrennt sind.

12. Halbleiterspeichervorrichtung mit:
einer Speicheranordnung (35) mit mehreren Speicherzellen (MCs), die in mehreren Zeilen und mehreren Spalten angeordnet sind, mehreren Wortleitungen (WLs), die jeweils für die mehre ren Zeilen vorgesehen sind, und mehreren Bitleitungspaaren (BL und /BL), die jeweils für die mehreren Spalten vorgesehen sind;
einem Zeilendecodierer (33), der auf ein Zeilenadressensignal reagiert, um irgendeine der mehreren Wortleitungen (WLs) auszuwählen, wobei er die ausgewählte Wortleitung (WL) auf einen Auswahlpegel einstellt und mehrere der Wortleitung (WL) entsprechende Speicherzellen (MCs) akti viert;
einem jeweils für ein Bitleitungspaar (BL und /BL) vorgesehenen Leseverstärker (22 bis 24, 42), der auf den Zei lendecodierer (33) reagiert, um eine ihm entsprechende Spei cherzelle (MC) zu aktivieren, wobei zwischen einem Paar von ihm entsprechenden Bitleitungen (BL und /BL) eine geringfügige Potentialdifferenz eingeführt wird, um eine der gepaarten Bit leitungen (BL und /BL), die ihm entspricht, auf ein Stromver sorgungspotential (Vcc) einzustellen, während die andere Bit leitung anfangs während einer vorgegebenen Zeitdauer auf einem ersten negativen Potential (VbbS) gehalten und hierauf auf ein Massepotential (GND) eingestellt wird;
einem Zeilendecodierer (34), der auf ein Spaltenadressensignal reagiert, um irgendeines der mehreren Bitleitungspaare (BL und /BL) auszuwählen;
einer Ausgangsschaltung (38), die in der Weise betreib bar ist, daß sie je nach Potentialdifferenz zwischen den durch den Spaltendecodierer (34) ausgewählten gepaarten Bitleitungen (BL und /BL) die Daten einer Logik nach außen ausgibt; und
einem ersten äußeren Anschluß (21), um das erste nega tive Potential (VbbS) von außen an den Leseverstärker (22 bis 24, 42) anzulegen.

13. Halbleiterspeichervorrichtung nach Anspruch 12, die auf einem Halbleitersubstrat vorgesehen ist, dadurch gekennzeich net, daß das erste negative Potential (VbbS) an das Halbleitersubstrat oder an eine Wanne des ersten Leitungstyps hiervon angelegt wird.

14. Halbleiterspeichervorrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß jede Wortleitung (WL) durch den Zeilendecodierer (33) entweder auf ein vom ersten negativen Potential (VbbS) ver schiedenes zweites negatives Potential (VbbA) oder auf den Auswahlpegel eingestellt wird, wobei ein zweiter äußerer An schluß (25) vorgesehen ist, der das zweite negative Potential (VbbA) von außen an den Zeilendecodierer (33) anlegt.

15. Halbleiterspeichervorrichtung nach Anspruch 14, das auf einem Halbleitersubstrat vorgesehen ist, dadurch gekennzeich net, daß das zweite negative Potential (VbbA) außerdem an das Halbleitersubstrat oder an eine Wanne des ersten Leitungstyps hiervon angelegt wird.

16. Halbleiterspeichervorrichtung nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß:
jede Wortleitung (WL) durch den Zeilendecodierer (33) entweder auf das erste negative Potential (VbbS) oder auf den Auswahlpegel eingestellt wird; und
der Zeilendecodierer (33) über den ersten äußeren An schluß (21) das erste negative Potential (VbbS) empfängt.

17. Halbleiterspeichervorrichtung nach Anspruch 16, die auf einem Halbleitersubstrat vorgesehen ist, dadurch gekennzeich net, daß das erste negative Potential (VbbS) außerdem an das Halbleitersubstrat oder an eine Wanne des ersten Leitungstyps hiervon angelegt wird.