TW487909B

TW487909B - Semiconductor memory device

Info

Publication number: TW487909B
Application number: TW089126866A
Authority: TW
Inventors: Yasuhiko Tsukikawa
Original assignee: Mitsubishi Electric Corp
Priority date: 2000-04-13
Filing date: 2000-12-15
Publication date: 2002-05-21
Also published as: DE10049349A1; KR20010096530A; US6469952B1; KR100405925B1; JP2001297583A

Description

五、發明說明（l) 璧L明之詳先_行技術發明之領瘦 $ ί i二係有關半導體記憶裝置，尤有關可降低電源電壓之+導體記憶裝置。 I知技術 > =U 2 -不習知動態隨機存取記憶體（下稱dr am )之配置 :二=圖17中，此dram具備時鐘產生電路31、列及 35、感、、5 = I 32、列解碼器33、行解碼器34、記憶體陣列及輸：緩衝』：輸入輸出控制電路36、輸入緩衝器37以預：動m響應外部控制信號/ras及，cas，選擇頂疋動作杈式以控制DRAM全體。以t d止吝緩衝器32響應外部位址信號A〇〜Ai(惟，1為〇〜CAl = ^ /]位址信號RA〇〜RAl以及行位址信號CA〇 33及杆鲈满^ ^唬RA〇〜RyU及以〇〜Cai分別輸入至列解碼器以及仃解碼器3 4。 ^ ^ Ϊ列3 5包含分別記憶1位元資料之複數記憶單元址= 早兀配置於根據列位址及行位址決定之預定位 RAO列碼Λ匕響應來自列及行位址緩衝器32之列位址信號 1曰疋纪憶體陣列35之列位址。行解碼器34響應緩衝器32之行位址信號ca。〜一^ 五、發明說明（2) 感測放大器+輸入輸出控制電路3 器雜定位址之記憶單元連接於資二出3i;;解 ,P之一端。貧料輸入輸出線對I〇p之另一端連接入浐衝器3 7及輸出緩衝器3 8。輪人缓彳q 7 ;輸、，友

Al ^ 物入緩衝為3 7於寫入模式瞎塑寐卜邛控制信號，將自外部輸入之資料…（惟，〗為〇以上 -數）專达至經由資料輸入輸出線對丨〇p選擇之記憶，出緩衝器38為讀取模式時，響應外部控制信; 頃取自所選擇記憶單元之資料輸出外部。 / 圖18係顯示圖17所示DRAM之記憶體陣列35及感測放大器 +輸入輸出控制電路36之配置之電路方塊圖，圖0係詳示圖1 7所示記憶體陣列35及感測放大器+輸入輸出控制電路 36中一行配置之電路圖。參照，18及圖19，記憶體陣列35包含成行列狀排列之複數記憶單元MC，對應各列而設之字線WL，以及對應各行而設之位元線對BL，/BL。各記憶單元MC連接於對應列之字線R。奇數號碼之行之複數記憶單元MC分別交互連接於位元線BL或/BL。偶數號碼之行之複數記憶單元MC分別交互連接於位元線/BL或 BL ° 各記憶單元MC包含存取用N通道M0S電晶體60及資訊記憶用電容器61。各記憶單元MC之Ν通道MOS電晶體60之閘極連接於對應列之字線WL。Ν通道MOS電晶體60連接於對應行之位元線BL或/BL與此記憶單元MC之電容器61之一電極（儲存節點）之間。各記憶單元MC之電容器61之另一電極接受

C:\2D-C0DE\90-03\89126866.ptd 第6頁 487909

單兀板之電位VCP。字線WL傳送列解碼器33之輸出，激活 =選擇列之記憶單元。位元線對BL，/BL進行所選擇記憶單元之MC及資料信號之輸入輸出。一感測放大器+輸入輸出控制電路36包含對應各行而設之行遠擇閘4 1、感測放大器4 2及均衡器4 3。行選擇閘4 1包含分別連接於位元線BL，/BL與資料輸入輸出線1〇, /；[〇間之 N通道M0S電晶體51、52。N通道M0S電晶體51、52之閘極經由行選擇線CSL連接於行解碼器34。行選擇線以乙一藉行解碼器34升高到選擇位準之「η」（高）位準，N通道M〇s電晶體5 1 52即&通’位元線對BL，,BL與資料輸入輸出線對

10，/10 聯結。感測放大為42包含分別連接於位元之線BL，/BL與節點 N42間之P通道M〇S電晶體53、54，以及分別連接於位元線 BL，/BL與節點N42,間之N通道M〇s電晶體55、56。M〇s電晶體5 3、55之閘極與位元線/BL連接在一起，M〇s電晶體 5 4、5 6之閘極與位元線仏連接在一起。節點4 2、4 2，分別接收自柃釦產生電路3丨輸出之感測放大器激活信號sAp、 SAN。隨著感測放大器激活信號SAp、SAN分別變成「η」位準及「L」（低）位準，將位元線虬，/BL間之微小電位差八 V放大為電源電壓vCc。

均衡器43包含連接於位元線BL與/BL間之N通道M〇s電晶體57，以及分別連接於位元線虬，/BL與節點43，間之N通迢M0S電晶體58、59。N通道M0S電晶體57〜59之閘極與節點 N43連接在一起。節點N43接收位元線均衡信號bleq，節點 487909 五、發明說明（4) N43’接受位元線電位VBL(=Vcc/2)。響應位元線均衡信號 BLE.Q達到激活位準之「η」位準，均衡器43將位元線仉及 /BL之電位均衡成位元線電位VBL。其次’就圖1 7〜圖1 9所示DRAM之動作加以說明。於寫入模式時，對應於行位址信號C A 0〜C A i之列之列選擇信號c s L 藉行解碼器34上升為激活位準之「η」位準，此行之行選擇閘41導通。、輸入緩衝器37響應信號/W，經於資料輸入輸出線對Ι〇ρ ’將來自外部之寫入資料傳至所選擇行之位元線對Β ^，/ BL。提供寫入資料作為位元線bl，/BL間之電位差。其次，對應於列位址信號βΑ〇〜RAi之行之字線WL藉列解碼器33 φ 上升成選擇位準之「Η」位準，此列之記憶單元虹之M〇s電晶體60導通。對應位元線BL或/BL之電位之電荷儲存於所選擇記憶單元MC之電容器6 1。於璜取模式時，首先，位元線均衡信號β L e Q下降為「[」位準’均衡器43之Ν通道M0S電晶體57〜59斷開，位元線ΒΙ^， /BL之均衡停止。其次，如圖2 〇 A〜2 0E所示，對應列位址信號RA0〜RAi之行之字線WL藉列解碼器33上升為選擇位準之「H」位準（時刻ti)。與其對應。位元線bL，/BL之電位隨激活之記憶單元MC之電容器6 1之電荷量僅作微量變化。其次，感測放大器激活信號SAN、SAP分別依序變成rL 位準及「Η」位準（時刻t2、t3)以激活感測放大器42。^ 位元線BL之電位略高於位元線/ BL之電位時，MOS電晶體 53、56之電阻值變成小於MOS電晶體54、55之電阻值，從

C:\2D-C0DE\90-03\89126866.ptd 第 8 頁五、發明說明（5) 而’位元線BL之電位上升成「η」位準，位元線/bl之電位下降成「L」位準。相反地，於位元線/BL之電位略高於位元線BL之電位時，M0S電晶體54、55之電阻值變成略小於MOS電晶體53、56之電阻值，從而q立元線/bl之電位上升成「H」位準，位元線BL之電位下降成「l 。其次，對應行位址信號CA0〜CAi之行之行選擇線csl 解碼器34上升成選擇位準之「H」位準，導通此行曰彳41。所選擇行之位元線對BL，趟之資料經由行選擇：及資料輸入輸出線對10，/10供至輸出緩衝器二^ 緩衝器38響應信號/0E，將讀取資料輸出外部。翰出其次，為了提高此種dram之集積度，有必要 DRAM之MOS電晶體、電容器、配線、層間膜等。、、惟若冓成例如MOS電晶體之閘極長度，即會因所謂短通道效應:主| 定限電壓Vth變小，從而漏電流增加，發生穿通。〜k成、咸知MOS電晶體之閘極絕緣膜之薄膜化可有效抑通道效應。惟，施加於閘極絕緣膜之電場強度一择丑極絕緣膜之壽命會縮短’器件本身上之壽命；縮二σ:閘象成知為TDDB(時間相關電介質擊穿）現象。因此，、現時達到閘極絕緣膜之薄膜化及可#性，須進行施加=了1 絕緣膜之電壓之低電壓化。、閘極惟在施加於閘極絕緣膜之電壓之低電壓題。於㈣中，二記憶單元Mcl、Mc2設；=面問 MCI連接於位元線bl及字線WL1，其儲存節點SN2保掊^單元「H」位準（電源電位Vcc)。、於 C:\2D-CODE\90-03\89126866.ptd 第9頁 487909 五、發明說明（6) 於讀取模式時，如圖22A〜圖22E所示，例如字線WL1上升至選擇位準之「H」位準（時刻tl)，感測放大器42激活而位元線BL成為「η」位準，位元線/BL成為rL」位準（時刻12 )。其次’字線乳1降低至非選擇位準之「[」位準（時刻13 )’感測放大器4 2去激活，同時，均衡器4 3激活（時刻 14)’資料之讀取結束。由於在時刻t2〜t3之間，須藉字線WL1之電位Vpp導通記憶單元MCI之N通道M0S電晶體60，於記憶單元MCI之儲存節點SfH恢復位元線bl之電位Vcc，因此，若N通道MOS電晶體 60之定限電壓為vthn，差值為〇.5V，即須滿足Vpp>Vcc + vthn + 〇· 5之條件。另一方面，由於在時刻t2〜t4之間，位元線/BL變成「L」位準，故藉記憶單元託2之N通道MOS電晶體60之次定限漏電流，記憶單元MC2之儲存節點SN2之電位Vcc徐徐降低。由於此漏電流若大即須縮短更新時間，無法滿足更新標準，故N通道MOS電晶體60之定限電壓vthn例如設定為1· IV程度。因此，上式成為vpp > Vcc + 1. 6。因此，為了確保MOS電晶體之薄膜化和可靠性，須降低Vpp ，惟使字線WL為0V或Vpp之方式無法使Vpp小於Vcc + 1. 6V。為了克服此問題，有人提議負電壓字線方式。如圖2 3之實線所示。於此方式中，字線WL具有一負電位VbbA = — △ VI或一正電位Vpp’ = Vpp — AVI，。AVI與AVI，為大致相同之電壓。從而，記憶單元MC之N通道MOS電晶體60之定限電壓Vthn亦設定成僅低ΔΥ1与AVI ’分量。

C:\2D-CODE\90-03\89126866.ptd 第10頁 487909 五、發明說明（7)

因此，如圖2 4 ( A )所+ R 「L」位準，亦僅施Λ v ， 17使於記憶單元Mc激活時恢復緣膜，其閘極絕緣之°可3性於:3道M0S電晶體60之閘極絕於如圖24⑻所*，在記V較元:力

施加於Ν通道M0S電晶體〇L之早;^MC去激活時，負電壓V -欠定卩卩、# f、*以丨閘故N通道M0S電晶體6〇之人疋限漏電流變小，更新時間增長。二===說二、25係顯示習知列解碼對路；:::；::=解一， ΡΛη DA. ^ 幻解碼态早位電路70響應列位址信號，產生信號舰、SD、ZSD，發送至字驅動哭71。 1號ZMWL響應列位址信號RA〇〜RAi變成「H」位準^叩，） -^「^」位準（VbbA)、。信號ZSD響應列位址信號^卜^土變之$、iV位/(以幻或「L」位準（VbbA)。信號SD係信號ZSD 之互補化唬，其變成「H」位準（Vpp,)或「L」位準（vbb 。信號ZMWL、ZSD形成00(「L」位準，rL」位準）、u (「H」位準，「H」位準）、1〇(「η」位準，「L」位準）、〇1(「L」位準，rH」位準）四組組合。信號z]〇l、2讥僅在預先指定於對應字線WL之列位址信號RA〇〜RAi輸入成為00。如圖'.26所示，字驅動器71包含P通道M〇s電晶體肿1及^^通道MOS電晶體qN1、QN2 通道M0S電晶體QP1之源極接收信號S D，其閘極接收/[g號ζ μ W L，其及極連接於對靡之字線 WL。Ν通道M0S電晶體qN2串聯連接於Ν通道應電^曰體㈣， 487909 五、發明說明（8) 其閘極接收信號ZSD。且，vpp，施加於P通道M0S電晶體QP1 之主體（bulk)，VbbA施加於N通道M0S電晶體QN1、QN2之主體0 於信號ZMWL、ZSD為1 1情形下，成去激活狀態（1 )，p通道 M0S電晶體QP1斷開，同時，N通道M0S電晶體QN1、QN2導通，字線WL 變成VbbA。此時，Vpp，+ |VbbA | 、Vcc + |VbbA | 分別施加於N通道MOS電晶體QN1、QN2之閘極絕緣膜，電壓不施加於P通道M0S電晶體QP1之閘極絕緣膜。且由於此時p 通道M0S電晶體QP1斷開，故p通道M0S電晶體QP1之閘壓

Vpp’與主體電壓Vpp’之差電壓（〇 V)施加於閘極絕緣膜。於信號ZMWL、ZSD為10情形下，成去激活狀態（2)，M0S 〇電晶體QP1、QN2斷開，同時，N通道M0S電晶體QN1導通，字線WL變成VbbA。此時，Vpp，+ | VbbA |施加於N通道M0S 電晶體QN1之閘極絕緣膜，電壓不施加於m〇s電晶體qpi、 QN2之閘極絕緣膜。於信號ZMWL、ZSD為01情形下，成去激活狀態（3)，n通道 M0S電晶體QN2導通，同時，M0S電晶體QPl、QN1斷開，字線WL 變成VbbA。此時，Vpp，+ | VbbA | 、Vcc + | VbbA | 分別施加於MOS電晶體QPl、QN2之閘極絕緣膜，電壓不施加於N通道Μ 0 S電晶體Q N1之閘極絕緣膜。惟’於習知負電壓字線方式中，Vpp，+ | VbbA | =Vpp 施加於P通道M0S電晶體QP1及N通道M0S電晶體QN1之閘極絕緣膜，有M0S電晶體QPl、QN1之可靠性變低之問題。又，在DRAM之電源電壓Vcc之低電壓化方面，亦存在有

487909 五、發明說明（9) 其他瓶頸。亦即，如圖2 8所示，在位元線B L，/ B L之電位分別為Vcc /2、Vcc /2 — Z\V，感測放大器激活信號SAP、 SAN分別為vcc、〇V情形下，為了進行放大動作，n通道M〇S 電晶體56之定限電壓Vthn有必要較Ν通道M0S電晶體56之閘極一源極間之電壓Vcc /2低。因此，為了降低電源電壓 Vcc，N通道M0S電晶體之定限電壓亦有必要降低。

惟若N通道M0S電晶體之定限電壓Vthn降低，激活時之耗電即會增加。亦即，如圖2 9所示，於感測放大器4 2之放大動作結束時’位元線B L，/ B L之電位分別成為V c c、0 V，感測放大器激活信號SAP、SAN分別成為Vcc、0V，惟若N通道 MOS電晶體之定限值電壓Vthrl降低，N通道MOS電晶體55之次定限漏電流I L增加。 ‘如’若在N通道M0S電晶體之定限值電壓vthn為0.6V情幵乂下’主體晶片之激活D C電流為1 〇〇 # A (毫安），即會V t h η 每降低0· IV，次電限漏電流il增加1 〇倍，因此，若vthn降低0.4V，激活DC電流即增加達10mA。此值（1〇mA)係激活如電流所無法容許之值。又’為了降低M0S電晶體之定限電壓vthn，固然有必要減少通道劑量，惟若減少通道劑量，M〇s電晶體之抗穿通性即會劣化。另一方面，為了使抗穿通性不致於劣化，固然有必要增加M0S電晶體之閘極長度，惟這會帶來與M〇s電晶體縮小相反之結果。因此，感測放大器42之仙3電晶體之定限電壓Vthn之降低受到限制。發明概要

487909 五、發明說明（10) 一 α ^本杳明主要目的在於提供可降低” 高可靠性之半導體記憶裝置。 -"、電&並可提灰本發明之一態樣申，行解碼器包含電晶體’其第1電極接收具有高於電型之第！電位二值之第1信號，其第2電極連接於之^電位和負入電極接收具有冑電位和負電位之^之子、線，其輪型之第2電晶體，其第！電極接受負電位弟第2導電於對應之字線，·第2導電型之第3雷，;其弟2電極連接第2产？卢，JL楚9 + j· 電日日體’其第1電極接ι)Λ· 弟虎，其弟2電極連接於第电枝接收入電極接受電源電位；以及信號產：之輸入電極，其輪於對應字線之列位址信號發出 =1，響應預先指定高電位及負電位，並使對> 字_ A f使第1及第2信號成為在第2信號為高電位情V/，子自線電成^ 定限電屢之電位亦施加於第2電晶第3電晶體之於第2信號直接發至第2電晶 a之輪入電極，故相較於第2電晶體之閘極絕緣膜“麼輸二電極之習：者，施加絕緣膜之可靠性增高。交〗、，弟2電晶體之閘極較佳者係列解碼器進一步其輸入電極接收具有電源 3 f %連接於第2電晶體，第2導電型之第4電曰、及負電位二值之第3信號之應字線之列位址信;:：進：=電路發送預先指定於對此情形下，可藉第4電晶早^苐佗號成為負電位。於之非選擇線於負電位。2 ”、吏對應第2信號成為負電位尤佳者係半導體記情、梦 <v" >成於半導體基板上，負電位 \\3l2\2d-code\90- 〇3\89l26866.ptd 第14頁五、發明說明（11) 亦施加於半導體基板或其、字線用負電位與半導體基導電型井。由於在此情形下配置之簡單化。土反或井用負電位相同，故可達到尤佳者係進一步設置自夕部端子。於此情形下，可、# °卩施加負電位於列解碼器之外尤佳者達到負電壓之穩定化。九住嘗係汉置禝數個記愔憶陣列而設，用來施加負；，進-步設置對應各記列解碼器之負電位產生雷，與對應記憶體陣列對應之節點相互絕緣。於此情妒钹數負電位產生電路之輪出涉。 7下，可減小記憶體陣列間之干又，於本發明另一態樣中，之第1信號，其第1電極接收 f馬& W ·第1導電型負電位二值之第丨信號，1第;^阿於電源電位之高電位和導電型之第2電晶體，其第严2連=對應字線；第2 值之第2_號.& 接收具有高電位和負電位二 2二^，^型之第3電晶體，其第1電極接收第 ‘號〃第2電極連接於第j電晶體之輸入電極，電極接受接地電位；以及传费吝八輸入疋於對應子線之列位址信號，分別使第】及第2信穿=1曰電位及負電位，並使對庳窣蟪Λ 〜成為咼笛”一•或“ ±應線成為選擇位準。由於即使在

第1電晶體之輸入電極’故相較於第2信號直；； ”極之習知者’施加於扪電晶第J 膜之電Μ變小，第！電晶體之閘極絕緣臈之可#性^高邑了第15頁 C:\2D-C0DE\90-03\89126866.ptd ✓ 發明說明（12) 盆^佳者係列解碼器進一步包含第2導電型之第4電晶體，入雷炻圣廿接收第2信號，其第2電極連接於第2電晶體之輸極經由第〃輸曰入電極接受電源電位，第2電晶體之輸入電 F成為^ @ B曰體接收第2信號。由於在此情形下，第2信電位日寺’自電源電位減去第4電晶體之定限電壓接電晶體之輸入電極，故相較於習知者直體之門至第2電晶體之輸入電極’施加於第2電晶絕緣膜之電壓變小，第2電晶體 ==此：第1及第2電晶體之可靠性增高。者係列解碼裔進一步包含第2導電型之第5雷曰夢串聯連接於第2雷曰驊甘认_夺电生之第5電日日體，負電位二枯曰曰*"，，、輪入電極接收具有電源電位及於對庫；後之L信號’信號產生電路響應發送預先指定位=之列位址信號，進-步使第3信號成為負電伍於此情形下，可藉篦5雷a鱗扣# ^ 負電位之非選擇字線於負電位^ 使對應第2信號成為尤佳者係半導體記憶裝置形成於半亦施加於，導體基板或其第i,電# ϋ ’負電位達到配置簡單化。井用負電位相同，故可尤佳者係進一步設置用來從外部器之外部端子。於此情形下，可達到；解竭尤佳者係記憶體陣列設置複數個，進一牛」二之列解碼器，複數負電位產生電2以憶體陣列對电岭之輸出節點相互絕緣記應

五、發明說明（13) 於此情形下，可減小記憶體陣列間之干涉。又於本發明之再另一態樣中，設置：列解碼器，響信T ’選擇複數字線中任—字線，使此字線成為選 t對應此字線之複數記憶單元；感測放大器，對應各位7〇線對而設，塑施Μ 而於斟；s办-Α θ應精列解碼器激活對應記憶單元而於對應位兀線斜問產4：轉，丨+ , a — ^^天耵間屋生U小電位差，使對應位元線對中電源電位’同時在使另一位元線成為第1負邻端手止5 r疋時間後，使其成為接地電位；以及第1外二=、:,：卜部將第1負電位施加於感測放大器。由 t=;大器使一位元線成為電源電位，同時在使另- :疋Li第1負電位僅歷經預定時間後使其成為接地電一- 者使一位兀之線成為電源電位同時使另 :體：Άΐ接地電位’可設定構成感測放大器之m〇s電日日體之疋限值電壓為；έ;雷獻 · ^ ° ^, iiVw Λ v ^ 1負電位之穩定化子導入弟1負電位，故可達到第較=者係半導體記憶裝置形成於半導體基板上同，ΐΐΐΐ益用負電位與半導體基板或井用負電位相同，故可達到配置簡單化。 1邳

負位元線藉列解碼器成為異於第1負電位之第2 2 ”選擇位準之-，進-步設置用來從外部將第H 字線之非選丄卜ΓΓ由於在此情形下，辉位旱為第2負電位，故可防止記憶單元之資

五、發明說明（14) 料減失復由於自第2外部端子導入當第2負電位之穩定化。苐2負電位，故可達到尤佳者係半導體記憶裝置電位亦施加於何體基板或導體基板上，第2負形下，丰綠田名+ -八第導電型井。由於在此产可達到配置簡單化。板或井用負電位相同，故尤佳者係各字線藉列解碼器之一，列解碼器自第〗外部°為，第1負電位及選擇位準情形下，字矯夕非㉟子接叉第1負電位。由於在此 m ^ h予線之非選擇位準成盔势1么兩、杜此憶單元之資料滅失。成為弟1負電位，故可防止記尤佳者係半導體記憶裝置形電位亦施加於半導體; +導體基板上，第1負形下，感測放大用 1匕導電型井。由於在此情電壓相同，故可達到配置簡單：壓與半導體基板或井用負發明j實施形熊篇早匕。 (實施形態1) 為,、、、頁不本發明實施形態i之_ 電路圖，其係與圖26對比之圖式。于*5勡為i配置之參照圖1 ’此字驅動哭1彳二於其增設N通道MOS電晶體QN S 26之字驅動器71之不同點在 P通道MOS電晶體QP1之閘=w。N通道M〇S電晶卿3連接於間，其閉極接受電源電通道刪電晶細1之閑極之晶體QP1之閘極。 Vcc。信號ZMWL輸入P通道廳電心為顯示圖1所示字驅動器k動作及施加於職電晶體 487909 五、發明說明（15) Q P1、Q N1〜Q N 3之閘極絕緣膜之電麼之圖式，其係與圖2 7對比之圖式。於信號Z M W L、Z S D為0 0情形下，成激活狀態，p通道μ〇s 電晶體QP1及Ν通道M0S電晶體QN3導通，同時Ν通道M0S電晶體QN1、QN2斷開，字線WL達到VPP’ 。此時，VPP，+ I VbbA |施加於P通道M0S電晶體QP 1之閘極絕緣膜，電壓不施加於N通道Μ 0 S電晶體Q Ν 1、Q Ν1之閘極絕緣膜，V c c +丨VbbA |施加於Ν通道M0S電晶體QN3之閘極絕緣膜。於信號ZMWL、ZSD為1 1情形下，成去激活狀態（1)，p通道 M0S電晶體QN3斷開，同時，N通道M0S電晶體QN2導通。

又，經由N通道M0S電晶體QN3，將N通道M0S電晶體QN1之閘極充電至Vcc — Vthn，N通道M0S電晶體QN1導通，字線WL變成VbbA 。此時，Vcc —Vthn + | VbbA I 、 Vcc + | VbbA | 、Vpp’ 一 Vcc分別施加於N通道MOS電晶體QM〜QN3之閘極絕緣膜，電壓不施加於P通道M0S電晶體QP1之閘極絕緣膜。且由於此時P通道M0S電晶體QP1斷開，故P通道M0S電晶體 QP1之閘壓Vpp’與主體電壓Vpp，之差電壓（〇v)施加於閘極絕緣膜。於信號ZMWL、ZSD為10情形下，成去激活狀態（2)，M0S電晶體QP1、QN2斷開。又、N通道M0S電晶體QN1之閘極經由N 通道M0S電晶體QN3充電至Vcc-Vthn，N通道M0S電晶體QN1 導通，字線WL 變成VbbA。此時，Vcc -Vthn + I VbbA | 、

Vpp —Vcc分別施加於ν通道M0S電晶體QN1、QN3之閘極絕緣膜’電壓不施加於M0S電晶體qpi、QN2之問極絕緣膜。

487909 五、發明說明（16) 於信號ZMWL、ZSD為01情形下，成非去激活狀態（3)，m〇S 電晶體QN2、QN3導通，同時，M0S電晶體QPi、qni斷開，字線WL 變成Vbb。此時，Vpp，+ | VbbA | 、Vcc+ | VbbA I 、Vcc + I VbbA I分別施加於MOS電晶體QP1、QN2、QN3之閘極絕緣膜，電壓不施加於N通道MOS電晶體QNI之閘極絕 _ 緣膜。 · 比較圖2 7與圖2，於去激活狀態（1)及去激活狀態（2 )下：，施加於N通道M0S電晶體QN1之閘極絕緣膜之電壓自Vpp， + I VbbA |下降至Vcc ~Vthn + | VbbA | 。因此，此字驅動器1之N通道M0S電晶體⑽1之可靠性較習知字驅動器71 高。唓且，由於在實際使用狀態下，去激活狀態（1)之維持時間較其他狀態之時間長很多，故在去激活狀態（丨）下N通道 M0S電晶體QN1之可靠性提高對字驅動器i本身之可靠性，提高貢獻極大。 ί實施形態2) 圖3為顯示本發明實施形態2之肫〇之字驅動器2配置之電路圖’其係與圖2 6對比之圖式。參照圖3，在匕字驅動器2與圖26之字驅動器71之不同點在於其補加P通道M0S電晶體qP2。p通道M〇s電晶體Qp2連接於 P通道M0S電晶體QP1之閘極與N通道M〇s電晶體㈣之問極之間，其閘極接地。信號ZMWL輸入N通道M0S電晶體QN1之閘、極0 圖4係顯不圖3所不字驅動器2之動作及施加於M〇s電晶體

487909

QPl、QP2、QN1、QN2之閘極絕緣膜之電壓之圖式。於信號ZMWL、ZSD為00情形下，處非激活狀態，N通道 M0S電晶體QN1、QN2斷開。又，p通道_電晶體㈣之間極經由P通道MOS電晶體QP2放電至丨vthp丨（惟，^心係1)通道MOS電晶體之定限值電壓，P通道M〇s電晶體Qpi導通，字線WL變成Vpp’ 。此時，Vpp，-丨Vthp丨、丨VbbA丨分別施加於P通道MOS電晶體QP1、QP2之閘極絕緣膜，電壓不施加於N通道Μ 0 S電晶體Q N1、Q N 2之閑極絕緣膜。

於信號ZMWL、ZSD為11情形下，成去激活狀態（1)，M〇s 電晶體QP2、QN1、QN2導通，同時p通道M〇s電晶體Qpi斷開，子線WL 變成VbbA。此時，Vpp，+ | vbbA | 、|

VbbA I 、Vpp’分別施加於MOS電晶體qN1、qN2、Qp2之閘極絕緣膜，電壓施加於P通道MOS電晶體Qpi之閘極絕緣膜。於信號ZMWL、ZSD為10情形下，成去激活狀態（2)，M〇s 電晶體QN1、QP2導通’同時MOS電晶體qN1、qP1斷開，字線WL變成VbbA。此時，Vpp，+ | VbbA hVpp，分別施加於 MOS電晶體QN1、QP2之閘極絕緣膜，電壓不施加於M〇s電晶體QPI、QN2之閘極絕緣膜。於信號ZMWL、ZSD為01情形下，成去激活狀態（3)，N通道 M0S電晶體QN1斷開，同時，N通道M〇s電晶體qN2導通。又，❶ 固然P通道M0S電晶體QP1之閘極經由p通道M〇s電晶體Qp2放電至I VthP | ，惟由於信號SD變成VbbA，故p通道M0S電晶- 體QP1斷開，字線WL變成VbbA。此時，Vpp，-丨vthp | 、

Vcc+ | VbbA I 、 | VbbA I 分別施加於mqs 電晶體QPI、QN2

\\312\2d-code\90-03\89126866.ptd

五、發明說明（18) " " -- „Q/2之閘極絕緣膜，電壓不施加於N通道MOS電晶體QN1么閘極絕緣膜。絲比較圖2 7與圖4，於激活狀態及去激活狀態（3)下，施口於P通道MOS電晶體qpi之閘極絕緣膜之電壓自Vpp，+

、VbbA |降低為Vpp’ 一 | vthp | 。因此，比字驅動器2之P t^MOS電晶體QP1之可靠性較習知字驅動器71高。 (清施形態3) 圖5為顯示本發明實施形態3之卯^之字驅動器3配置之電路圖，其係與圖26對比之圖式。參照圖5 ’此字驅動器3與圖2 6之字驅動器7 1之不同點在· 於其補加P通道M0S電晶體QP2及N通道M0S電晶體QN3。P通道M0S電晶體QP2及N通道M0S電晶體QN3串聯連接於P通道 M0S電晶體QP1之閘極與n通道m〇s電晶體QN1之閘極之間，各個閘極分別接受接地電位GND及電源電位Vcc。信號ZMWL 輸入M0S電晶體QP2、QN3間之節點。圖6為顯示圖5所示字驅動器3之動作及施加於M0S電晶體 QPI、QP2、QN1〜QN3之閘極絕緣膜之電壓之圖式，其係與圖2 7對比之圖式。於信號ZMWL、ZSD為〇〇情形下，處於激活狀態，N通道 M0S電晶體QN3導通，同時，N通道M0S電晶體QN1、QN2斷開。又，P通道M0S電晶體qpi之閘極經由p通道M0S電晶體則 QP2放電至I Vthp I ，P通道M0S電晶體QP1導通，字線WL變成Vpp’ 。此時，VpP’ ~ I Vthp | 、Vcc+ |VbbA I 、I VbbA I分別施加於MOS電晶體QPI、QN3、QP2之閘極絕、

C:\2D-C0DE\90-03\89126866.ptd 第22頁 487909 五、發明說明（19) 緣膜’電壓不施加於M0S電晶體qNi、qN2之閘極絕緣膜。於信號ZMWL、ZSD為11情形下，處於非激活狀態，m〇s電晶體QP2、QN2導通，同時，p通道M〇s電晶體qpi斷開。又’ N通道M0S電晶體QN1之閘極經由n通道M0S電晶體QN3充電至Vcc - Vthn，N通道M0S電晶體QN1導通，字線WL變成 VbbA。此時，Vcc —Vthn + | VbbA | 、Vcc + I VbbA | 、 Vpp’ 一 Vcc、Vpp’分別施加於M〇S電晶體QIU〜QN3、QP2之閘極絕緣膜，電壓不施加於MOS電晶體QPI之閘極絕緣膜。於#號Z M W L、Z S D為1 0情形下，成去激活狀態（2 )，P通道M0S電晶體QP2導通，同時，M0S電晶體QPI、QN2斷開。又，Ν通道M0S電晶體QN1之閘級經由Ν通道M0S電晶體QN3充電至Vcc — Vthn，Ν通道M0S電晶體QN1導通，字線WL變成 VbbA。此時 5 Vcc - Vthn + | VbbA | 、Vpp，—Vcc、Vpp，分別施加於MOS電晶體QN1、QN3、QP2之閘極絕緣膜，電壓不施加於M0S電晶體QPI、QN2之閘極絕緣膜。於信號ZMWL、ZSD為01情形下，成去激活狀態（3)，N通道 M0S電晶體QN2、QN3導通，同時，N通道M0S電晶體QN1斷開。又，固然P通道M0S電晶體QP1之閘極經由P通道M0S電晶體QP2放電至| Vthp | ，惟由於信號SD變成VbbA，故 P通道M0S電晶體QP1斷開，字線WL變成VbbA。此時，Vpp’ —I Vthp |、Vcc + I VbbA I、Vcc + 丨 VbbA I、I VbbA | 分別施加於MOS電晶體QPI、QN2、QN3、QP2之閘極絕緣膜，電壓不施加於N通道MOS電晶體QN1之閘極絕緣膜。 Ιέ比較圖2 7與圖6，於激活狀態及去激活狀態（3 )下’施

C:\2D-CODE\90-03\89126866.ptd 第23頁 %79〇9 五、發明說明（20) 力口於P通道MOS電晶體QP1之閘極絕緣膜之電壓自Vpp，+ 丨VbbA |降低為Vpp’ 一 | Vthp | 。又，於去激活狀態（1) 及去激活狀態（2)下，施加於N通道MOS電晶體QN1之閘極絕緣膜之電壓自Vpp，+丨VbbA |降低為VCC — Vthn + I VbbA丨。因此，此字驅動器3之P通道MOS電晶體QPi及n 通道MOS電晶體QN1之可靠性較習知字驅動器71高。且，於實施形態卜3中，負電壓VbbA可產生於DRAM内部 ’亦可自DRAM外部導入。在自DRAM外部導入情形下，如圖 7所示，可設有一用來將VbbA輸入DRAM4之外部插腳。自外部導入者較在DRAM内部產生者更能達到負電壓VbbA之穩定。 ’ 又，固然習知DRAM將負電壓Vbb供至半導體基板或其p型井，惟可使此基板電壓Vbb與上述負電壓VbbA相同，成為電壓VbbA，亦可使用自外部導入之負電壓VbbA來作為字驅動器用負電壓及基板電壓Vbb。 C/實施形態4) 圖8係顯示本發明實施形態4之同步DRAM(下稱SDRAM) 10 之晶片布局之圖式。於圖8中，此SDRAM10具備長方形半導體基板10a，分別形成於半導體基板i〇a四隅之四個^憶體矩陣Ml〜M4C記憶體組#1〜#4)，以及分別對應四個記憶體矩陣Ml〜M4而設立之負電壓產生電路11〜14。記憶體矩陣Μ1〜Μ 4各包含圖1 7所示列解碼器3 3、行解碼器34、記憶體陣列及感測放大器+輸入輸出控制電路％。記憶體矩陣Ml〜Μ4進行相互獨立之列選擇動作。負電壓產

C:\2D-C0DE\90-03\89126866.ptd 第 24 頁 487909

生電路1 1〜14分別產生負電壓VbbAbVbbA4，並將其供主記憶體矩陣Ml〜M4。負電壓VbbAl〜VbbA4相互絕緣。其次就此SDRAM1 0之動作加以說明。如圖从〜9G所示，以記憶體矩陣Ml和M2獨立進行列選擇動作。又，如圖丨〇所示’在連接於記憶體矩陣M2所選擇字線乳之記憶單元Mu 之儲存節點SN1保持「Η」位準，亦在連接於與記憶單元 MCI同行惟未被選擇之字線几之記憶單元MC2之儲存節點 SN2保持「Η」位準。

與時刻11之時鐘信號CLK之上升緣同步，對記憶體組#2 發出激活命令（ACT)。藉此，記憶體矩陣2所選擇字線上升至選擇位置之「H」，位元線BL之電位變成Vcc /2 + Λν。其次，記憶體矩陣M2之感測放大器42激活，位元線BL，/ BL之電位分別放大至「Η」位準、「[」位準。，其次，與時刻t2之時鐘信號Clk之上升緣同步，對記憶體組#1發出激活命令（ACT)。藉此，記憶體矩陣mi所選擇字線WL上升成選擇位準之「η」位準，記憶體矩陣M1之感測放大器42激活，位元線對bl，/BL間之電位差放大。

其次，與時刻t3之時鐘信號Clk之上升緣同步，對記憶體組#1發出預充電命令（pre)。藉此，記憶體矩陣M1所選擇子線WL下降至非選擇位準之「[」位準，感測放大器4 2 去激活，藉均衡器43，各位元線對bl，/BL預充電並均衡成Vcc /2 〇其次’與時刻t4之時鐘信號CLK之上升緣同步，對記憶體組#2發出預充電命令（pre)。藉此，記憶體矩陣M2所選

C:\2D-CODE\90-03\89126866.ptd 第25頁 487909

擇字線WL下降至非選擇位準之「L」位準，感測放大器42 去激活，各位元線對BL，/BL藉均衡器43預充電並均衡成 Vcc /2 〇由於此SDRAM10中記憶體矩陣M1〜M4之負電壓VbbA1〜 VbbA4之配線相互絕緣，故如圖^〜9〇之實線所示，於記憶體矩陣Ml (M2)所選擇字線WL上升或下降時，固然於記憶體矩陣Μ1 (Μ 2 )内，未選擇之字線發生雜訊，於另一記憶體矩陣M2 (Ml )之字線WL卻未發生雜訊。

相對於此，如圖Μ所示，於習知SDRAM15中，四個記憶體矩陣Ml〜M4之負電壓VbbA之配線相互連接，自一負電壓產生電路16將負電壓VbbA供至四個記憶體矩陣Ml〜M4。因此’如圖9 A〜圖9 G之實線所示，於記憶體陣列M丨（M 2 )所選擇字線WL上升或下降時，不僅同記憶體矩陣M1 (M2)内之其他字線WL，甚至於其他記憶體矩_M2(M1)之字線WL亦發生雜訊。因此’於圖1 0中，未選擇之字線WL之電位較負電位VbbA 高，記憶單元MC2之儲存節點SN2之電荷經由N通道M0S電晶體6 0漏至位元線/BL，會降低儲存節點SN2之位準。因此，本實施形態4因雜訊而導致記憶單元MC之資料滅失較習知者少。 (實施形態5) 圖12係顯示本發明實施形態5之DRAM20之外觀構造之圖式，圖1 3係顯示其要部之方塊圖。參照圖1 2及圖1 3，此DRAM20與習知DRAM之不同點在於，

C:\2D-CODE\90-03\89126866.ptd 第26頁 487909 五、發明說明（23) 設置用來輸入負電壓VbbS之外部插腳21，補加充電及N通迢M0S電晶體23、24，感測放大器激活信號感測放大器激活信號S0F、SON。〜、成響應信號S0F、SON均成為去激活位準之「l」位電電路22對感測放大器42之節點42,充電，使^ 為’ 2。N通道M0S電晶體23連接於感測放大器42之節點盘負電位VbbS之配線之間，其閘極接收信號s〇F。n通道電晶體24連接於感測放大器42之節點42，與接地電位gnd之配線之間。其閘極接收信號S0N。信號s〇F、s〇時鐘產生電路31產生。曰< 圖14A〜圖14D係顯示此DRAM20於讀取模式時之動作之時序圖。於初期狀態中，信號S0F、SON均成為去激活位準之 \L」位準。感測放大器42之節點N42,藉充電電路22充電成Vcc /2 ’感測放大器42亦非活。於時刻tl，下降為選擇位準之「Η」位準。因此，位元舰之電位自升 Vcc /2降低為Vcc /2 - 。其次，於時刻^，信號s〇F上升為激活位準之「H」位準，充電電路22去激活，同時，n 通道M0S電晶體23導通，感測放大器42之節點N42,下降為負電位VbbS。又，信號SAP上升成為「η」位準，M〇s電晶體54、55之電阻值變成較M0S電晶體53、56之電阻值低曰，曰位元線/BL之電位上升成為Vcc，同時，位元線讥之電位下降成為VbbS(時刻t3)。其次，於時刻t4，信號S0F下降成為rL」，同時，信號 SON上升成為ΓΗ」位準，N通道M0S電晶體23斷開，同&二

\\312\2d-code\9〇.〇3\89i26866.ptd 第27頁 487909 五、發明說明（24) N通道M0S電晶體24導通。因此，位元線BL之電位自vbbS上升成為0V。其次，於時刻15，字線WL下降成為非選擇位準之「L」位準，進一步於時刻t6，信號SON下降成為「L」位準，感測動作停止，位元線BL，/BL之電位均衡成vcc /2，讀取動作結束。由於在此貫施形態5中’自時刻t 2至14，N通道μ 〇 S電晶體55之閘極一源極間電壓為Vcc /2 + | VbbS | ，故較ν通道Μ 0 S電晶體5 5之閘極一源極間電壓為v c c / 2之習知者僅增加I VbbS | 。因於感測放大器42之N通道M0S電晶體之定限電壓Vthn可滿足Vcc/2+ IVbbS | >Vthn之條件，故較必須滿足Vcc / 2 >Vthn之習知者更容易降低vcc電壓。復由於自DRAM20之外部導入負電位，故較產生負電位 VbbS於DRAM内部之情形更能達到負電位VbbS之穩定化，更能達到感測放大器4 2之放大動作之穩定化。且，無庸贅言，亦可適當組合實施形態1〜4和實施形態 5。於此情形下，如圖所示，亦可設置用來將負電位

VbbS、VbbA導入DRAM2 0’内之外部插腳21、25，如圖1 6所示，亦可設置用來使負電位VbbS與VbbA同為電位Vbb，將此負電位VbB導入SRAM20’内之外部插腳26。又，固然習知DRAM施加負電壓Vbb於半導體基板或其P型井，惟亦可使此基板電位Vbb及上述負電位VbbS、VbbA二者或其中之一同為電位Vbb，如圖12、15、16所示，使用自外部導入之負電位作為字驅動器及/或感測放大器用負

\\312\2d-code\90-03\89126866.ptd 第28頁 487909 五、發明說明（25) 電位，同時使其為且，於此揭露之制。本發明範疇圖揭露，與申請專利更。元件編號之說明 1 ^ 2 > 3 > 71 4、2 0、2 0 ’、2 0 π 5 ' 2卜 25 ' 26 10 10a 1卜14 15 16 22 23、24 31 32 33 34 35 36 37 38 基板電位Vbb。實施形態之各點均為例示，不得視為限求涵蓋以上雖未說明卻於申請專利範圍範圍之意義均等，以及範圍内之所有變字驅動器 DRAM(動態隨機存取記憶體）外部插腳 SDRAM(同步DRAM) 半導體基板負電壓產生電路 (習知）SDRAM (習知）負電壓產生電路充電電路 N通道MOS電晶體時鐘產生電路列及行位址緩衝器列解碼器行解碼器記憶體陣列感測放大器輸入緩衝器輸出緩衝器〇輸入輸出控制電路

C:\2D-CODE\90-O3\89126866.ptd 第29頁 487909 五、發明說明（26) 41 行選擇閘 42、42’ 感測放大器 43 均衡器 N43、N43’ 節點 5 卜 52 > 55 > 56 57 H 59 > 60 Ν通道MOS電晶體 53、54 Ρ通道MOS電晶體 61 電容器 70 列解碼器單位電路 QN1 、 QN32 、 QN3 Ν通道MOS電晶體 QP1-QP3 Ρ通道MOS電晶體 Μ卜M4 記憶體矩陣 WL 字線 BL，/BL 位元線 Φ

C:\2D-CODE\90-03\89126866.ptd 第30頁 487909 圖式簡單說明圖1係_示本發明實施形態1之DR AM之字驅動器配置之雷路圖。圖2係_示圖1所示字驅動器之動作及施加於各電晶體之閑極絕緣骐之電壓之圖式。圖3係_示本發明實施形態2之DRAM之字驅動器配置之雷路圖。圖4係顯示圖3所示字驅動器之動作及施加於各電晶體之問極絕緣骐之電壓之圖式。圖5係顯示本發明實施形態3之DRAM之字驅動器配置之雷路圖。电圖6係顯示圖5所示字驅動器之動作及施加於各電晶體之閘極絕緣膜之電壓之圖式。圖7係顯示實施形態3之變更例之圖式。式圖8係顯示本發明實施形態4之SDRAM之晶片布局之圖圖圖圖9A〜圖9G係用來說明圖8所示之SDRAM之效果之時序〇圖10係用來說明圖8所示SDRAM之效果之電路圖。圖11係用來說明圖8所示SDRAM之效果之圖示。圖1 2係顯示本發明實施形態5之外觀構造之圖式。圖1 3係顯示圖1 2所示DRAM之要部之電路方塊圖。圖14A〜圖14D係顯示圖12及圖13所示DRAM之動作之時序〇圖1 5係顯示實施形態5之變更例之圖式。

487909 圖式簡單說明圖1 6係顯示實施形態5之另一變更例之圖式。圖1 7係顯示習知D R A Μ之主體配置之方塊圖。圖1 8係顯示圖丨7所示記憶體陣列及感測放大器+輸入輸出控制電路之配置之電路方塊圖。圖1 9係更詳細顯示圖1 8所示記憶體及感測放大器+輸入 . 輸出控制電路之一行配置之電路圖。 ‘ 圖20Α〜20D係顯示圖17〜圖19所示DRAM之讀取動作之時序，圖。圖21係用來說明圖丨7所示DRAM之問題點之圖式。圖22A〜圖22E係用來說明圖17所示DRAM之問題點之另一圖式。峰圖2 3係用來說明負電壓字線方式之圖式。圖24A及圖24B係用來說明圖23所示負電壓字線方式之圖式。圖25係顯示採用圖23所示負電壓字線方式之DRAM要部之方塊圖。圖2 6係顯示圖2 5所示字驅動器之配置之電路圖。圖2 7係顯示圖2 6所示字驅動器動作及施加於各電晶體之閘極絕緣膜之電壓之圖式。圖2 8係用來說明習知感測放大器之問題點之電路圖。〇圖2 9係用來說明習知感測放大器之問題點之另一電路圖0

C:\2D-CODE\90-03\89126866.ptd 第 32 頁

Claims

487909 六、申請專利範圍 1 · 一種半導體記憶裝置，特徵在於具備：記憶體陣列（3 5 )，其包含排列成複數列複數行之複數記憶單元（M C )、分別對應於複數列裝置之複數字線（w L )以及分別對應於複數行設置之複數位元線對（BL，/BL); 列解碼器（1、70)，其對應各字線（WL)設置，響應預先指定於對應字線（WL)之行位址信號發出，使對應字線（WL) 成為選擇位準，激活對應之複數記憶單元（Mc); 行解碼器（34 )，響應行位址信號，選擇前述複數位元線對（BL，/BL)中任一位元線對（BL，/BL);以及

讀取/寫入電路（3 6〜3 8 )，經由前述行解碼器（3 4 )所選擇之位元線對（BL，/BL)，進行為前述列解碼器（；[、7〇)激活之記憶單元（MC)之資料讀取/寫入；前述列解碼器（1、7 0 )包含： “第1導電型之第1電晶體（qp1 )，其第工電極接收高於電源電位（Vcc)之高電位（Vpp，）和負電位（VbbA)二值之第丨信號 (SD)，其第2電極連接於對應字線（WL)，其輸入電極接收具有前述高電位Vpp，及前述負電位（VbbA):值之第2信號 =2導電型之第2電晶體（QN1)，其第j電極接受前述負電立々bbA)，其第2電極連接於對應字線; 作型之第3電晶體（QN3)，其第1電極接收前述第2 "^ ^ ，其第2電極連接於前述第2電晶體（QN1)之輸 Z ^ i八輸入電極接受前述電源電位（Vcc);以及生電路（7 0 ) ’響應發出預先指定於對應字線（WL )

487909

前=^ L唬，分別使前述第1及第2信號（SD、ZMWL)成Λ 立(Vpp，）及前述負電位_，並使對應字ϊ UL j成為選擇位準。 & 列解碼專利範圍第1項之半導體記憶裝置，其中前述聯遠桩HU、7〇)進一步包含第2導電型之第4電晶體，串電ί =述第2!晶體(QN1)，其輸入電極接收具有前述、十、:二 (CC)及前述負電位（vbbA)之第3信號（ZSD)，前 J產生電路響應發出預先指定於對應字線（WL)之列位諕，進一步使前述第3信號（ZSD)成為前述負電位 (VbbA) 〇 ^如申請專利範圍第工項之半導體記憶裝置，其中前述 f導體記憶裝置形成於半導體基板上，前述負電位VbbA亦施加於前述半導體基板或其第1導電型井。 4·如申請專利範圍第丨項之半導體記憶裝置，其進一步具備用來從外部將前述負電位（VbbA)施加於前述列解碼器 (1、7 〇)之外部端子（5 )。 ^ 5·如申請專利範圍第1項之半導體記憶裝置，其中前述 η己隐陣列设置複數個，且其進一步具備對應各記憶體陣列 (3 5 )而設’用來施加前述負電位於與對應記憶體陣列對應

之列解碼器（1、70)。 6 · —種半導體記憶裝置，特徵在於具備記憶體陣列（3 5 )，包含排列成複數列複數行之複數記憶單元（MC)、分別對應複數列而設之複數字線（WL)以及分別對應複數行而設之複數位元線對（Bl，/BL);

C:\2D-CODE\90-03\89126866.ptd 第34頁六、申請專利範圍 $解碼器（2、3、70)，其對應各字線（WL)而設，響應預先心疋於對應字線（WL)之列位址信號發出，使對應字線 (WL)成為選擇位準，並激活對應之複數記憶單元 =解碼器（34)，響應行位址信號，選擇前述複數位元線對=L，/bl)中任一位元線對（BL，/BL);以及碩取/寫入電路（36〜38)，經由前述行解碼器（34)所選擇位元線對（BL，/BL)，進行為前述列解碼器（2、3、7〇) 激活之記憶單元（MC)之資料讀取/寫入；前述列解碼器（2、3、7 0)包含：電二導？型之第1電晶體’其第1電極接收具有高於電源 (SD)l^C ϋΓΓ立VPP’和負電位（VbbA)二值之第1信號 C bl))其第2電極連接於對應字線， (Vb=)導電直型^第2電晶體，其第1電極接受前述負電位收且有义：匕電極連接於對應字線(WL) ’其輸入電極接信號⑽:L)位⑽’)和前述負電位(vbbA)二值之第2 其輸…接受連接接:電位址j:,念：路之0)，響應預先指定於對應字線(WL)之列準。 Μ負電位（VbbA)，並使對應字、線成為選擇位 7.如申請專利範圍第6項之半導體記憶裝置，其進一步

六、申請專利範圍匕3第2導電型之第4電晶體（QN ，i 2信號（ZMWL)，其第2雷；)¾& 八第1電極接收别述第入電極，其輸入電』Γ;;;Π述第2電晶體⑽之輸曰舯Γ0Μ1、々认又别述電源電位（Vcc)，前述第2電信號。剧入電極經由前述第4電晶體（QN3)接收前述列8解範圍第7項之半導體記憶裝置，其中前^ (〇N2/、广、、7〇)進一步包含第2導電型之第5電晶體杯垃/目^串聯連接於前述第2電晶體（QN1)，且其輸入電 til ”述電源電位（Vec)及前述負電位二值之第3信，則述信號產生電路（7〇)響應預先指定於對應字、、义之列位址化號發出，進一步使前述第3信號（ZSD )成為别述負電位。 “ 9 ·如申叫專利範圍第6項之半導體記憶裝置，其中前述半導體記憶裝置形成於半導體基板上，前述負電位（vbbA) 亦施加於前述半導體基板或其第1導電型井。 I 0 ·如申請專利範圍第6項之半導體記憶裝置，其進一步具備用來彳之外部將前述負電位（VbbA)施加於前述列解碼器 (2、3、70)之外部端子（5)。 II ·如申請專利範圍第6項之半導體記憶裝置，其中前述記憶體陣列設置複數個，且其進一步具備對應各記憶體陣〇列（3 5)设置’用來將前述負電位（vbba )施加於與對應記憶體陣列（35)對應之列解碼器（2、3、70)之負電位產生電路 · (11〜1 4) ’複數個前述負電位產生電路（n〜j 4)之輸出節點相互絕緣。

C:\2D-C0DE\90-03\89126866.ptd 第36頁 487909

1 3.、如申請專利範圍第丨2項之半導體記憶裝置，其中刻記憶裝置形成於半導體基板上，前述第1負電伯 (vbbs)亦施加於前述半導體基板或其第i導電型井。 1 2 · —種半導體記憶裝置，特徵在於具備：記憶體陣列，包含排列成複數列複數行之複數記憒單元 (MC)、分別對應複數列設置之複數字線（WL)以 = = 複數行設置之複數位元線； & M L 列解碼器（33)，響應列位址信號，選擇前叫中任一字線(WL)，使此字線(WL)成為選擇位：子：激活對應此字線（WL)之複數記憶單元（mc ); 感測放大器（22〜24、42)，對應各位元線對（BL，/BL)而設，響應前述記憶單元（MC)藉前述列解碼器對^元線對⑽，廣）間產线小電位差，使對應線位、兀線對（BL，/BL)之一位元線成為電源電位（Vcc)，同時在使另一位元線成為第i負電位（Vbbs)僅歷經其成為接地電位（GND); =解碼器（34)，響應行位址信號，選擇前述複數位元線對CBL，/BL)中任一位元線對（此，/BL); 輸出電路（38)，將對應前述行解碼器（3 對m"BL)間之電位差之邏輯資料輸出外部；以及兀線第1外部端子（2 1 )，用來從外部將前述第1負電位（Vbbs ) 施加於前述感測放大器（2 2〜2 4、4 2 )。

字ϋ)申^專十利乾圍第12項之半導體記憶裝置，其中各子線（WL)精丽述列解碼器（33)成為異於前述第1負電位

487909 六、申請專利範圍 (VbbS)之第2負電位（VbbA)及前述選擇位準之一，且其進一步具備用來從外部施加前述第2負電位（VbbA )於前述列解碼器（3 3 )之第2外部端子（2 5 )。 1 5.如申請專利範圍第1 4項之半導體記憶裝置，其中前述半導體記憶裝置形成於半導體基板上’前述第2負電位 (VbbA)亦施加於前述半導體基板或其第1導電型井。 ❹

\\312\2d-code\90-03\89126866.ptd 第38頁