KR100726298B1 - 정확히 번인 테스트를 실행할 수 있는 반도체 기억 장치 - Google Patents

정확히 번인 테스트를 실행할 수 있는 반도체 기억 장치 Download PDF

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Abstract

저전원 전압하에서도, 번인 테스트를 확실히 감지 동작 특성을 손상하지 않고서 실행할 수 있는 DRAM 셀 베이스의 반도체 기억 장치를 실현한다.
메모리 셀 어레이(1) 내의 절연 게이트형 전계 효과 트랜지스터에는, 주변 회로(3, 4, 5)의 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막(Tox2)보다 막 두께가 두꺼운 게이트 절연막(Tox1)의 트랜지스터를 이용한다.
절연 게이트형 전계 효과 트랜지스터, 감지 증폭기 회로, 게이트 절연막, 메모리 어레이

Description

정확히 번인 테스트를 실행할 수 있는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE ALLOWING ACCURATE BURN-IN TEST}
도 1은 본 발명에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면.
도 2는 도 1에 도시하는 메모리 셀 어레이의 구성을 개략적으로 도시하는 도면.
도 3은 도 2에 도시하는 메모리 셀 어레이의 구성을 보다 구체적으로 도시하는 도면.
도 4는 도 3에 도시하는 감지 증폭기대의 회로의 구성을 도시하는 도면.
도 5는 본 발명의 실시예 2에 따른 감지 증폭기대의 회로의 배치 구성을 개략적으로 도시하는 도면.
도 6은 서브 워드선 드라이버대에 배치된 워드선 드라이버의 구성의 일례를 도시하는 도면.
도 7은 본 발명의 실시예 2의 변경예 1의 구성을 개략적으로 도시하는 도면.
도 8은 본 발명의 실시예 2의 감지 증폭기에 관련하는 부분의 구성을 개략적으로 도시하는 도면.
도 9는 도 7에 도시하는 감지 증폭기 활성화 신호를 발생시키는 부분의 구성 의 일례를 개략적으로 도시하는 도면.
도 10은 종래의 감지 동작의 신호 파형을 도시하는 도면.
도 11은 본 발명의 실시예 3에 따른 감지 증폭기대의 구성을 도시하는 도면.
도 12는 도 11에 도시하는 회로의 동작을 도시하는 신호 파형도.
도 13은 도 11에 도시하는 감지 증폭기 제어 신호 활성화 신호를 발생시키는 부분의 구성의 일례를 개략적으로 도시하는 도면.
도 14는 도 11에 도시하는 감지 증폭기 활성화 신호 발생부의 동작을 도시하는 신호 파형도.
도 15는 본 발명의 실시예 3의 변경예 1의 주요부의 구성을 개략적으로 도시하는 도면.
도 16은 본 발명의 실시예 3의 변경예 2에 따른 감지 동작을 도시하는 신호 파형도.
도 17은 본 발명의 실시예 3의 감지 동작을 실시하는 로컬 제어 회로의 구성의 일례를 도시하는 도면.
도 18은 도 17에 도시하는 로컬 제어 회로의 동작을 도시하는 신호 파형도.
도 19는 도 17에 도시하는 로컬 제어 회로의 변경예의 주요부를 개략적으로 도시하는 도면.
도 20은 도 19에 도시하는 비트선 분리 지시 신호 인가시의 비트선 및 공통 비트선의 접속 형태를 개략적으로 도시하는 도면.
도 21은 본 발명의 실시예 3의 변경예 3의 구성을 도시하는 도면.
도 22는 도 21에 도시하는 감지 증폭기대의 회로의 감지 동작시의 신호 파형을 도시하는 도면.
도 23은 도 21에 도시하는 감지 활성화 신호 발생부의 구성의 일례를 도시하는 도면.
도 24는 도 23에 도시하는 감지 활성화 신호 발생부의 동작을 도시하는 신호 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이
2: 로우 디코더
3: 컬럼 디코더
4: 기입/판독 회로
5: 제어 회로
6: 내부 전압 발생 회로
14: 기입/판독 제어대
30, 40: 로컬 감지 제어 회로
32, 34, 42, 61l, 61r, 66l, 66r, 74, 122: 레벨 변환 회로
41, 64l, 64r, 73, 120: 원숏 펄스 발생 회로
43, 63l, 63r, 72, 76, 126: 지연 회로
50: 부전압 발생 회로
Rd0: 로우 디코더 회로
swdb00: 서브 워드선 드라이버대
MBa0, MBb0: 메모리 블록
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 복수의 서로 다른 게이트 절연막 막 두께를 갖는 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 반도체 기억 장치에 관한 것이다. 보다 특정적으로는, 본 발명은, DRAM(Dynamic Random Access Memory) 셀 베이스의 반도체 기억 장치에 관한 것이다.
DRAM 셀은, 정보를 전하의 형태로 기억하는 캐패시터와, 이 캐패시터에 대한 액세스를 실행하기 위한 트랜지스터로 구성된다. 이와 같은 1 트랜지스터/1 캐패시터형의 DRAM 셀을 이용한 반도체 기억 장치(이하, 대표적으로 DRAM이라고 칭함)는, 셀 점유 면적이 작고, 또한 미세화 기술 등의 진전에 의해, 비용 경쟁력이 강하여, 컴퓨터의 주기억에서부터 휴대 기기의 워크(working) 메모리 등 넓은 분야에서 채용되고 있다. 또한, 서버 등에 있어서는, 대량의 DRAM이 이용되고, 또한 전지를 전원으로 하는 용도에 있어서도 널리 이용되고 있기 때문에, 저소비 전력화에 대한 요구가 강하여, 외부로부터 공급되는 전원 전위도 1.8V 이하로 저하하고 있다.
종래, 외부 전원 전압의 저하에 맞추어, MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)의 게이트 절연막 두께 Tox를 포함한 설계 룰의 축소가 실행되어, MOS 트랜지스터의 사이즈가 축소되어 왔다. 단지, 종래의 구성에 있어서는, DRAM을 구성하는 모든 MOS 트랜지스터는, 동일한 게이트 절연막 두께 Tox를 갖고 있었다.
그러나, 외부 전원 전압이 1.8V 이하로 되면 , 종래의 방법을 반드시 사용할 수 없는 상황이 발생하는 경우가 생긴다. 구체적으로, 주변 회로 및 메모리 어레이 내의 감지 증폭기 등, 외부 전원 전압보다 낮은 전위로 동작하는 회로는, 보다 얇은 게이트 절연막을 갖는 MOS 트랜지스터가, 저임계값 전압 및 고전류 구동력이라고 하는 관점에서 필요로 된다. 한편, 승압 전위가 인가되는 메모리 셀 트랜지스터 등은, 게이트 절연막의 내압의 관계 때문에, 주변 회로와 동일한 게이트 절연막을 갖는 MOS 트랜지스터를 이용하는 것은 곤란하다. 반대로, 메모리 셀 트랜지스터의 내압을 보증할 수 있는 두꺼운 게이트 절연막을 갖는 MOS 트랜지스터 1 종류를 전체 구성 요소로서 이용한 경우, 임계값 전압이 높아져서, 동작 속도의 관점에서 필요한 사양값을 만족하는 것이 곤란하게 된다.
그런데, 선행 문헌 1(일본국 특허 공개공보 제2001-68634호)에 개시되어 있는 바와 같이, 각 회로에서 요구되는 동작 특성 또는 동작 전위에 응답하여 사용되는 MOS 트랜지스터의 게이트 절연막을 구분하여 사용하는 것이 제안되어 있다. 메모리 셀 트랜지스터 등 승압 전위가 인가되는 회로는, 두꺼운 게이트 절연막 두께 Tox1을 갖는 MOS 트랜지스터로 구성한다. 한편, 주변 회로 및 감지 증폭기 등 외부 전원 전위보다 낮은 전위로 동작하는 회로는, 막 두께 Tox2가 얇은 게이트 절연막을 갖는 MOS 트랜지스터로 구성한다. 이와 같은 복수 종류의 MOS 트랜지스터의 게이트 절연막을 형성하는 구성은, “듀얼·옥사이드(Dual oxide)” 프로세스에 의해 실현되고, 로직과 DRAM이 동일 칩에 집적화되는 시스템 LSI 등에서 이용되고 있다. 이 듀얼 옥사이드 프로세스에서는, 게이트 절연막이 두꺼운 MOS 트랜지스터(이하, 후막 MOS 트랜지스터라고 칭함)와 게이트 절연막이 얇은 MOS 트랜지스터(이하, 박막 MOS 트랜지스터라고 칭함)의 게이트 절연막을 동일 공정으로 형성한 후, 이어서, 후막 MOS 트랜지스터를 레지스트로 마스크하여, 박막 MOS 트랜지스터의 게이트 절연막을 얇게 한다(또는 모두 제거한다). 이 다음, 다시, 동일 공정에서, 후막 MOS 트랜지스터 및 박막 MOS 트랜지스터의 게이트 절연막을 두껍게 한다.
전술한 선행 문헌 1에 있어서는, 로직과 DRAM이 혼재되는 반도체 집적 회로 장치에 있어서, 그 종래 기술로서 DRAM 코어가 후막 트랜지스터에서 그 주변 회로 및 어레이내(in-array) 회로가 구성되는 경우가 개시되어 있다. 이 선행 문헌 1에 개시되는 종래 기술에 있어서는, 임계값 전압의 절대값의 조정은, 이온 주입에 의해 실행하고 있다. 이와 같은 종래 기술에 있어서의 이온 주입에 의해 임계값 전압 조정에 기인하는 공정 수 및 마스크 수 증대의 문제를 해소하기 위하여, 선행 문헌 1에 있어서는, 감지 증폭기 및 열 선택 게이트를 박막 트랜지스터로 구성하고, 그 밖의 비트선 프리차지/이퀄라이즈 회로, 비트선 분리 게이트 등의 비트선 주변 회로를 후막 MOS 트랜지스터로 형성하며, 또한 제어 회로 등의 주변 회로를 박막 MOS 트랜지스터로 형성하고 있다.
또한, 전술한 선행 문헌 1에 있어서는, 메모리 셀 트랜지스터 및 행 선택 회로의 워드선 드라이브 회로부에서는, 게이트 절연막이 두꺼운 후막 MOS 트랜지스터 가 이용된다. 내부 전원 전압을 생성하는 회로는, 아날로그 동작(커런트 미러 동작 및 소스 팔로워 모드 동작)을 실행하고 있어, 오프 누설 전류의 영향을 억제하여 정확한 내부 전압 발생 동작을 보증하기 위하여, 임계값 전압의 절대값이 큰 후막 MOS 트랜지스터가 이용된다.
또한, 주변 회로에 있어서의 열계(列系) 회로 및 제어 회로에 대해서는, 박막 MOS 트랜지스터가 이용된다. 컬럼 디코더 및 프리앰프/라이트 드라이버는, 열 선택 동작시에 동작하는 열계 회로로서, 행 선택에 관련하는 메모리 어레이 내에 설치되는 회로 및 로우 디코더에 포함되는 단위 디코드 회로의 수에 비교하여 적어서, 이들의 열계 회로에 대하여 박막 MOS 트랜지스터를 이용해도, 오프 누설 전류는 작아, 스탠바이 상태시의 소비 전류의 증대의 영향을 억제한다. 한편, 이들의 제어 회로 및 열계 회로에 박막 MOS 트랜지스터를 이용함으로써, 저전원 전압하에서도 고속 동작하여 고속 열 액세스 및 고속의 내부 동작을 실현한다.
감지 증폭기대에 배치되는 감지 증폭기 회로는, 박막 MOS 트랜지스터로 구성하며, 임계값 전압 조정을 위한 이온 주입 공정을 필요로 하지 않는다. 또한, 그 임계값 전압의 절대값이 작고, 구동력이 크기 때문에, 외부 전원 전압보다 낮은 전압(감지 전원 전압)에서도, 감지 증폭기 회로를 고속으로 동작시킬 수 있다. 또한, 열 선택 게이트는, 박막 MOS 트랜지스터로 구성되고, 메모리 어레이 외부와의 데이터 전송 속도를 개선한다.
비트선 분리 게이트 및 비트선 프리차지/이퀄라이즈 회로에 대해서는, 후막 MOS 트랜지스터가 이용된다. 비트선 분리 게이트는, 어레이 전원 전압(감지 전원 전압)보다 높은 고전압 레벨의 비트선 분리 지시 신호가 인가되기 때문에, 그 내압을 보증한다. 비트선 이퀄라이즈 회로는 각 비트선쌍에 대하여 설치되며, 각각 비트선 분리 게이트를 거쳐서 감지 증폭기 회로와 결합된다. 비트선 이퀄라이즈 지시 신호는, 프리차지 전압을 고속으로 비트선에 전달하기 위하여, 어레이 전원 전압보다 높은 전압 레벨로 설정된다. 따라서, 이 비트선 이퀄라이즈 회로를 후막 MOS 트랜지스터로 구성함으로써, 이 내압을 보증한다.
전술한 선행 문헌 1에 개시되는 구성에 있어서는, 듀얼 옥사이드 프로세스를 적용하여, 게이트 절연막이 서로 다른 MOS 트랜지스터를 각 회로에서 요구되는 동작 특성에 응답하여 선택적으로 배치함으로써, 각 회로마다 적절한 전기 특성을 달성하는 것이 가능해진다.
DRAM에 있어서는, 메모리 셀에 고전압 스트레스를 인가하여 신뢰성을 테스트하는 번인(burn-in)이 출하 전에 행해진다. 이 번인 테스트에는 몇개의 종류가 있다. 전술한 선행 문헌 1에 있어서는, 이 번인 테스트 실행시, 박막 MOS 트랜지스터로 구성되는 감지 증폭기 회로 및 열 선택 게이트 회로에 고전압이 인가되어 그 신뢰성이 열화하는 것을 방지하기 위하여, 비트선 이퀄라이즈 회로를 통하여 메모리 셀에 고전압을 인가한다. 이 때, 비트선 분리 게이트를 비도통 상태로 설정하고 있고, 비트선이 감지 증폭기 회로 및 열 선택 게이트 회로로부터 분리되어 있어, 번인 테스트시에 있어서의 고전압이 감지 증폭기 회로 및 열 선택 게이트 회로의 박막 MOS 트랜지스터에 인가되는 것을 방지한다.
스태틱 번인시에 있어서는, 모든 워드선을 선택 상태로 구동하고, 메모리 셀 의 데이터를 기억하는 스토리지 노드(메모리 셀 캐패시터의 한쪽 전극)의 전위가, 비트선으로부터의 고전위에 의해 충분한 고전압 레벨로 되고, 또한, 메모리 셀 트랜지스터의 게이트 절연막에 적절한 전압 스트레스가 인가되는 승압 전위가 워드선에 공급된다. 이 스태틱 번인 테스트에서는, 단시간에 메모리 셀의 신뢰성 확보에 필요한 전압 스트레스를 인가할 수 있다.
그러나, 이 선행 문헌 1에 개시된 바와 같이, 비트선 이퀄라이즈 회로를 이용하여 전압 스트레스를 인가하는 경우, 모든 메모리 셀의 스토리지 노드의 전압 레벨이 동일하게 된다. 이 번인 전압 인가 방식에서는, 메모리 셀 캐패시터의 스토리지 노드와 셀 플레이트 노드 사이의 유전체막에 충분한 전압 스트레스를 인가할 수 있다. 그러나, 워드선 방향으로 인접하는 메모리 셀 캐패시터의 스토리지 노드 사이의 층간 절연막에는, 어떠한 전압 스트레스도 인가되지 않는다. 따라서, 이 비트선과 직교하는 방향에서 인접하는 메모리 셀의 캐패시터(비트선 BL에 접속되는 메모리 셀의 캐패시터와 상보(補)의 비트선 ZBL에 접속되는 메모리 셀의 캐패시터) 사이의 층간 절연막에 전압 스트레스를 인가하기 위해서는, 우선 전체 메모리 셀에 접지 전압을 스토리지 노드에 기입한 후, 비트선 BL 또는 ZBL에 접속되는 메모리 셀에 대한 워드선을 선택 상태로 구동하여, 비트선 이퀄라이즈 회로를 통해 승압 전위를 인가하는 것이 고려된다. 이 경우, 비트선 BL 및 ZBL 양자에 승압 전위가 인가되어, 승압 전위를 인가할 필요가 없는 비트선에 대해서도 승압 전위가 인가되어 불필요하게 전력이 소비된다. 또한, 전체 워드선을 동시에 선택 상태로 구동한다고 하는 스태틱 번인 테스트의 테스트 시간 단축이라고 하는 이점이 손상 된다.
이와 같은 비트선 이퀄라이즈 회로를 이용하는 대신, 스태틱 번인 테스트 전용의 번인 이퀄라이즈 트랜지스터를 각 비트선에 설치하는 것이 고려된다. 비트선 BL 및 ZBL 각각에 설치되는 번인 전용의 트랜지스터는, 한쪽이 승압 전위, 다른 쪽이 전지 전위를 전달함으로써, 비트선 BL 및 ZBL의 한쪽에 승압 전위, 다른 쪽에 접지 전위를 인가할 수 있으며, 메모리 셀 캐패시터의 유전체막의 전압 인가 및 인접 메모리 셀의 스토리지 노드 사이의 층간 절연막에 대한 전압 스트레스의 인가를 실행할 수 있다. 그러나, 이와 같은 전용의 번인 이퀄라이즈 회로를 각 비트선에 설치한 경우, 비트선 주변 회로의 점유 면적이 증대하고, 또한 번인 테스트용의 승압 전위를 전달하는 배선이 필요로 되어, 배선 레이아웃 면적이 증가한다.
또한, 감지 증폭기대에 후막 MOS 트랜지스터 및 박막 MOS 트랜지스터를 혼재하여 배치한 경우, 이하에 설명하는 바와 같이 적당한 분리 영역이 필요하게 된다. 듀얼 게이트 프로세스에 있어서는, 후막 MOS 트랜지스터와 박막 트랜지스터를 형성할 때에, 일단 박막 MOS 트랜지스터의 게이트 절연막을 에칭 제거할 필요가 있으며, 이 에칭 마스크의 중첩 정밀도에 대한 마진을 확보할 필요가 있다. 또한, MOS 트랜지스터의 게이트 절연막의 막 두께의 차에 의한 단차를 완화할 필요가 있기 때문에, 후막 MOS 트랜지스터 형성 영역과 박막 MOS 트랜지스터 형성 영역 사이에 단차 완화용의 분리 영역이 필요하게 된다. 이 단차 완화용의 분리 영역을 배치함으로써, 패터닝시에 노광 광의 헐레이션(halation) 등의 영향을 받지 않고서 정확히 레지스터 패턴을 형성하고, 또한 에칭시 이 단차 영역에서의 조사 이온 반사에 의 한 오버 에칭을 방지한다. 따라서, 이와 같은 마스크 정합 및 프로세스 마진을 고려한 분리 영역 때문에, 감지 증폭기대 내에 배치되는 회로의 레이아웃 면적이 증대하며, 따라서 어레이 면적이 증대한다고 하는 문제가 발생할 가능성이 있다.
본 발명의 목적은, 감지 증폭기대의 레이아웃 면적 증대를 억제하면서 스태틱 번인 테스트에 대응할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은, 감지 증폭기 회로의 동작 특성을 저하시키지 않고서 감지 증폭기대의 레이아웃 면적 증대를 억제할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 제1 관점에 따른 반도체 기억 장치는, 행렬 형상으로 배열되고, 각각이 정보를 기억하기 위한 캐패시터를 갖는 복수의 메모리 셀을 포함하는 메모리 어레이와, 이 메모리 어레이의 메모리 셀 열에 대응하여 배치되고, 또한 제1 게이트 절연막 두께를 갖는 제1 절연 게이트형 전계 효과 트랜지스터를 포함하고, 메모리 어레이의 선택 메모리 셀의 기억 데이터를 증폭하여 래치하는 복수의 감지 증폭기 회로와, 제1 게이트 절연막 막 두께보다 얇은 제2 게이트 절연막 두께를 갖는 제2 절연 게이트형 전계 효과 트랜지스터를 포함하고, 메모리 어레이의 외부에 배치되고, 적어도 메모리 어레이의 메모리 셀의 선택에 관련하는 동작을 실행하는 주변 회로를 포함한다.
본 발명의 제2 관점에 따른 반도체 기억 장치는, 각각이, 행렬 형상으로 배열되는 복수의 메모리 셀을 갖고 또한 행 및 열 방향으로 정렬하여 배치되는 복수 의 메모리 블록을 포함한다. 이들 복수의 메모리 블록은, 행 방향으로 정렬하는 메모리 블록이 행 블록을 구성한다.
본 발명의 제2 관점에 따른 반도체 기억 장치는, 각 메모리 블록에 있어서 메모리 셀 열에 대응하여 배치되고, 각각에 대응의 열의 메모리 셀이 접속하는 복수의 비트선쌍과, 각 행 블록에 대응하여, 인접 행 블록에 의해 공유되도록 배치되는 복수의 감지 증폭기대를 더 포함한다. 이 감지 증폭기대에는, 대응의 행 블록의 메모리 셀 열에 대응하여 배치되고, 활성화시, 대응의 행 블록의 선택 메모리 셀의 데이터를 검지하고 또한 증폭하는 복수의 감지 증폭기 회로와, 대응의 메모리 블록의 비트선에 대응하여 배치되고, 각각이 소정의 동작을 실행하는 복수의 비트선 주변 회로가 적어도 배치된다. 이 감지 증폭기대에 배치된 감지 증폭기 회로 및 비트선 주변 회로를 포함하는 감지 증폭기대내(sense-amplifier intra-band) 회로는, 동일 게이트 절연막 두께의 제1 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함한다.
본 발명의 제2 관점에 관한 반도체 기억 장치는, 또한, 메모리 어레이에 대응하여 배치되고, 메모리 어레이 내의 메모리 셀의 선택에 관련하는 동작을 실행하는 어레이 주변 회로를 더 포함한다. 이 어레이 주변 회로는, 제1 절연 게이트형 전계 효과 트랜지스터보다 게이트 절연막 두께가 얇은 제2 절연 게이트형 전계 효과 트랜지스터로 구성된다.
감지 증폭기 회로를, 주변 회로의 MOS 트랜지스터보다 두꺼운 게이트 절연막의 MOS 트랜지스터로 구성함으로써, 감지 증폭기대에 배치되는 MOS 트랜지스터의 게이트 절연막을 동일하게 할 수 있으며, 후막 MOS 트랜지스터와 박막 MOS 트랜지스터 형성을 위한 분리 영역이 불필요하게 되어, 감지 증폭기대의 점유 면적을 저감할 수 있다. 또한, 감지 증폭기 회로를 후막 MOS 트랜지스터로 구성함으로써, 감지 증폭기 회로를 통해 스태틱 번인시의 승압 전위를 메모리 셀에 공급할 수 있어, 스태틱 번인 전용의 회로를 별도로 설치할 필요가 없어, 감지 증폭기대의 레이아웃 면적 증대를 더욱 억제할 수 있다.
또한, 감지 증폭기 회로를 이용하여 승압 전위를 스태틱 번인시에 전달함으로써, 상보 비트선의 전위는, 상보 전압 레벨로 되고, 메모리 셀 캐패시터의 스토리지 노드와 셀 플레이트 사이의 전압 스트레스의 가속 및 인접 메모리 셀의 스토리지 노드 사이의 층간 절연막의 스트레스 가속을 행할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해 질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 DRAM의 전체 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 본 발명의 실시예 1에 따른 DRAM은, 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(1)와, 메모리 셀 어레이(1)의 메모리 셀 행을 선택하는 로우 디코더(2)와, 메모리 셀 어레이(1)의 메모리 셀 열을 선택하는 열 선택 신호를 생성하는 컬럼 디코더(3)와, 컬럼 디코더(3)에 의해 선택된 열 상의 메모리 셀에 대하여 데이터의 기입/판독을 행하는 기입/판독 회로 (4)와, 메모리 셀 선택 동작 및 데이터의 기입/판독 동작을 제어하는 제어 회로(5)와, 외부 전원 전압 VEX를 받아, 내부 전압 Vdds, Vddp, Vbb, Vpp 및 Vbl 등을 생성하는 내부 전압 발생 회로(6)를 포함한다. 전압 Vdds는 어레이(감지) 전원 전압이고, 메모리 셀에 저장되는 데이터의 H(논리 하이) 레벨의 전위를 결정한다. 전압 Vddp는 주변 전원 전압이고, 제어 회로(5) 등의 동작 전원 전압으로서 이용된다. 전압 Vpp는 전원 전압 Vdds보다 높은 승압 전위이고, 메모리 셀 어레이(1)의 워드선상에 전달된다. 전압 Vbb는 부(負)전압이고, 메모리 셀 어레이(1)의 기판 바이어스 전압 등에 이용된다. 전압 Vbl은 어레이 전원 전압의 1/2인 중간 전압이고, 비트선의 프리차지 전압 또는 메모리 셀 캐패시터의 전극에 인가되는 셀 플레이트 전압 등에 이용된다.
메모리 셀 어레이(1)에 있어서는, DRAM 셀이 배치되고, 그의 액세스 트랜지스터는, 게이트 절연막 두께 Tox1을 갖는다. 메모리 셀 어레이(1) 내에 배치되는 비트선 이퀄라이즈 회로, 비트선 분리 게이트 등의 비트선 주변 회로와 감지 증폭기 회로는, 모두 게이트 절연막 두께 Tox1의 MOS 트랜지스터로 구성된다. 즉, 메모리 셀 어레이(1) 내에 있어서는, 후막 MOS 트랜지스터가 배치되고, 박막 MOS 트랜지스터는 배치되지 않는다.
로우 디코더(2)는, 메모리 셀 어레이(1)의 선택 워드선에 고전압 Vpp를 전달하기 위해, 마찬가지로, 게이트 절연막 두께 Tox1를 갖는 후막 MOS 트랜지스터가, 워드선 드라이브 회로부에 배치된다.
메모리 셀 어레이(1) 외부에 배치되는 컬럼 디코더(3), 기입/판독 회로(4) 및 제어 회로(5)는, 고속 동작을 실행하기 위하여, 게이트 절연막 두께 Tox2의 박막 MOS 트랜지스터로 구성된다. 여기서, Tox1>Tox2이다.
내부 전압 발생 회로(6)는 바람직하게는 후막 MOS 트랜지스터로 구성되고, 정확히 아날로그 동작을 실행하여 필요한 전압 레벨의 내부 전압을 생성한다.
메모리 셀 어레이(1) 내에 있어서, 후막 MOS 트랜지스터를 비트선 주변 회로 및 감지 증폭기 회로로서 배치함으로써, 박막 MOS 트랜지스터 및 후막 MOS 트랜지스터를 배치하기 위한 분리 영역이 불필요하게 되어, 어레이 점유 면적을 저감할 수 있다. 또한, 메모리 셀 어레이(1) 내에 있어서, 박막 MOS 트랜지스터가 존재하지 않기 때문에, 스태틱 번인 테스트시에, 이들의 어레이 내의 회로를 이용하여, 승압 전위를 공급할 수 있으며, 스태틱 번인 전용의 테스트 회로를 각 비트선에 배치할 필요가 없어, 마찬가지로 회로 레이아웃 면적이 저감된다.
이 도 1에 도시하는 DRAM은, DRAM 셀을 베이스로 하는 반도체 기억 장치이면무방하고, DRAM 단체(single)로서 이용되어도 무방하며, 또한 로직 등의 다른 처리 장치와 동일 반도체 기판상에 집적화되어 시스템 LSI를 구성하여도 무방하다. 또한, 이 도 1에 도시하는 DRAM은, 로직과 동일 반도체 기판상에 집적화되는 혼재 DRAM이어도 무방하다.
도 2는 도 1에 도시한 메모리 셀 어레이(1)의 구성을 개략적으로 도시하는 도면이다. 도 2에 있어서, 메모리 셀 어레이(1)는, 행 방향으로 연장하는 감지 증폭기대 SAB 및 열 방향으로 연장하는 서브 워드선 드라이버대 SWDB에 의해 복수의 메모리 블록 MB로 분할된다. 행 방향으로 정렬하여 배치되는 메모리 블록 MB에 의 해 메모리 행 블록 RBK가 구성되고, 열 방향으로 정렬하는 메모리 블록 MB에 의해 메모리 열 블록 CBK가 구성된다.
감지 증폭기대 SAB는, 인접하는 행 블록 RBK에 의해 공유되는 감지 증폭기 회로를 포함한다. 워드선에 대해서는, 메인 워드선 및 서브 워드선의 계층 워드선 구성이 이용되고, 메모리 블록 MB 각각에 있어서, 메모리 셀 행에 대응하여 서브 워드선(도시하지 않음)이 배치된다. 이들의 서브 워드선을 구동하기 위하여, 서브 워드선 드라이버대 SWDB에, 서브 워드선에 대응하여 서브 워드선 드라이버가 배치된다. 메인 워드선이, 행 블록의 메모리 블록에 공통으로 배치되고, 로우 디코더(2)로부터의 행 선택 신호(메인 워드선 구동 신호)에 따라서 선택 상태로 구동된다. 메모리 블록 MB 각각에 있어서, 1개의 메인 워드선에 대하여 복수의 서브 워드선이 배치된다.
메모리 셀 어레이(1)의 외부 주변에, 로우 디코더(2) 및 컬럼 디코더(3)가 배치된다. 컬럼 디코더(3)에 인접하여, 기입/판독 제어대(14)가 배치된다. 이 기입/판독 제어대(14)에는, 도 1에 도시한 기입/판독 회로(4)와, 이 기입/판독 회로(4)에 포함되는 라이트 드라이버 및 프리앰프의 동작을 제어하는 제어 회로 및 외부 데이터의 입출력을 행하는 입출력 버퍼가 배치된다.
도 2에 있어서, 감지 증폭기대 SAB에는, 게이트 절연막 두께 Tox1의 후막 MOS 트랜지스터가 배치된다. 컬럼 디코더(3) 및 기입/판독 제어대(14)에는, 막 두께 Tox2의 박막 MOS 트랜지스터가 배치된다.
도 3은, 도 2에 도시한 메모리 셀 어레이(1)의 구성을 보다 구체적으로 도시 하는 도면이다. 메모리 셀 어레이(1)는, 복수의 메모리 행 블록 RBK0-RBKn으로 분할된다. 메모리 행 블록 RBK0-RBKn 각각은, 행 방향으로 정렬하여 배치되는 복수의 메모리 블록 MB를 포함한다. 즉, 메모리 행 블록 MBKi는, 행 방향으로 정렬하여 이루어지는 메모리 블록 MBi0-MBip를 포함한다. 여기서, i는 0에서 n 중 어느 하나의 정수이다.
메모리 행 블록 RBK0-RBKn 각각에 대응하여, 행 어드레스 신호를 디코드하는 로우 디코드 회로 RD0-RDn이 설치된다. 이들의 로우 디코더 회로 RD0-RDn은, 도 2에 도시하는 로우 디코더(2)에 대응하여, 선택 메모리 행 블록에 대하여 설치된 로우 디코드 회로가, 디코드 동작을 수행한다.
메모리 행 블록 RBKi(i=0-n)에 있어서는, 메모리 블록 MBi0-MBip에 공통으로, 로우 디코드 회로 RDi로부터의 행 선택 신호를 전달하는 메인 워드선 MWL이, 행 방향으로 연장하여 배치된다.
메모리 블록 MBi0-MBip 각각은, 메모리 셀의 각 행에 대응하여 배치되고, 각각에 대응의 행의 메모리 셀이 접속하는 서브 워드선 SWL을 포함한다. 메모리 블록 MBi0-MBip 각각에, 서브 워드선 드라이버대 SWDBi0-SWDBiq가 설치된다. 메모리 블록 MBij의 양측에, 서브 워드선 드라이버가 교대로 배치된다. 서브 워드선 드라이버는, 도 3에서, 메모리 블록 MB10 및 MB11에 대하여 도시하는 바와 같이, 대응의 메인 워드선 MWL 상의 신호 전위에 응답하여, 인접하는 메모리 블록 내의 서브 워드선을 모두 선택 상태로 구동한다. 서브 워드선 드라이버는, 서브 워드선 SWL에 고전압 Vpp를 전달하기 위하여, 게이트 절연막 두께 Tox2의 후막 MOS 트랜지스 터로 구성된다.
열 방향으로 인접하는 메모리 행 블록 사이에 감지 증폭기대 SAB1-SABn이 배치되고, 메모리 행 블록 RBK0 및 RBKn의 외측에, 감지 증폭기대 SAB0 및 SABn+1이 각각 배치된다. 감지 증폭기대 SAB1-SABn에 있어서, 비트선 주변 회로 및 감지 증폭기 회로 등의 후막 MOS 트랜지스터로 구성되는 감지 증폭기대내 회로가 설치된다.
도 4는, 감지 증폭기대에 배치되는 감지 증폭기 회로 및 비트선 주변 회로의 구성을 도시하는 도면이다. 도 4에 있어서는, 메모리 블록 MBL 및 MBR 각각에 포함되는 비트선 BLL, ZBLL 및 BLR, ZBLR에 관련된 부분의 구성을 대표적으로 도시한다.
도 4에 있어서, 메모리 블록 MBL에 포함되는 비트선 BLL 및 ZBLL은, 비트선 분리 게이트 BIGL을 통해 공통 비트선 CBL 및 ZCBL에 결합되고, 메모리 블록 MBR의 비트선 BLR 및 ZBLR은, 비트선 분리 게이트 BIGR을 통해 공통 비트선 CBL 및 ZCBL에 결합된다. 메모리 블록 MBL 및 MBR은, 서로 다른 행 블록에 포함되는 메모리 블록이다.
비트선 BLL 및 ZBLL에는, 메모리 블록 MBL이 일렬로 정렬하여 배치되는 메모리 셀이 접속되고, 또한 비트선 BLR 및 ZBLR에는, 메모리 블록 MBR이 일렬로 정렬하여 배치되는 메모리 셀이 접속된다. 도 4에 있어서는, 메모리 블록 MBR의 비트선 BLR에 접속되는 메모리 셀 MC를 대표적으로 도시한다. 메모리 셀 MC는, 정보를 기억하는 메모리 셀 캐패시터 Cm과, 워드선 WL(서브 워드선 SWL) 상의 신호에 따라 메모리 셀 캐패시터 Cm의 스토리지 노드 SN을 비트선 BLR에 접속하는 액세스 트랜지스터 MT를 포함한다. 이 메모리 셀 MC의 기판 영역에는, 부전압 VBB가 기판 바이어스 전압으로서 인가된다. 메모리 셀 캐패시터 Cm의 셀 플레이트 CP에는, 소정의 전압 레벨의 셀 플레이트 전압 Vcp가 인가된다. 이 셀 플레이트 전압 Vcp는, 도 1에 도시하는 중간 전압 Vbl에 대응한다. 메모리 셀 캐패시터 Cm의 셀 플레이트에 이 중간 전압이 인가되는 것을 나타내기 위해, 부호 Vbl 대신에 Vcp를 이용한다.
이 메모리셀 MC에 있어서, 액세스 트랜지스터 MT는, 워드선 WL(서브 워드선 SWL) 상에는 고전압 Vpp가 공급되기 때문에, 막 두께가 두꺼운 후막 MOS 트랜지스터로 구성된다.
비트선 분리 게이트 BIGL은 비트선 분리 지시 신호 BLIL에 따라 도통하고, 도통시, 비트선 BLL 및 ZBLL을, 공통 비트선 CBL 및 ZCBL에 각각 접속하는 N 채널 MOS 트랜지스터 NT7 및 NT8을 포함한다. 비트선 분리 게이트 BIGR은 비트선 분리 지시 신호 BLIR에 따라 도통하고, 도통시, 비트선 BLR 및 ZBLR을 공통 비트선 CBL 및 ZCBL에 각각 접속하는 N 채널 MOS 트랜지스터 NT9 및 NT10을 포함한다. 감지/리스토어 동작시에 있어서, 비트선 BLL 및 ZBLL 또는 BLR 및 ZBLR을 어레이 전원 전압 Vdds 레벨까지 구동할 필요가 있기 때문에, 선택 메모리 행 블록에 대한 비트선 분리 지시 신호 BLIL 및 BLIR을 고전압 레벨로 유지할 필요가 있으므로, MOS 트랜지스터 NT7-NT10은, 후막 MOS 트랜지스터로 구성된다.
비트선 BLL 및 ZBLL에 대하여, 비트선 이퀄라이즈 지시 신호 BLEQL의 활성화 시에 비트선 BLL 및 ZBLL에 중간 전압 Vbl을 전달하는 비트선 이퀄라이즈 회로 BPEL이 설치되고, 비트선 BLR 및 ZBLR에 대해서는, 비트선 이퀄라이즈 지시 신호 BLEQR에 응답하여 활성화되고, 활성화시에 중간 전압 Vbl을 비트선 BLR 및 ZBLR에 전달하는 비트선 이퀄라이즈 회로 BPER이 설치된다. 중간 전압 Vbl은, 도 1에 도시하는 중간 전압 Vbl에 대응한다. 여기서는, 중간 전압이 비트선 이퀄라이즈를 위해 이용되기 때문에, 부호 Vbl을 그대로 이용한다.
비트선 이퀄라이즈 회로 BPEL은, 비트선 이퀄라이즈 지시 신호 BLEQL에 응답하여 비트선 BLL 및 ZBLL에 각각 중간 전압 Vbl을 전달하는 N 채널 MOS 트랜지스터 NT1 및 NT2와, 비트선 이퀄라이즈 지시 신호 BLEQL에 응답하여 비트선 BLL 및 ZBLL을 전기적으로 단락하는 N 채널 MOS 트랜지스터 NT3을 포함한다. 비트선 이퀄라이즈 회로 BPER은, 비트선 이퀄라이즈 지시 신호 BLEQR에 응답하여 중간 전압 Vbl을 비트선 BLR 및 ZBLR에 각각 전달하는 N 채널 MOS 트랜지스터 NT4 및 NT5와, 비트선 이퀄라이즈 지시 신호 BLEQR에 응답하여 비트선 BLR 및 ZBLR을 전기적으로 단락하는 N 채널 MOS 트랜지스터 NT6을 포함한다.
비트선 이퀄라이즈 회로 BPEL 및 BPER을, 각각 비트선 BLL 및 ZBLL의 쌍 및 비트선 BLR 및 ZBLR의 쌍에 대하여 설치함으로써, 이들의 비트선 BLL, ZBLL, BLR 및 ZBLR의 프리차지/이퀄라이즈를 고속으로 행할 수 있으며, 소위 RAS 프리차지 시간 tRP를 짧게 할 수 있어, 사이클 시간을 단축할 수 있다.
비트선 이퀄라이즈 지시 신호 BLEQL 및 BLEQR은, 중간 전압(비트선 프리차지 전압 Vbl)을 고속으로 비트선 BLL, BLR, ZBLL, ZBLR에 전달하기 위하여, 어레이 전 원 전압 Vdds보다 높은 전압 레벨로 설정된다. 따라서, 이들의 비트선 이퀄라이즈 회로 BPEL 및 BPER에 포함되는 MOS 트랜지스터 NT1-NT3 및 NT4-NT6은, 후막 MOS 트랜지스터로 구성된다.
공통 비트선 CBL 및 ZCBL에 대하여, 교차 결합되는 P 채널 MOS 트랜지스터 PT1 및 PT2로 구성되는 P 감지 증폭기 PSA와, 교차 결합되는 N 채널 MOS 트랜지스터 NT11 및 NT12로 구성되는 N 감지 증폭기 NSA가 설치된다. 이들 감지 증폭기 PSA 및 NSA에 의해, 메모리 셀 데이터의 검지 증폭을 실행하는 감지 증폭기 회로가 구성된다.
P 감지 증폭기 PSA는, P 감지 드라이브 신호선 S2P 상의 전압이, 어레이 전원 전압 Vdds로 되면 활성화되고, 공통 비트선 CBL 및 ZCBL의 고전위의 공통 비트선을 어레이 전원 전압 레벨로 구동한다. N 감지 증폭기 NSA는, N 감지 드라이브 신호선 S2N 상의 신호가 접지 전압 레벨로 되면 활성화되고, 공통 비트선 CBL 및 ZCBL의 저전위의 공통 비트선을 접지 전압 레벨로 구동한다.
P 감지 증폭기 PSA의 MOS 트랜지스터 PT1 및 PT2는 후막 MOS 트랜지스터로 구성되고, 또한 N 감지 증폭기 NSA의 MOS 트랜지스터 NT11 및 NT12도 후막 MOS 트랜지스터로 구성된다. 이들의 감지 증폭기 PSA 및 NSA는 고속으로 감지 동작을 충분히 마진을 갖고 실행하는 것이 요구되기 때문에, 그 임계값 전압의 절대값은 충분히 낮은 전압 레벨로 설정되며, MOS 트랜지스터 PT1, PT2 및 NT11 및 NT12는, 저임계값 전압(L-Vth) MOS 트랜지스터로 구성된다. 여기서, L-Vth M0S 트랜지스터는, 임계값 전압의 절대값이 작은 MOS 트랜지스터를 나타낸다. 이 임계값 전압을 저감하는 방법으로서, 후막 MOS 트랜지스터의 채널 영역에의 이온 주입 조건을 최적화하여 그 임계값 전압을 작게 하는 방법이 일례로서 이용된다.
P 감지 드라이브 신호선 S2P를 구동하기 위하여, P 감지 활성화 신호 ZSOP의 활성화에 응답하여 도통하고, 하이측 감지 전원 간선(幹線) HPL 상의 전압을 P 감지 드라이브 신호선 S2P에 전달하는 P 채널 MOS 트랜지스터로 구성되는 P 감지 드라이브 트랜지스터(15)가 설치된다. N 감지 드라이브 신호선 S2N을 구동하기 위하여, N 감지 활성화 신호 S0N의 활성화에 응답하여 도통하고, 로우측 감지 전원 간선 LPL을 N 감지 드라이브 신호선 S2N에 결합하는 N 채널 MOS 트랜지스터로 구성되는 N 감지 드라이브 트랜지스터(16)가 설치된다. 하이측 감지 전원 간선 HPL에는, 통상 동작 모드시에는 어레이 전원 전압 VddsN이 공급되고, 스태틱 번인 모드시에 있어서는 이 어레이 전원 전압 VddsN보다 높은 승압 전위 VddsH가 공급된다. 로우측 감지 전원 간선 LPL에는, 통상 접지 전압 Vss가 공급된다. 로우측 감지 드라이브 트랜지스터(15 및 16)는, 서브 워드선 드라이버대 SWDB와 감지 증폭기대 SAB의 교차 영역에 대응하는 십자대 CRS에 배치된다. 이들의 감지 드라이브 트랜지스터(15 및 16)는 후막 MOS 트랜지스터로 구성된다. 단지, 그 임계값 전압의 절대값은 작게 된다.
P 감지 드라이브 신호선 S2P 및 N 감지 드라이브 신호선 S2N에는, 각각 기생 저항 Rdd 및 Rss가 존재한다. 이 감지 드라이브 트랜지스터(15 및 16)를 십자대 CRS에 배치함으로써, 소정 수의 P 감지 증폭기 PSA 및 소정 수의 N 감지 증폭기 NSA에 대하여, 감지 드라이브 트랜지스터(15 및 16)가 배치되고, P 감지 드라이브 신호선 S2P 및 N 감지 드라이브 신호선 S2N의 기생 저항 Rdd 및 Rss의 영향을 억제하여, 전압 분포를 발생시키지 않고서 안정적으로 감지 전원 전압을 P 감지 증폭기 PSA 및 N 감지 증폭기 NSA에 공급할 수 있어, 안정적으로 감지 동작을 실행할 수 있다.
공통 비트선 CBL 및 ZCBL에 대하여, 도 2에 도시하는 컬럼 디코더로부터의 열 선택 신호 CSL에 따라 공통 비트선 CBL 및 ZCBL을 로컬 데이터선 LIO 및 ZLIO에 접속하는 열 선택 게이트 CSG가 더 설치된다. 이 열 선택 게이트 CSG는, 열 선택 신호 CSL을 게이트에서 수신하는 N 채널 MOS 트랜지스터 NT13 및 NT14로 구성된다. 열 선택 동작시에 있어서, 고속으로 공통 비트선 CBL 및 ZCBL 상의 전위를, 로컬 데이터선 LIO 및 ZLIO에 전달하기 위하여, 저임계값 전압의 후막 MOS 트랜지스터에 의해 열 선택 게이트 CSG의 MOS 트랜지스터 NT13 및 NT14가 구성된다.
로컬 데이터선 LIO 및 ZLIO는, 메모리 셀 어레이(1)의 외부 영역에 배치되는 글로벌 데이터선에 블록 선택 스위치를 통해 결합된다(이 구성은 도시하지 않음). 그러나, 이 로컬 데이터선 LIO 및 ZLIO는, 메모리 셀 어레이(1) 위에서, 열 방향으로 연장하는 글로벌 데이터선에 결합되어도 무방하다.
도 4에 도시하는 바와 같이, 감지 증폭기대 SAB에 배치되는 트랜지스터를, 모두 후막 MOS 트랜지스터로 구성함으로써, 박막 MOS 트랜지스터와 후막 MOS 트랜지스터를 배치할 때의 분리 영역이 불필요하게 되어, 감지 증폭기대의 레이아웃 면적을 저감할 수 있다.
또한, 감지 증폭기 PSA 및 NSA에 후막 MOS 트랜지스터를 이용하고 있기 때문 에, 스태틱 번인 모드시에 있어서, 승압 전위 VddsH를 P 감지 드라이브 신호선 S2P에 공급하여도, 감지 증폭기 PSA 및 NSA를 구성하는 MOS 트랜지스터 PT1 및 PT2, NT11 및 NT12의 내압 특성은 보증되어, 확실히 스태틱 번인 테스트를 실행할 수 있다.
또한, 이들의 감지 증폭기대 SAB에 배치되는 회로의 N 채널 MOS 트랜지스터와 메모리 셀 MC의 액세스 트랜지스터 NT와 동일한 게이트 절연막의 트랜지스터를 이용함으로써, 임계값 전압 조정의 이온 주입 공정을 제외하고, 동일 제조 공정으로, 이들의 비트선 주변 회로 및 N 감지 증폭기를 형성할 수 있다.
또한, 스태틱 번인 테스트시에 있어서는, P 감지 증폭기 PSA 및 N 감지 증폭기 NSA에 의해 공통 비트선 CBL 및 ZCBL의 전압 레벨을 상보(相補)의 전압 레벨로 설정할 수 있어, 비트선 이퀄라이즈 회로를 이용하는 경우에 비교하여, 메모리 셀 MC의 스토리지 노드 SN의 전압 레벨을, 인접 메모리 셀 사이에서 상이하게 할 수 있어, 인접 메모리 셀의 스토리지 노드 사이의 층간 절연막의 전압 스트레스 가속을 확실하게 수행할 수 있다.
또한, 스태틱 번인 전용의 테스트 회로를 각 비트선에 배치할 필요가 없어, 비트선 주변 회로의 레이아웃 면적을 저감할 수 있다.
또한, 메모리 셀 MC의 배치는 임의적이다. 1 비트의 데이터가 1개의 메모리 셀에 의해 기억되어도 무방하고, 또한 1 비트의 데이터가 2개의 메모리 셀에 의해 기억되어도 무방하다. 이 반도체 기억 장치가, DRAM 셀 MC를 기억 소자로서 이용하는 구성이면 무방하다.
이상과 같이, 본 발명의 실시예 1에 따르면, 감지 증폭기대에 배치되는 비트선 주변 회로 및 감지 증폭기 회로를, 모두 후막 MOS 트랜지스터로 구성하고 있어, 박막 MOS 트랜지스터와 후막 MOS 트랜지스터를 분리하기 위한 영역이 불필요하게 되어, 감지 증폭기대의 점유 면적을 저감할 수 있다. 또한, 감지 증폭기 회로에 후막 MOS 트랜지스터를 이용하고 있어, 이 감지 증폭기 회로를 이용하여 스태틱 번인 테스트 모드시에 승압 전위를 비트선 및 메모리 셀에 인가할 수 있어, 감지 증폭기 회로의 트랜지스터의 내압 특성을 저하시키지 않고서 정확하게 스태틱 번인 테스트를 실행할 수 있다.
(실시예 2)
도 5는 본 발명의 실시예 2에 따른 DRAM의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 5에 도시하는 구성에 있어서는, 십자대 CRS에, 그 온 저항이 충분히 작게 된 P 감지 드라이브 트랜지스터(25)와, 또한 온 저항이 충분히 작게 된 N 감지 드라이브 트랜지스터(26)가 배치된다. 이들 감지 드라이브 트랜지스터(25 및 26)는, 채널 폭과 채널 길이의 비 W/L이 충분히 크게 되어, 등가적으로 온 저항이 작게 된다.
도 5에 도시하는 다른 구성은, 도 4에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
십자대 CRS에 있어서는, 서브 워드선 드라이버대 SWDB에 설치되는 서브 워드선 드라이버에 고전압 Vpp를 전달하는 고전압선(20)이 배치된다. 이 고전압선(20)에는, 고전압 Vpp를 안정화하기 위한 디커플(decouple) 용량(21)이 접속된다. 십 자대 CRS에 있어서 디커플 용량(21)을 배치하는 영역의 일부를 이용하여, 충분히 사이즈가 큰 감지 드라이브 트랜지스터(25 및 26)를 배치한다. 이에 의해, P 감지 드라이브 신호선 S2P 및 S2N에 있어서의 기생 저항 성분을 저감하고, 감지 전원 전압 VddsN 및 Vss의 전압 강하를 억제하여, 감지 증폭기를 안정적으로 동작시킨다.
또한, 십자대 CRS에서는, 디커플 용량(21)이 배치되어 있어, 이 디커플 용량의 배치 영역을 이용할 뿐이어서, 서브 워드선 드라이버대 SWDB 및 십자대 CRS의 레이아웃 면적의 증대는 충분히 억제된다.
도 6은, 도 5에 도시한 서브 워드선 드라이버대 SWDB에 배치되는 서브 워드선 드라이버의 구성의 일례를 도시하는 도면이다. 도 6에 있어서, 서브 워드선 드라이버는, 메인 워드선 MWL 상의 메인 워드선 구동 신호 ZMWL에 따라 선택적으로 서브 디코드 신호 SD를 서브 워드선 SWL에 전달하는 P 채널 MOS 트랜지스터 PT10과, 메인 워드선 구동 신호 ZMWL에 따라 서브 워드선 SWL을 로우측 전원 전압 Vss에 결합하는 N 채널 MOS 트랜지스터 NT20과, 상보의 서브 디코드 신호 ZSD에 따라 서브 워드선 SWL을 로우측 전원 전압 Vss에 결합하는 N 채널 MOS 트랜지스터 NT21을 포함한다. P 채널 MOS 트랜지스터 PT10의 백 게이트에는, 고전압 Vpp가 공급된다. 서브 디코드 신호 SD는, 고전압 Vpp와 로우측 전원 전압 Vss 사이에서 변화한다. 상보의 서브 디코드 신호 ZSD는, 로우측 전원 전압 Vss와 하이측 전원 전압 Vdds 사이에서 변화한다. 로우측 전원 전압 Vss는 통상 접지 전압이지만, 부전압이어도 무방하다.
도 6에 도시하는 바와 같이, 서브 워드선 드라이버에 있어서는, P 채널 MOS 트랜지스터 PT10의 백 게이트에 고전압 Vpp가 공급된다. 이 고전압 Vpp가, 도 5에 도시하는 고전압선(20)을 통해 공급되고, 또한 도 5에 도시하는 디커플 용량(21)에 의해 안정화된다.
이 서브 워드선 드라이버의 동작에 있어서, 메인 워드선 구동 신호 ZMWL이 로우측 전원 전압 Vss 레벨일 때에는, MOS 트랜지스터 NT20이 오프 상태이다. 서브 디코드 신호 SD가, 고전압 Vpp 레벨일 때에는, MOS 트랜지스터 PT10이 온 상태로 되어, 서브 워드선 SWL에 고전압 Vpp가 전달된다. 서브 디코드 신호 SD가 로우측 전원 전압 Vss 레벨일 때에는, 이 MOS 트랜지스터 PT10이 오프 상태로 된다. 이 때에는, 상보의 서브 디코드 신호 ZSD가 H 레벨이고, MOS 트랜지스터 NT21이 온 상태로 되어, 서브 워드선 SWL은 로우측 전원 전압 Vss 레벨로 유지된다.
서브 워드선 드라이버대 SWDB에 공급되는 고전압 Vpp를 안정화시키는 디커플 용량(21)을 형성하는 영역을 이용하여, P 감지 드라이브 신호선 S2P 및 N 감지 드라이브 신호선 S2N을 구동하는 감지 드라이브 트랜지스터(25 및 26)를 배치함으로써, 감지 증폭기대 및 서브 워드선 드라이버대의 면적을 증대시키지 않고서, 감지 증폭기 회로에 안정적으로 동작 전원 전압을 공급하여, 안정적으로 또한 고속으로 감지 동작을 실행할 수 있다.
또한, 서브 워드선 드라이버에 있어서는 고전압 Vpp를 구동하는 것이 요구되기 때문에, 그 구성 요소인 MOS 트랜지스터 PT10, NP20 및 NT21은, 후막 MOS 트랜지스터로 구성된다.
(변경예)
도 7은, 본 발명의 실시예 2의 변경예의 구성을 개략적으로 도시하는 도면이다. 도 7에 있어서, 감지 증폭기대 SAB가, 메모리 행 블록 RBKa 및 RBKb에 의해 공유된다. 메모리 행 블록 RBKa는 메모리 블록 MBa0-MBap를 포함하고, 메모리 행 블록 RBKb는 메모리 블록 MBb0-MBbp를 포함한다. 이들 메모리 블록 MBa0, MBb0-MBap, MBbp에 대응하여, 서브 워드선 드라이버대 SWDB0-SWDBq가 배치된다.
감지 증폭대 SAB에 있어서는, 감지 증폭기 회로군 SKG가 배치되고, 감지 증폭기 회로군 SKG에 대응하여 감지 드라이브 신호선 S2P 및 S2N이 행 방향으로 연장하여 배치된다. 서브 워드선 드라이버대 SWDB0-SWDBq에 각각에 대응하는 십자대에는 감지 드라이브 트랜지스터 PSD0, NSD0-PSDq, NSDq의 쌍이 각각 배치된다.
감지 드라이브 신호선 S2P 및 S2N은, 감지 이퀄라이즈 회로 SEQ에 의해 중간 전압 Vbl 레벨로 프리차지된다. 이 감지 이퀄라이즈 회로 SEQ에는, 비트선 이퀄라이즈 지시 신호 BLEQ와 동일한 타이밍에 활성화되는 감지 이퀄라이즈 지시 신호 φSEQ가 인가된다.
감지 드라이브 트랜지스터 PSD0-PSDq에는 감지 활성화 신호 ZS0P가 인가되고, 감지 드라이브 트랜지스터 NSD0-NSDq의 게이트에는 감지 활성화 신호 S0N이 인가된다. 감지 활성화 신호 ZS0P는 부전압 Vbb와 주변 전원 전압 Vddp 사이에서 변화하고, 감지 활성화 신호 S0N은 주변 전원 전압 Vddp보다 높은 전압 Vddh와 로우측 전원 전압(접지 전압) Vss 사이에서 변화한다. 감지 드라이브 신호선 S2P 및 S2N 각각과 평행하게, 하이측 감지 전원 간선 HPL 및 로우측 감지 전원 간선 LPL이 배치되어, 각각, 감지 전원 전압 Vdds 및 로우측 전원 전압 Vss를 전달한다.
이 도 7에 도시하는 구성에 있어서, 감지 드라이브 트랜지스터 PSD0-PSDq는, 도통시에 부전압 Vbb가 각각의 게이트에 공급되어, 각각의 컨덕턴스가, 접지 전압이 공급되는 경우보다도 커진다. 마찬가지로, 감지 드라이브 트랜지스터 NSD0-NSDq도, 도통시에 감지 활성화 신호 S0N이 주변 전원 전압 Vddp보다 높은 전압 Vddh 레벨로 설정되어, 각각의 컨덕턴스가 커진다. 따라서, 감지 드라이브 신호선 S2P는 저저항으로 하이측 감지 전원 간선 HPL에 결합되고, 감지 드라이브 신호선 S2N이 저저항으로 로우측 감지 전원 간선 LPL에 결합된다. 감지 드라이브 신호선 S2P 및 S2N의 배선 저항이 존재하는 경우에 있어서도, 감지 드라이브 트랜지스터의 온 저항 성분을 저감하여, 감지 증폭기 회로군 SKG에 포함되는 감지 증폭기에는 감지 전원 전압을 공급할 수가 있어, 안정적으로 감지 동작을 실행할 수 있다.
도 8은, 1개의 감지 증폭기 회로에 관련된 부분의 구성을 개략적으로 도시하는 도면이다. 감지 증폭기 회로는, 교차 결합되는 P 채널 MOS 트랜지스터 PT1 및 PT2와, 교차 결합되는 N 채널 MOS 트랜지스터 NT11 및 NT12를 포함한다(도 5 참조). MOS 트랜지스터 PT1 및 PT2의 공통 소스 노드 SSP는, 감지 드라이브 신호선 S2P를 통해 감지 드라이브 트랜지스터 PSD에 결합된다. 이 감지 드라이브 신호선 S2P에는 기생 저항 Rdd가 존재한다. 감지 드라이브 트랜지스터 PSD는 감지 활성화 신호 ZS0P의 활성화에 따라 하이측 감지 전원 간선 HPL을 감지 드라이브 신호선 S2P에 결합한다.
한편, N 채널 MOS 트랜지스터 NT11 및 NT12의 공통 소스 노드 SSN은, 감지 드라이브 신호선 S2N을 통해 감지 드라이브 트랜지스터 NSD에 결합된다. 이 감지 드라이브 트랜지스터 NSD는, 감지 활성화 신호 S0N에 따라 감지 드라이브 신호선 S2N을 로우측 감지 전원선 LPL에 결합한다.
MOS 트랜지스터 PT1, PT2, NT11, NT12는 후막 MOS 트랜지스터이다. 이들의 MOS 트랜지스터 PT1, PT2, NT11 및 NT12의 임계값 전압의 절대값은, 채널 영역에의 불순물 주입에 의해 작게 된다. 이 경우, 박막 MOS 트랜지스터에 비교하여, 후막 MOS 트랜지스터의 채널 영역의 소수 캐리어 불순물 농도 이온이 높아진다. 따라서, 불순물 이온 주입에 의해, 저임계값 전압(L-Vth) M0S 트랜지스터를 형성한 경우, 공핍층이 확대되기 쉬워 반전층이 생기기 쉽기 때문에, 오프 상태시의 채널 영역 표면의 전위 장벽은, 오프 상태시의 박막 MOS 트랜지스터에 비교하여 낮다. 이 때문에, 오프 상태시에 있어서의 누설 전류(NMOS 트랜지스터의 경우, 드레인으로부터 소스로 흐르는 전류 ; 오프 누설 전류)가 발생할 가능성이 있다.
도 8에 도시하는 바와 같이 감지 증폭기 회로가 동작하여, 예컨대 공통 비트선 CBL이 하이측 전원 전압 레벨로 구동된 경우, MOS 트랜지스터 PT2가 오프 상태, MOS 트랜지스터 NT11이 오프 상태로 되고, 한편, MOS 트랜지스터 PT1 및 NT12가 온 상태로 된다. 이 오프 누설 전류가 큰 경우, MOS 트랜지스터 PT2 및 MOS 트랜지스터 NT12를 통해 전류가 하이측 간선 전원선 HPL로부터 로우측 전원 간선 LPL로 흐르고, 마찬가지로 MOS 트랜지스터 PT1 및 NT11을 통해 오프 누설 전류가, 하이측 전원 간선 HPL로부터 로우측 전원 간선 LPL로 흐른다. 따라서, 후막 MOS 트랜지스터를 이용한 경우, 임계값 전압의 절대값을 불순물 주입에 의해 낮게 하는 경우, 오프 누설 전류를 저감한다고 하는 조건이 부과된다. 이 경우, 박막 MOS 트랜지스 터를 이용하는 경우에 비교하여, 임계값 전압의 절대값을 충분히 낮게 할 수 없게 되어, 감지 증폭기의 동작 마진을 충분히 크게 할 수 없게 될 가능성이 있다.
그러나, 감지 활성화 신호 ZS0P 및 S0N의 진폭을 크게 하고, 감지 드라이브 트랜지스터 PSD 및 NSD의 도통시의 컨덕턴스를 크게 하여 구동력을 크게 함으로써, 공통 소스 노드 SSP 및 SSN에 대한 기생 저항 Rdd 및 Rss를 등가적으로 저감할 수 있어, 감지 증폭기 회로를 구성하는 후막 MOS 트랜지스터의 임계값 전압 저감에 대한 요구를 완화할 수 있어, 감지 증폭기 동작 마진 및 감지 증폭기 활성화시의 오프 누설 전류 저감을 양립시킬 수 있다.
도 9는, 본 발명의 실시예 2의 변경예에 있어서의 감지 활성화 신호를 발생하는 부분의 구성의 일례를 도시하는 도면이다. 도 9에 있어서, 감지 활성화 신호 발생부는, 감지 증폭기대에 대응하여 배치되고, 행 블록 지정 신호 φBKa 및 φBKb의 한쪽의 활성화시에 감지 활성화 고속 신호(sense activation fast signal) ZS0PF 및 S0NF를 활성화하는 로컬 감지 제어 회로(30)와, 로컬 감지 제어 회로(30)로부터의 감지 활성화 고속 신호 ZSOPF를 레벨 변환하여 감지 활성화 신호 ZS0P를 생성하는 레벨 변환 회로(32)와, 로컬 감지 제어 회로(30)로부터의 감지 활성화 고속 신호 S0NF의 레벨을 변환하여 감지 활성화 신호 S0N을 생성하는 레벨 변환 회로(34)를 포함한다.
로컬 감지 제어 회로(30)는, 주변 전원 전압 Vddp 및 로우측 전원 전압(접지 전압) Vss를 동작 전원 전압으로서 동작한다. 레벨 변환 회로(32)는, 주변 전원 전압 Vddp 및 부전압 Vbb를 동작 전원 전압으로 하여, 이 감지 활성화 고속 신호 ZS0PF의 활성화시에, 부전압 Vbb 레벨의 감지 활성화 신호 ZSOP를 생성한다. 레벨 변환 회로(34)는, 하이측 전원 전압 Vddh 및 로우측 전원 전압 Vss를 동작 전원 전압으로 하여 동작하고, 감지 활성화 고속 신호 S0NF의 하이 레벨을 전압 Vddh 레벨의 신호로 변환하여 감지 활성화 신호 S0N을 활성화한다.
행 블록 지정 신호 φBKa는, 메모리 행 블록 RBKa를 지정하고, 행 블록 지정 신호 φBkb는, 도 7에 도시하는 메모리 행 블록 RBKb를 지정한다. 따라서, 감지 증폭기대 SAB를 공유하는 메모리 행 블록 RBKa 및 RBKb의 한쪽이 지정되었을 때에, 감지 활성화 신호 ZS0P 및 S0N이 활성화된다. 로컬 감지 제어 회로(30)의 구성은, 이 반도체 기억 장치의 내부 구성에 대응하여 결정되면 무방하고, 내부의 어레이 활성화 신호 ACT에 따라서 로컬 감지 제어 회로(30)가 소정의 타이밍으로 행 블록 지정 신호 φBKa 또는 φBKb의 활성화시에 감지 활성화 고속 신호 ZS0PF 및 S0NF를 활성화한다. 또한, 이를 대신하여, 로컬 감지 제어 회로(30)는, 메인 감지 활성화 신호가 인가되어, 이 메인 감지 제어 신호의 타이밍으로, 감지 활성화 고속 신호 ZS0PF 및 S0NF를 활성/비활성화하여도 무방하다.
레벨 변환 회로(32 및 34)을 이용함으로써, 용이하게, 감지 활성화 신호 ZSOP를, 활성화시에 부전압 Vbb 레벨로 설정할 수 있고, 또한 감지 활성화 신호 S0N을, 활성화시에 주변 전원 전압 Vddp보다 높은 전압 Vddh 레벨로 설정할 수 있다.
레벨 변환 회로(32 및 34)의 구성으로서는, 통상의 래치형 레벨 변환 회로를 이용할 수 있다.
이상과 같이, 본 발명의 실시예 2에 따르면, 감지 드라이브 신호선을 구동하는 감지 드라이브 트랜지스터를, 서브 워드선 드라이브대와 감지 증폭기대가 교차하는 십자대에 배치하여, 그 온 저항을 작게 하고 있으며, 감지 증폭기 회로의 후막 MOS 트랜지스터의 소스에 부수하는 기생 저항을 저감할 수 있고, 감지 증폭기 회로의 구성 요소의 후막 MOS 트랜지스터의 임계값 저감에 대한 요구를 완화할 수 있어, 감지 증폭기 동작 마진 및 감지 증폭기 활성화시의 오프 누설 전류 저감을 양립시킬 수 있다.
(실시예 3)
도 10은, 메모리 셀 데이터 판독시에 있어서의 감지 증폭기대 및 비트선의 신호 파형의 일례를 도시하는 도면이다. 도 10에 있어서는, 비트선 ZBL에, L 레벨 데이터가 판독되는 경우의 신호 파형이 일례로서 도시된다.
스탠바이 상태시에는, 비트선 BL 및 ZBL은, 중간 전압 Vbl 레벨로 프리차지되고 또한 이퀄라이즈되어 있다. 액티브 사이클이 시작되고, 행 선택 동작이 행해지면, 워드선(서브 워드선) SWL이 어드레스 신호에 따라서 선택 상태로 구동되어, 그 전압 레벨이 상승하며, 최종적으로 고전압 Vpp 레벨까지 상승한다. 서브 워드선 SWL의 전압 레벨이 상승하여, 메모리 셀의 액세스 트랜지스터가 도통하면, 비트선 ZBL에, L 레벨 데이터가 판독되어, 비트선 ZBL의 전압 레벨이 저하한다.
시각 T0에 있어서 감지 활성화 신호 S0N이 활성화되어, 감지 드라이브 신호선 S2N이 감지 드라이브 트랜지스터에 의해 접지 전압 레벨 방향으로 구동된다. 이 때, 감지 드라이브 신호선 S2N에 의해, 복수의 N 감지 증폭기가 구동되기 때문 에, 그 전압 레벨이 일단 저하한 후, 비트선 ZBL로부터의 방전 전류에 의해 감지 드라이브 신호선 S2N의 전압 레벨이 상승한다. 지금, 비트선 BL의 전압 레벨을 VBL(t), 후막 N 채널 MOS 트랜지스터의 임계값 전압을 VthN, N 감지 증폭기의 후막 N 채널 MOS 트랜지스터를 통해 감지 드라이브 신호선 S2N에 유입하는 총 전류값을 IssN(t), 감지 드라이브 트랜지스터(NSD, 16)의 온 저항을 Ron으로 한다. 단지, t는 감지 증폭기 활성화 이후의 시간을 나타낸다.
시각 T0에 있어서의 감지 활성화 신호 S0N의 활성화후, N 감지 증폭기의 후막 N 채널 MOS 트랜지스터가 활성화후 오프하지 않고 원활하게 비트선의 전하를 방전하기 위해서는, 다음 식이 전체 시간 영역에서 성립할 필요가 있다.
VBL(t)>VthN+IssN(t)·(Rss+Ron)+Vss
여기서, 이하의 재정의를 실행한다.
Vr(t)=IssN(t)·(Rss+Ron)+Vss
Vm(t)=VBL(t)-Vr(t)
상기 식의 Vr(t)는, 감지 드라이브 신호선 S2N의 전압 상승 레벨을 나타내고, Vm(t)는, 저전위의 비트선을 L 레벨로 구동하는 N 감지 증폭기 내의 N 채널 MOS 트랜지스터의 게이트-소스간 전위차 Vgs를 나타내고 있다. 따라서, 상기 식(1)은, 다음 식이, 감지 증폭기 활성화 이후 반드시 성립할 것, 즉 N 감지 증폭기의 L 레벨 방전용 MOS 트랜지스터의 게이트-소스간 전위차 Vgs가 항상 임계값 전압을 넘고 있을 것을 요구하고 있다.
Vm(t)>VthN
이 도 10에 도시하는 신호 파형은, 감지 드라이브 신호선 S2N은, 감지 증폭기 활성화후 그 전위의 부상이 가장 커져서, 상기 식(2)가 성립하지 않게 된 상태를 나타낸다. 이 경우, N 감지 증폭기에 있어서, 방전 동작이 정지하고, 이후, N 감지 드라이브 트랜지스터의 구동력에 의해 감지 드라이브 신호선 S2N의 전압 레벨이 저하함에 따라, N 감지 증폭기의 L 레벨 구동 MOS 트랜지스터가, 약한 온 상태로 되어 비트선 ZBL의 전하를 방전하고, 이 때, 비트선 BL 및 ZBL의 커플링에 의해, 비트선 BL의 전위도 저하한다. 따라서, 시각 T1에 있어서 P 감지 활성화 신호 ZS0P가 활성화할 때까지, 비트선 BL 및 ZBL의 전위차가 작고, 또한 감지 드라이브 신호선 S2N의 전위 저하가 느리면, 상보의 비트선 ZBL의 전위 저하도 느리기 때문에, P 감지 증폭기의 PM0S 트랜지스터의 게이트-소스간 전위차도 그 절대값이 작고, 비트선 BL의 전위 상승도 느리며, 어레이 전원 전압 VddsN의 전압 레벨에 도달하는 데 장시간을 필요로 하여, 열(column) 액세스가 지연되게 된다.
이 상황은, 다음과 같은 상태가 발생한 경우에 발생한다 :
(1) 임계값 전압 VthN이 충분히 낮게 설정할 수 있게 되어 있지 않다, 및
(2) Vr(t)의 최대값, 즉 감지 드라이브 신호선 S2N의 전위의 부상이 지나치게 크다.
실시예 1에 있어서는, 임계값 전압 VthN을 충분히 작게 하고, 또한 실시예 2에 있어서는, 감지 드라이브 신호선 S2N의 전위의 부상 Vr(t)을 감지 드라이브 트 랜지스터의 온 저항을 작게 하여 저감하면서, 감지 증폭기의 동작 마진을 확보하고 있다.
도 10에 도시하는 동작 파형에서는, 비트선 ZBL에, L 레벨 데이터가 판독되어 있다. 그러나, 비트선 ZBL에 H 레벨 데이터가 판독되는 경우에 있어서도, 중간 전압 레벨의 비트선 BL이, 감지 드라이브 신호선 S2N에 결합되어 그 전하가 방전되기 때문에, 동일한 문제가 발생한다.
또한, P 감지 증폭기를 구동하는 P 감지 드라이브 트랜지스터의 온 저항이 큰 경우, 마찬가지로 P 감지 드라이브 신호선 S2P의 전압이 중간 전압 Vbl로부터 상승한 후 다시 비트선으로의 전하 공급 때문에 저하하여, 그 전압 레벨의 상승이 지연된다. 따라서, P 감지 증폭기에 있어서도, P 감지 드라이브 트랜지스터의 온 저항을 충분히 작게 함으로써, 또는 P 감지 증폭기의 MOS 트랜지스터의 임계값 전압의 절대값을 충분히 작게 함으로써, 고전위측의 비트선을 고속으로 그 전압 레벨을 상승시킬 수 있다.
도 11은 본 발명의 실시예 3에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 11에 있어서는, 1개의 십자대에 관련하는 부분의 구성을 대표적으로 도시한다. 도 11에 있어서, N 감지 드라이브 신호선 S2N에 대하여, 감지 활성화 신호 S0N에 응답하여 도통하는 N 채널 MOS 트랜지스터로 구성되는 N 감지 드라이브 트랜지스터(16)와, 보조 감지 활성화 신호 S0NN에 응답하여 선택적으로 도통하는 N 채널 MOS 트랜지스터로 구성되는 N 감지 보조 드라이브 트랜지스터(36)가 설치된다. N 감지 드라이브 트랜지스터(16)는 도통시, 로우측 감지 전원 간선 LPL을 N 감지 드라이브 신호선 S2N에 결합하고, N 감지 보조 드라이브 트랜지스터(36)는 도통시, 부전원선 NPL을, N 감지 드라이브 신호선 S2N에 결합한다. 로우측 감지 전원 간선 LPL은 로우측 전원 전압 Vss를 전달하고, 부전원선 NPL은 부전압 Vbb를 전달한다.
이 도 11에 도시하는 구성의 다른 구성은, 도 4에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
이 도 11에 도시하는 구성에 있어서는, N 감지 드라이브 신호선 S2N을, 감지 보조 드라이브 트랜지스터(36)에 의해 부전위 Vbb 방향으로 구동하고, 그 N 감지 드라이브 신호선 S2N의 전위의 부상을 억제한 후, 감지 드라이브 트랜지스터(16)에 의해 N 감지 드라이브 신호선 S2N을, 로우측 감지 전원 전압 Vss 레벨까지 구동한다.
도 12는 도 11에 도시하는 구성에 있어서의 데이터 판독시의 감지 증폭기대내 회로의 동작을 나타내는 신호 파형도이다. 도 12에 있어서는, 비트선 BL(BLL 또는 BLR)이 참조 비트선으로서 이용되고, 비트선 ZBL(ZBLR 또는 ZBLL)에 L 레벨의 메모리 셀 데이터가 판독된 경우의 신호 파형이 일례로서 나타낸다.
스탠바이시, 비트선 BL 및 ZBL은 중간 전압 Vbl에서 프리차지되고 또한 이퀄라이즈된다. 또한, 감지 드라이브 신호선 S2N 및 S2P는 모두 중간 전압 Vbl에서 이퀄라이즈된다(도 7 참조).
스탠바이 상태에 있어서는, P 감지 활성화 신호 ZS0P는 H 레벨이고, 또는 N 감지 활성화 신호 S0N은 L 레벨이며, 감지 드라이브 트랜지스터(15 및 16)는 오프 상태에 있다. 또한, 보조 감지 활성화 신호 S0NN은, 부전위 Vbb 레벨에 있고, 감지 보조 드라이브 트랜지스터(36)도 오프 상태에 있다.
액티브 사이클이 시작되어, 어드레스 신호에 따라 워드선(서브 워드선) WL이 선택 상태로 구동되고, 그 전압 레벨이 고전압 Vpp 레벨로 상승한다. 서브 워드선 WL의 전위 상승에 따라서, 비트선 ZBL에 접속되는 메모리 셀의 액세스 트랜지스터가 도통하여, 비트선 ZBL의 전압 레벨이 저하한다. 비트선 BL은 참조 비트선으로서 기능하고, 중간 전압 Vbl 레벨을 유지한다.
시각 T0에 있어서, 보조 감지 활성화 신호 S0NN이 활성화되어, 도 11에 도시하는 N 감지 보조 드라이브 트랜지스터(36)가 도통하며, N 감지 드라이브 신호선 S2N의 전압 레벨이 부전압 Vbb 레벨 방향으로 구동되어, 그 전압 레벨이 저하한다. 최종적으로 L 레벨로 풀 다운되는 비트선으로부터, N 감지 드라이브 신호선 S2N에 전하가 유입되어, N 감지 드라이브 신호선 S2N의 전위가 상승한다. 이 경우, 부전위 Vbb를 N 감지 드라이브 신호선 S2N에 결합하고 있어, N 감지 드라이브 신호선 S2N은, 전위의 부상 Vr(t)이 발생하여도, 그 전압 레벨은 부전압 Vbb를 기준으로 하여 설정된다. 따라서, 다수의 감지 증폭기로부터 전하가 유입하여, N 감지 드라이브 신호선 S2P의 전압 레벨의 상승 Vr(t)의 크기 자체는 동일하여도, N 감지 드라이브 신호선 S2N의 접지 전압 Vss를 기준으로 하는 전압 레벨은, 충분히 낮기 때문에, 감지 증폭기 회로의 L 레벨에서의 구동 MOS 트랜지스터의 게이트-소스간 전위차 Vgs는 충분히 큰 값으로 설정할 수 있어, N 감지 증폭기의 L 레벨 구동 MOS 트랜지스터는 온 상태를 유지하여, 대응의 비트선 ZBL의 전압 레벨을 저하시킨다.
시각 T1에 있어서 보조 감지 활성화 신호 S0NN이 비활성화되고, 한편 감지 활성화 신호 S0N 및 ZS0P가 활성화되어, 비트선 BL이 어레이 전원 전압 VddsN 레벨로 구동되고, 또한 상보의 비트선 ZBL은, 감지 드라이브 신호선 S2N의 전압 레벨로 구동되며, 최종적으로 로우측 전원 전압(접지 전압) Vss까지 구동된다.
N 감지 드라이브 신호선 S2N을 구동하는 트랜지스터로서, 부전위 Vbb를 공급하는 보조 드라이브 트랜지스터를 설치하여, 감지 동작 초기의 감지 드라이브 신호선 S2N의 전위를 제어함으로써, 저전압하에 있어서도, N 감지 증폭기의 N 채널 MOS 트랜지스터의 게이트-소스간 전압은, 그 임계값 전압보다 충분히 큰 값으로 설정할 수 있어, 안정적으로 감지 동작을 실행할 수 있다(전체 시간 영역에 걸쳐서 전술한 식 (2)가 성립함).
또한, N 감지 보조 활성화 신호 S0NN은, 시각 T1보다 조금 지연되어, 감지 활성화 신호 S0N이 활성화된 후에 비활성화되어도 무방하다.
도 13은 본 발명의 실시예 3에 있어서의 감지 활성화 신호를 발생하는 부분의 구성의 일례를 개략적으로 도시하는 도면이다. 도 13에 있어서, 감지 활성화 신호 발생부는, 행 블록 지정 신호 φBKa 또는 φBKb의 활성화에 응답하여 N 감지 활성화 고속 신호 S0NF 및 P 감지 활성화 신호 ZS0P를 생성하는 로컬 감지 제어 회로(40)와, N 감지 활성화 고속 신호 S0NF의 활성화에 응답하여 원숏의 펄스 신호를 생성하는 원숏 펄스 발생 회로(41)와, 원숏 펄스 발생 회로(41)의 출력 신호의 레벨을 변환하여 보조 감지 활성화 신호 S0NN을 생성하는 레벨 변환 회로(42)와, N 감지 활성화 고속 신호 S0NF를 소정 시간 지연하는 지연 회로(43)와, 지연 회로 (43)의 출력 신호와 N 감지 활성화 고속 신호 S0NF를 받아 N 감지 활성화 신호 S0N을 생성하는 AND 회로(44)를 포함한다.
로컬 감지 제어 회로(40), 원숏 펄스 발생 회로(41), 지연 회로(43) 및 AND 게이트(44)는, 주변 전원 전압 Vddp와 로우측 전원 전압 Vss(접지 전압)를 동작 전원 전압으로서 받는다. 레벨 변환 회로(42)는, 원숏 펄스 발생 회로(41)로부터의 로우 레벨의 신호를 부전압 Vbb 레벨로 변환하여, 진폭 Vddp-Vbb의 보조 감지 활성화 신호 S0NN을 생성한다.
행 블록 지정 신호 φBKa 및 φBKb는, 도 11에 도시하는 감지 증폭기대 SAB를 공유하는 행 블록(RBKa, RBKb)을 각각 지정한다.
도 14는 도 13에 도시하는 감지 제어 신호 발생부의 동작을 나타내는 신호 파형도이다. 이하, 도 14를 참조하여, 도 13에 도시하는 감지 제어 신호 발생부의 동작에 대하여 설명한다.
스탠바이 상태에 있어서는, 감지 활성화 고속 신호 S0NF 및 P 감지 활성화 신호 ZS0P는 모두 비활성 상태에 있고, 각각 L 레벨 및 H 레벨이다. 액티브 사이클이 시작되어, 행 블록 지정 신호 φBKa 또는 φBKb가 활성화되면, 로컬 감지 제어 회로(40)는 소정의 타이밍에 감지 활성화 고속 신호 S0NF를 활성화한다. 이 N 감지 활성화 고속 신호 S0NF는, 예컨대 종래의 N 감지 활성화 신호와 동일한 타이밍에 활성화된다(도 10 참조). N 감지 활성화 고속 신호 S0NF의 활성화에 응답하여, 원숏 펄스 발생 회로(41)가 원숏의 펄스 신호를 생성하고, 레벨 변환 회로(42)로부터의 보조 감지 활성화 신호 S0NN이, 부전압 Vbb 레벨로부터 주변 전원 전압 Vddp 레벨로 상승한다. 이에 의해, 도 11에 도시하는 N 감지 보조 드라이브 트랜지스터(36)가 도통하여, 부전압 Vbb가 N 감지 드라이브 신호선 S2N에 전달된다. 이 N 감지 보조 드라이브 트랜지스터(36)의 도통 기간은, 원숏 펄스 발생 회로(41)가 발생하는 펄스 신호의 펄스 폭에 의해 결정된다. 이 때, 지연 회로(43)의 출력 신호는 아직 L 레벨이고, N 감지 활성화 신호 S0N은 비활성 상태에 있다.
지연 회로(43)가 갖는 지연 시간이 경과하면, 지연 회로(43)의 출력 신호가 H 레벨로 되어, AND 게이트(44)로부터의 N 감지 활성화 신호 S0N이 활성화되며, 주변 전원 전압 Vddp 레벨로 상승한다. 이 때, 또한 로컬 감지 제어 회로(40)로부터의 P 감지 활성화 신호 ZSOP가 활성화되고, 접지 전압 레벨로 구동된다.
지연 회로(43)에서 필요로 하는 지연 시간은, 원숏 펄스 발생 회로(41)가 발생하는 펄스 신호의 펄스 폭에 대응하여 적당하게 결정된다. 지연 회로(43)가 갖는 지연 시간을 원숏 펄스 발생 회로(41)가 발생하는 펄스 폭과 동일한 정도로 함으로써, N 감지 드라이브 신호선 S2P를 부전압 레벨로의 구동의 완료와 접지 전압 레벨로의 구동의 개시를 동일한 타이밍에 설정할 수 있다. 또한, 지연 회로(43)가 갖는 지연 시간을 적당하게 결정함으로써, N 감지 활성화 신호 S0N과 보조 감지 활성화 신호 S0NN의 활성화 기간을, 오버랩시킬 수 있다.
액티브 사이클이 완료하면, N 감지 활성화 고속 신호 S0NF가 비활성화되고, 또한 P 감지 활성화 신호 ZS0P도 비활성화된다. 따라서, N 감지 활성화 신호 S0N도 비활성화된다.
또한, 이 도 13에 도시하는 감지 증폭기 제어 신호 발생부의 구성에 있어서, P 감지 활성화 신호 ZSOP는, 활성화시에 부전압 레벨로 구동되어도 무방하다. 로컬 감지 제어 회로(40)의 구성도, 이 반도체 기억 장치의 구성에 대응하여 도 9에 도시하는 구성과 마찬가지로, 적당하게 그 구성이 결정되면 무방하고, 어레이 활성화 신호(ACT)의 활성화에 따라 소정의 타이밍에 감지 활성화 신호가 생성되어도 무방하며, 또한 이 로컬 감지 제어 회로(40)에, 메인 감지 증폭기 활성화 신호가 전달되어도 무방하다.
또한, P 감지 활성화 신호 ZS0P는, N 감지 활성화 신호 S0N과 동일한 타이밍에 활성화되는 것은 특히 요구되지 않는다. P 감지 활성화 신호 ZS0P는, N 감지 활성화 신호 S0N보다 빠른 타이밍에 활성화되어도 무방하다(도 12에 있어서 시각 T0과 시각 T1 사이가 적당한 타이밍).
(변경예 1)
도 15는 본 발명의 실시예 3의 변경예 1의 구성을 개략적으로 도시하는 도면이다. 도 15에 도시하는 구성에 있어서, 부전압 발생 회로(50)가 외부 전원 전압 VEX로부터 부전압 Vbb를 생성하여, 부전원선 NPL에 생성한 부전압 Vbb을 공급한다. 이 부전원선 NPL에는, 디커플 용량(52)이 접속된다. 그 디커플 용량(52)의 다른 쪽 전극은, 어레이 전원 전압(감지 전원 전압) Vdds 또는 주변 전원 전압 Vddp를 공급하는 노드에 접속된다.
부전압 발생 회로(50)는 도 1에 도시하는 내부 전압 발생 회로(6)에 포함되고, 예를 들면 캐패시터를 이용하는 차지 펌프 동작에 의해, 소정의 전압 레벨의 부전압 Vbb를 생성한다.
감지 동작시에 있어서는, 1개의 감지 증폭기대에 포함되는 감지 증폭기 회로가 모두 병행하여 동작하여, 저전위측의 비트선을 방전한다. 감지 초기에 있어서는, 중간 전압 Vbl=(1/2)·VddsN로 프리차지된 다수(예를 들면 1K=1024개)의 비트선으로부터, 부전원선 NPL에는, 전술한 바와 같이, 1K개의 N 감지 증폭기를 통해 방전 전하가 유입된다. 부전원선 NPL에, 충분한 크기의 디커플 용량(52)을 접속함으로써, 부전원선 NPL의 전하 유입에 의한 전위 상승을 확실히 억제할 수 있어, N 감지 드라이브 신호선 S2N의 전위의 부상을 확실하게 억제할 수 있다. 디커플 용량(52)은, 어레이 주변부에 배치되고, 또한 메모리 셀 어레이 내에 있어서 감지 증폭기대의 십자대에 배치되어도 무방하다.
부전원선 NPL은, 앞의 도 7에 도시하는 배치와 마찬가지로, 감지 증폭기대 SAB 내에 배치되고, 십자대에 있어서 N 감지 보조 드라이브 트랜지스터에 결합된다. 따라서 이 십자대에 있어서 N 감지 보조 드라이브 트랜지스터에 대응하여 디커플 용량(52)을 배치함으로써, 감지 동작시에 있어서의 방전 전하를 확실하게 흡수하여, 부전원선 NPL의 부전압 Vbb의 전압 상승을 억제할 수 있다.
(변경예 2)
도 16은 본 발명의 실시예 3의 변경예 2의 반도체 기억 장치의 감지 동작시의 신호 파형을 도시하는 도면이다. 감지 증폭기대의 구성은, 도 11에 도시하는 구성과 동일하다. 이하, 도 16을 참조하여, 도 11에 도시하는 회로의 감지시의 동작에 대하여 설명한다.
도 16에 있어서는, 메모리 블록 MBR이 선택되고, 비트선 ZBLR에 L 레벨 데이 터가 판독된 경우의 신호 파형을 일례로서 도시한다.
스탠바이 사이클시에 있어서는, 비트선 분리 지시 신호 BLIR 및 BLIL은 모두 고전압 Vpp 레벨의 H 레벨이다.
액티브 사이클이 시작되면, 행 블록 지정 신호에 따라서 비트선 분리 지시 신호 BLIL이 L 레벨로 되어, 도 11에 도시하는 비트선 분리 게이트 BIGL이 오프 상태로 되고, 따라서 비트선 BLL 및 ZBLL은, 공통 비트선 CBL 및 ZCBL로부터 분리된다.
이어서, 어드레스 신호에 따라서 메모리 블록 MBR에 있어서 선택 행의 서브 워드선 SWL이 선택 상태로 구동된다. 선택 서브 워드선 SWL의 전위 상승에 따라, 비트선 ZBLR에, 선택 서브 워드선 SWL에 접속되는 메모리 셀의 기억 데이터(L 레벨 데이터)가 판독되어, 비트선 ZBLR의 전압 레벨이 저하한다. 비트선 BLR은, 프리차지시의 중간 전압 Vbl 레벨로 유지된다. 비트선 BLR 및 ZBLR 상의 전압은, 도 11에 도시하는 비트선 분리 게이트 BIGR을 통해 공통 비트선 CBL 및 ZCBL에 전달된다.
시각 T0에 있어서 보조 감지 활성화 신호 S0NN이 활성화되어, 저전위측의 비트선 ZBLR의 방전이 실행된다. 이 때, 비트선 분리 지시 신호 BLIR이 로우 레벨로 구동되어, 도 11에 도시하는 비트선 분리 게이트 BIGR이 고저항 상태로 된다. 비트선 분리 게이트 BIGR이 고저항 상태로 되어, 비트선 BLR 및 ZBLR이 공통 비트선 CBL 및 ZCBL과 용량적으로 분리된다. 비트선 분리 지시 신호 BLIR은, 로우측 감지 전원 전압 Vss 레벨이어도 무방하고, 또한 중간 전압 레벨이어도 무방하다.
비트선 분리 게이트 BIGR이 고저항 상태로 되어, 비트선 용량이 공통 비트선으로부터 분리되기 때문에, N 감지 증폭기 NSA는, N 감지 드라이브 신호선 S2N의 전압에 따라서 공통 비트선 CBL 및 ZCBL 중의 저전위의 공통 비트선 ZCBL을, 부전원선 NPL로부터의 부전압 Vbb에 따라서 방전한다. 이 공통 비트선 CBL 및 ZCBL에 부수하는 용량은, 비트선 BLR 및 ZBLR의 용량의 수분의 1 이하이고, 시각 T0로부터 시각 T1 사이에 있어서, 로우측의 비트선 BLR로부터 부전원선 NPL로 방전되는 전하량은 극적으로 작아져서, 이의 N 감지 드라이브 신호선 S2N의 전위의 부상을 충분히 억제할 수 있으며, 도 15에 도시하는 디커플 용량(52)의 용량값이 작은 경우에도, 도 16에 도시하는 전압 Vr(t)을 충분히 낮게 할 수 있어, 공통 비트선 CBL 및 ZCBL의 전위차를 충분히 크게 할 수 있다.
시각 T1에 있어서, 감지 증폭기 활성화 신호 S0N 및 ZS0P를 활성화하여, 로우측의 비트선 ZCBL을 로우측 전원 전압 Vss 레벨로 방전하고, 또한 공통 비트선 CBL을, 하이측 전원 전압 VddsN 레벨로 충전한다. 이 공통 비트선 CBL 및 ZCBL의 충전 및 방전시에는, 보조 감지 활성화 신호 S0NN은 비활성 상태이며, 감지 드라이브 신호선 S2N은, 부전원선 NPL으로부터 분리된다.
감지 동작시에 있어서는, 비트선 BLR 및 ZBLR은, 공통 비트선 CBL 및 ZCBL로부터 용량적으로 분리되어 있고, 비트선과 공통 비트선 사이의 전하의 이동은 발생하지 않기 때문에, 비트선 BLR 및 ZBLR은, 시각 T0의 전압 레벨을 유지한다.
시각 T2에 있어서, 비트선 분리 지시 신호 BLIR을 다시 고전압 레벨의 H 레벨로 구동하여, 비트선 분리 게이트 BIGR을 온 상태로 하여, 공통 비트선 CBL 및 ZCBL을, 비트선 BLR 및 ZBLR에 결합한다. 이에 의해 전하의 이동이 발생하여, 비트선 BLR과 공통 비트선 CBL의 전압 레벨이 거의 동일하게 되고, 또한 비트선 ZBLR 및 ZCBL의 전압 레벨이 거의 동일하게 되어, 비트선 BLR 및 ZBLR이 전압 VddsN 및 Vss 레벨로 구동된다. 이 비트선 BLR 및 ZBLR의 전압에 의해, 선택 메모리 셀로의 데이터의 재기입이 실행되어, 데이터가 리스토어(restore)된다. 메모리 셀의 기억 데이터의 H 레벨은 어레이 전원 전압 Vdds 레벨이고, L 레벨은 로우측 감지 전원 전압 Vss 레벨이다.
이 공통 비트선 CBL 및 ZCBL을 비트선 BLR 및 ZBLR로부터 분리하여 감지 동작을 실행하는, 소위 "전하 가둠 방식(charge confinement method)"에 따라서 감지 동작을 실행함으로써, 감지 드라이브 신호선의 전위의 부상을 억제할 수 있어, N 감지 증폭기의 MOS 트랜지스터의 게이트-소스간 전위차 Vm을 충분히 크게 취할 수 있으며, 저전원 전압하에 있어서도, 고속 그리고 안정적으로 감지 동작을 실행할 수 있다.
또한, 도 16에 도시하는 신호 파형도에 있어서도, P 감지 활성화 신호 ZS0P는, 시각 T0 및 T1 사이가 적당한 타이밍으로 활성화되어도 무방하다. 또한, 보조 감지 활성화 신호 S0NN은, N 감지 활성화 신호 S0N의 활성화후에 비활성화되어도 무방하다.
도 17은 도 16에 도시하는 감지 동작을 실현하기 위한 로컬 제어 회로의 구성의 일례를 개략적으로 도시하는 도면이다. 도 17에 있어서는, 메모리 행 블록 RKBl 및 RKBr에 공유되는 감지 증폭기대에 대하여 설치되는 로컬 제어 회로의 구성 을 대표적으로 도시한다. 메모리 행 블록 RKBl 및 RKBr에 있어서는, 각각, 비트선 BLL, ZBLL 및 BLR, ZBLR을 대표적으로 도시한다. 비트선 BLL, ZBLL 및 BLR, ZBLR의 주변 회로의 구성은, 도 11에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
십자대에 배치되는 감지 드라이브 트랜지스터(16, 15 및 36)는, 공통 비트선 CBL, ZCBL에 대하여 배치되도록 도시한다.
로컬 제어 회로는, 어레이 활성화 신호 ACT와 행 블록 지정 신호 φBKl을 수신하는 NAND 회로(60l)와, NAND 회로(60l)의 출력 신호의 레벨 변환을 실행하고 비트선 이퀄라이즈 지시 신호 BLEQL을 생성하여 비트선 이퀄라이즈 회로 BPEL에 인가하는 레벨 변환 회로(61l)와, 어레이 활성화 신호 ACT와 행 블록 지정 신호 φBKr을 수신하는 NAND 회로(62l)와, NAND 회로(60l)의 출력 신호를 소정 시간 지연하는 지연 회로(63l)와, 지연 회로(63l)의 출력 신호의 하강에 응답하여 소정 기간동안 L 레벨로 되는 원숏의 펄스 신호 PUL을 생성하는 원숏 펄스 발생 회로(64l)와, NAND 회로(62l)의 출력 신호 BLILF와 원숏 펄스 발생 회로(64l)의 출력 펄스 신호 PUL을 수신하는 AND 회로(65l)와, AND 회로(65l)의 출력 신호의 레벨 변환을 실행하여, 비트선 분리 지시 신호 BLIL을 생성하여 비트선 분리 게이트 BIGL에 인가하는 레벨 변환 회로(66l)를 포함한다.
어레이 활성화 신호 ACT는, 이 반도체 기억 장치에 있어서 메모리 셀 선택 동작이 개시되어, 행이 선택 상태에 있는 기간, 활성 상태로 유지된다. 행 블록 지정 신호 φBKR은, 활성화시에 메모리 행 블록 RKBr을 지정하고, 행 블록 φBKl 은, 활성화시에 메모리 행 블록 RKBl을 지정한다. 레벨 변환 회로(61l)는, 어레이 전원 전압 Vdds보다 높은 전압 Vddh 레벨의 비트선 이퀄라이즈 지시 신호 BLEQL을 생성한다. 레벨 변환 회로(66l)는, H 레벨이 고전압 Vpp 레벨인 비트선 이퀄라이즈 지시 신호 BLIL을 생성한다.
로컬 제어 회로는, 또한 어레이 활성화 신호 ACT와 행 블록 지정 신호 φBKr을 수신하는 NAND 회로(60r)와, NAND 회로(60r)의 출력 신호의 레벨 변환을 실행하고 비트선 이퀄라이즈 지시 신호 BLEQR을 생성하여 비트선 이퀄라이즈 회로 BPER에 인가하는 레벨 변환 회로(61r)와, 어레이 활성화 신호 ACT와 행 블록 지정 신호 φBKl을 수신하는 NAND 회로(62r)와, NAND 회로(60r)의 출력 신호를 소정 시간 지연하는 지연 회로(63r)와, 지연 회로(63r)의 출력 신호의 하강에 응답하여 소정 기간동안 L 레벨로 되는 원숏의 펄스 신호 PUR를 생성하는 원숏 펄스 발생 회로(64r)와, NAND 회로(62r)의 출력 신호 BLIRF와 원숏 펄스 발생 회로(64r)가 출력하는 펄스 신호 PUR을 수신하는 AND 회로(65r)와, AND 회로(65r)의 출력 신호의 레벨 변환을 실행하여 비트선 분리 지시 신호 BLIR을 생성하고 비트선 분리 게이트 BIGR에 공급하는 레벨 변환 회로(66r)를 포함한다.
레벨 변환 회로(61r)에 의해, H 레벨이 전압 Vddh 레벨인 비트선 이퀄라이즈 지시 신호 BLEQR이 생성된다. 레벨 변환 회로(66r)에 의해, 고전압 Vpp와 로우측 전원 전압(접지 전압) Vss의 사이에서 변화하는 비트선 분리 지시 신호 BLIR이 생성된다. 지연 회로(63r 및 631)는 동일한 지연 시간을 갖는다.
로컬 제어 회로는, 또한 블록 지정 신호 φBKr 및 φBKl을 수신하는 OR 회로 (70)와, OR 회로(70)의 출력 신호와 어레이 활성화 신호 ACT를 수신하는 AND 회로(71)와, AND 회로(71)의 출력 신호를 소정 시간 지연하는 지연 회로(72)와, 지연 회로(72)의 출력 신호 DLS의 상승에 응답하여 소정의 펄스 폭을 갖는 원숏의 펄스 신호를 생성하는 원숏 펄스 발생 회로(73)와, 원숏 펄스 발생 회로(73)의 출력 신호의 레벨 변환을 실행하여 보조 감지 활성화 신호 S0NN을 생성하고 N 감지 보조 드라이브 트랜지스터(36)의 게이트에 인가하는 레벨 변환 회로(74)와, 원숏 펄스 발생 회로(73)의 출력 신호와 어레이 활성화 신호 ACT를 수신하여 N 감지 활성화 신호 S0N을 생성하고, 감지 드라이브 트랜지스터(16)의 게이트에 인가하는 게이트 회로(75)와, 지연 회로(72)의 출력 신호 DLS를 더욱 지연하는 지연 회로(76)와, 지연 회로(76)의 출력 신호와 어레이 활성화 신호 ACT를 수신하여 P 감지 활성화 신호 ZS0P를 생성하고 P 감지 드라이브 트랜지스터(15)의 게이트에 인가하는 NAND 회로(77)를 포함한다. 이들의 회로(70에서 77)가, 앞의 도 13에 있어서 로컬 감지 제어 회로를 구성한다.
레벨 변환 회로(74)에 의해, 보조 감지 활성화 신호 S0NN의 L 레벨이, 부전압 Vbb 레벨로 설정되어, 부전원선 NPL 상의 부전압의 N 감지 증폭기 NSA로의 공급을 정지한다. 게이트 회로(75)는, 원숏 펄스 발생 회로(73)의 출력 신호가 H 레벨인 기간동안, N 감지 활성화 신호 S0N을 L 레벨로 설정하여, 원숏 펄스 발생 회로(73)의 출력 신호가 L 레벨로 되면, 어레이 활성화 신호 ACT에 따라서 N 감지 활성화 신호 S0N을 생성한다. 이 N 감지 증폭기 NSA의 감지 드라이브 신호선 S2N에, 부전원선 NPL로부터 부전압이 공급된 후, 로우측 감지 전원선 LPL이 N 감지 드라이 브 트랜지스터(16)를 통해 N 감지 증폭기 NSA에 결합된다. 이 감지 활성화 신호 S0N 및 ZS0P의 활성화 기간은 거의 동일하고, P 감지 증폭기 PSA에 대해서도, 감지 고전원 간선 HPL은, P 감지 드라이브 트랜지스터(15)를 통해 P 감지 증폭기 PSA에 결합된다.
도 18은 도 17에 도시하는 로컬 제어 회로의 동작을 나타내는 신호 파형도이다. 이하, 도 18을 참조하여, 도 17에 도시하는 로컬 제어 회로의 동작에 대하여 설명한다.
도 18에 있어서는, 메모리 행 블록 RKBr이 선택된 경우의 신호 파형이 도시된다. 또한, 도 17에 있어서 게이트 회로가 특별히 도시되어 있지 않은 동작 전원 전압은, 주변 전원 전압 Vddp이다.
스탠바이 사이클에서는, 어레이 활성화 신호 ACT는 L 레벨이고, 또한 행 블록 지정 신호 φBKr 및 φBKl도 L 레벨이다. 이 상태에 있어서는, 비트선 이퀄라이즈 지시 신호 BLEQR 및 BLEQL은, 전압 Vddh 레벨에 있고, 또한 비트선 분리 지시 신호 BLIL 및 BLIR도 고전압 Vpp 레벨에 있다. N 감지 활성화 신호 S0N은 접지 전압 Vss 레벨의 L 레벨, P 감지 활성화 신호 ZS0P는 주변 전원 전압 Vddp 레벨이다. 보조 감지 활성화 신호 S0NN은 부전압 Vbb 레벨이다. 따라서, 감지 드라이브 트랜지스터는 모두 오프 상태에 있고, 감지 드라이브 신호선 S2P 및 S2N은 중간 전압 레벨에 있다.
액티브 사이클이 시작되면, 어레이 활성화 신호 ACT가 H 레벨로 되고, 또한 어드레스 신호에 따라서, 행 블록 지정 신호 φBKr이 H 레벨로 상승한다. 행 블록 지정 신호 φBKl은 L 레벨이다.
어레이 활성화 신호 ACT 및 행 블록 지정 신호 φBKr이 모두 H 레벨로 상승하면, 도 17에 도시하는 NAND 회로(60r)로부터의 출력 신호가 L 레벨로 되고, 따라서 레벨 변환 회로(61r)로부터의 비트선 이퀄라이즈 지시 신호 BLEQR이 L 레벨로 되어, 비트선 이퀄라이즈 회로 BPER이 비활성화된다. 행 블록 지정 신호 φBKl은 L 레벨이기 때문에, NAND 회로(60l)의 출력 신호는 H 레벨이고, 레벨 변환 회로(61l)로부터의 비트선 이퀄라이즈 지시 신호 BLEQL은 H 레벨(Vddh 레벨)이며, 비트선 BLL 및 ZBLL은, 비트선 이퀄라이즈 회로 BPEL에 의해 소정 전압 레벨의 중간 전압 레벨로 이퀄라이즈되어 있다.
또한, NAND 회로(62l)의 출력 신호 BLILF가 L 레벨로 되고, 따라서, 레벨 변환 회로(66l)로부터의 비트선 분리 지시 신호 BLIL이 L 레벨로 되어, 비트선 분리 게이트 BIGL이 오프 상태로 되어, 비트선 BLL 및 ZBLL은 공통 비트선 CBL 및 ZCBL로부터 분리된다. NAND 회로(62r)는, 행 블록 지정 신호 φBKl을 받고 있고, 그 출력 신호 BLIRF는 H 레벨이고, 비트선 분리 지시 신호 BLIR이 H 레벨이며, 비트선 BLR 및 ZBLR은 공통 비트선 CBL 및 ZCBL에 결합된다.
NAND 회로(60r)의 출력 신호가 하강한 후에 소정 시간이 경과하면, 지연 회로(63r)의 출력 신호가 L 레벨로 되고, 따라서, 원숏 펄스 발생 회로(64r)로부터의 펄스 신호 PUR이 소정 시간동안 L 레벨로 된다. 따라서, AND 회로(65r)의 출력 신호가 L 레벨로 되고, 비트선 분리 지시 신호 BLIR이 L 레벨로 되어, 비트선 BLR 및 ZBLR이 공통 비트선 CBL 및 ZCBL로부터 분리된다.
한편, OR 회로(70)의 출력 신호는 H 레벨이고, 또한 AND 회로(71)의 출력 신호가, 어레이 활성화 신호 ACT의 활성화에 따라 H 레벨이며, 액티브 사이클로부터 시작된 후에, 지연 회로(72)에서 필요로 하는 지연 시간이 경과하면, 지연 회로(72)의 출력 신호 DLS가 H 레벨로 된다. 지연 회로(72)의 출력 신호 DLS에 의해, 감지 개시 타이밍이 결정된다. 이 지연 회로(72)의 출력 신호 DLS의 상승에 응답하여, 원숏 펄스 발생 회로(73)가 원숏의 펄스 신호를 생성하고, 레벨 변환 회로(74)로부터의 보조 감지 활성화 신호 S0NN이 H 레벨로 되며, N 감지 증폭기 NSA에, 감지 보조 드라이브 트랜지스터(36)를 통해 부전원선 NPL이 결합된다. 이 때에, 게이트 회로(75)가 출력하는 N 감지 활성화 신호 S0N은 L 레벨이다.
지연 회로(76)가 갖는 지연 시간이 경과하면, NAND 회로(77)로부터의 P 감지 활성화 신호 ZS0P가 L 레벨로 되어, P 감지 드라이브 트랜지스터(15)가 도통하여, P 감지 증폭기 PSA는, 하이측 전원 간선 HPL에 결합된다. 이 때 또한, 원숏 펄스 발생 회로(73)로부터의 원숏 펄스 신호가 L 레벨로 되어, 게이트 회로(75)로부터의 N 감지 활성화 신호 S0N이 활성화되며, N 감지 드라이브 트랜지스터(16)가 도통하여, N 감지 증폭기 NSA가 로우측 감지 전원 간선 LPL에 결합된다.
감지 동작 개시후 소정 시간이 경과하면, 원숏 펄스 발생 회로(64r)로부터의 펄스 신호 PUR이 다시 H 레벨로 복귀하여, 레벨 변환 회로(66r)로부터의 비트선 분리 지시 신호 BLIR이 H 레벨(고전압 Vpp 레벨)로 되므로, 비트선 BLR 및 ZBLR에 접속되는 메모리 셀의 데이터의 리스토어가 실행된다.
액티브 사이클이 완료하면, 어레이 활성화 신호 ACT가 비활성화되고, 행 블 록 지정 신호 φBKr도 비활성화되며, 비트선 분리 지시 신호 BLIL이 H 레벨로 되고, 또한 지연 회로(72)의 출력 신호 DLS도 L 레벨로 되며, 따라서 감지 활성화 신호 S0N 및 ZSOP도 각각 비활성화되어, 스탠바이 상태로 복귀한다.
이 도 17에 도시하는 로컬 제어 회로에 의해, 소정 기간동안, 또는 N 감지 증폭기의 소스 드라이브 신호선 S2N이 부전원 간선 NPL에 결합되는 기간동안, 비트선 분리 지시 신호 BLIR을 L 레벨로 설정하여, 감지 동작을 실행할 수 있다.
또한, 행 블록 RBKl이 선택될 때에는, 도 18에 도시하는 신호 파형도에서, 행 블록 RBKr에 대한 제어 신호와 행 블록 RBKl에 대한 제어 신호를 치환함으로써, 그 동작 파형이 얻어진다.
또한, N 감지 활성화 신호 S0N을 어레이 활성화 신호 ACT의 활성화의 지연 신호에 의해 활성화하고, 이 N 감지 활성화 신호 S0N의 활성화에 응답하여 보조 감지 활성화 신호 S0NN을 비활성화하여도 무방하다. N 감지 활성화 신호의 비활성화는, 어레이 활성화 신호 ACT의 비활성화에 의해 실행된다. 이 구성의 경우, N 감지 활성화 신호 S0N의 활성화후에 보조 감지 활성화 신호 S0NN을 비활성화할 수 있다. 또한, 지연 회로(76)의 지연 시간을 적당한 값으로 설정함으로써, P 감지 활성화 신호 ZS0P를, N 감지 증폭기의 부전원 구동 기간중에 활성화할 수 있다.
(로컬 제어 회로의 변경예)
도 19는 도 17에 도시하는 로컬 제어 회로의 변경예를 도시하는 도면이다. 도 17에 있어서는, 비트선 분리 지시 신호 BLIR을 발생하는 부분의 구성을 나타낸다. 비트선 분리 지시 신호 BLIL은, 도 19에 도시하는 구성과 동일한 구성을 이용 하여 발생할 수 있다. 따라서, 도 19에 있어서, 비트선 분리 지시 신호 BLIL을 발생하는 부분의 구성은, 괄호 안에 대응의 신호를 나타낸다.
도 19에 있어서, 비트선 분리 지시 신호 발생부는, 도 17에 도시하는 원숏 펄스 발생 회로(64r)로부터의 펄스 신호 PUR를 수신하는 인버터(80)와, 인버터(80)의 출력 신호가 H 레벨일 때 도통하여, 도 17에 도시하는 NAND 회로(62r)로부터의 출력 신호 BLIRF를 전달하는 CMOS 트랜스미션 게이트(82)와, 인버터(80)의 출력 신호가 L 레벨일 때 도통하여, 중간 전압 Vbm을 전달하는 CMOS 트랜스미션 게이트(84)를 포함한다. 이들의 CMOS 트랜스미션 게이트(82 및 84)에 의해, 비트선 분리 지시 신호 BLIR이 생성된다. 중간 전압 Vbm은, 로우측 전원 전압(접지 전압) Vss보다 높은 전압 레벨이다.
도 20에 도시하는 바와 같이, 전하 가둠 방식에 의한 감지 동작시, 비트선 분리 게이트 BIG의 트랜스퍼 게이트 TX의 게이트에, 중간 전압 Vbm이 인가된다. 이 상태에서는, 비트선 BL 및 CBL은, 트랜스퍼 게이트 TX의 온 저항 RZ를 통해 결합된다. 비트선 BL에는 기생 용량 Cb가 부수하고, 공통 비트선 CBL에는 기생 용량 Ccb가 부수한다. 트랜스퍼 게이트 TX의 온 저항값 RZ가 충분히 높으면, 기생 용량 Cb와 저항 RZ에 의해, 지연 회로를 구성하고, 비트선 BL로부터 공통 비트선 CBL에의 전하의 이동을 충분히 억제할 수가 있어, 등가적으로 기생 용량 Ccb 및 Cb를 분리할 수 있다. 따라서, 전압 Vbm이 중간 전압 레벨이라 하더라도, 트랜스퍼 게이트 TX가 고저항의 온 상태이어서, 비트선의 기생 용량 Cb의 전하를 이동시키지 않고서, 공통 비트선 CBL의 기생 용량 Ccb에 충전된 전하를 N 감지 드라이브 신호선 을 통해 부전원선 NPL로 방전할 수 있다.
트랜스퍼 게이트 TX가, 비트선 ZBL 및 ZCBL 사이에 설치되는 트랜스퍼 게이트인 경우에도, 그 동작은 마찬가지다.
비트선 분리 지시 신호 BLIL에 대해서는, 도 19에 도시하는 구성에 있어서, 도 17에 도시하는 원숏 펄스 발생 회로(64l)의 출력 펄스 신호 PUL이 L 레벨일 때, 중간 전압 Vbm이 선택되어, 비트선 분리 지시 신호 BLIL의 전압 레벨이 저하된다.
따라서, 이 부전원선에 N 감지 드라이브 신호선을 결합할 때에, 비트선 분리 게이트 BIG를 완전하게 오프 상태로 설정하지 않고, 고저항 도통 상태로 유지하여도, 충분히 비트선 BL(BLL 또는 BLR)또는 ZBL(ZBLL, ZBLR)로부터 공통 비트선 CBL 또는 ZCBL으로의 전하의 이동을 억제할 수가 있어, N 감지 드라이브 신호선 S2P의 전위의 부상을 충분히 억제할 수 있다.
(변경예 3)
도 21은 본 발명의 실시예 3의 변경예 3의 구성을 도시하는 도면이다. 도 21에 도시하는 구성에 있어서는, P 감지 드라이브 신호선 S2P에 대하여, P 감지 활성화 신호 ZS0P에 응답하여 도통하는 P 감지 드라이브 트랜지스터(15)와 병행하여, P 보조 감지 활성화 신호 ZS0PP에 응답하여 도통하고, P 감지 드라이브 신호선 S2P를 고전원선 PPL에 결합하는 P 채널 MOS 트랜지스터로 구성되는 P 감지 보조 드라이브 트랜지스터(115)가 설치된다. 고전원선 PPL은, 어레이 전원 전압 Vdds보다 높은 전압 Vp를 전달한다. 이 고전압 Vp는, 선택 워드선에 전달되는 고전압(승압 전위) Vpp와 동일 전위이어도 무방하고, 또한 별도의 전압 발생 회로로부터 생성되 는 고전압이어도 무방하다.
N 감지 드라이브 신호선 S2N에 대하여, N 감지 활성화 신호 S0N에 응답하여 도통하는 N 감지 드라이브 트랜지스터(16)가 설치된다. 이 N 감지 드라이브 트랜지스터(16)는, 도통시에 로우측 전원 간선 LPL을 N 감지 드라이브 신호선 S2N에 결합한다.
이 도 21에 도시하는 다른 비트선 주변 회로 및 감지 증폭기의 구성은, 도 11에 도시하는 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
이 도 21에 도시하는 구성에 있어서는, 감지 동작시에 P 감지 드라이브 신호선 S2P를 2 단계로 구동한다. 이에 의해, 공통 비트선 CBL 및 ZCBL과 감지 드라이브 신호선 S2P 및 S2N 사이의 전위차를 충분히 크게 한다.
도 22는 도 21에 도시하는 감지 증폭기대의 회로의 동작을 나타내는 신호 파형도다. 도 22에 있어서는, 메모리 블록 MBR이 선택되고, 비트선 ZBLR에 L 레벨 데이터가 판독된 경우의 신호 파형이 일례로서 도시된다. 이하, 도 22를 참조하여, 이 도 21에 도시하는 회로의 동작에 대하여 설명한다.
액티브 사이클이 시작되면, 우선 어드레스 신호에 따라 메모리 블록 MBR을 포함하는 행 블록 선택 신호에 근거하여 비트선 분리 지시 신호 BLIL이 L 레벨로 되어, 도 21에 도시하는 비트선 분리 게이트 BIGL이 오프 상태로 된다. 이 상태에서는, 감지 드라이브 신호선 S2P 및 S2N은, 모두 중간 전압 Vbl 레벨로 유지되어 있다.
어드레스 신호에 따라 행 선택 동작이 실행되고, 선택 행에 대응하는 서브 워드선 SWL이 선택 상태로 구동되며, 그 전압 레벨이 최종적으로 고전압 Vpp 레벨까지 상승한다. 이 서브 워드선 SWL의 전위 상승에 따라 메모리 블록 MBR에서 메모리 셀이 선택되고, 선택 메모리 셀의 데이터가 대응의 비트선에 판독된다. 도 22에 있어서는, 비트선 ZBLR에 L 레벨 데이터가 판독되어 있다. 비트선 BLR은 프리차지 전압 레벨의 중간 전압 Vbl 레벨로 유지되어 있다.
시각 T0에 있어서, P 보조 감지 활성화 신호 ZS0PP가 L 레벨로 되어, 도 21에 도시하는 감지 보조 드라이브 트랜지스터(115)가 도통하여, 감지 드라이브 신호선 S2P가 고전원선 PPL에 결합되고, 그 전압 레벨이 상승한다. 이 P 감지 드라이브 신호선 S2P의 전위가, 고전압 Vp로 상승하기 전에, 고전위측의 비트선의 충전을 위해 전하의 이동이 발생하여, 그 전위 레벨이 저하하고, 그 후, 공통 비트선 CBL의 전압 레벨과 함께 상승한다. 이 때, 또한 시각 T0에 있어서, 비트선 분리 지시 신호 BLIR이 로우 레벨로 저하하고, 비트선 분리 게이트 BIGR이 고저항 상태로 설정되어 있어, 이 감지 드라이브 신호선 S2P와 고전압선 PPL을 결합한 상태에서의 감지 동작시에 있어서는, 비트선 BLR 및 ZBLR과 공통 비트선 CBL 및 ZCBL이 분리된 상태에서 감지 동작이 실행된다.
공통 비트선 CBL의 전위 상승시, 상보의 공통 비트선 ZCBL의 전위 레벨도 용량 결합에 의해 상승한다. 이 하이측의 공통 비트선 CBL의 구동시에 있어서, 소위 전하 가둠 방식으로 감지 동작을 실행하고 있고, P 감지 드라이브 신호선 S2P로부터 구동되는 전하량은 적기 때문에, 하이측 비트선에 대응하는 공통 비트선을 고속 으로 그 전위 레벨을 상승시킬 수 있다 (감지 드라이브 신호선 S2P의 전위의 저하는 충분히 억제할 수 있다). 따라서, P 감지 증폭기 PSA에 있어서 MOS 트랜지스터 PT1 및 PT2의 임계값 전압의 절대값보다 큰 전위차를, 하이측 비트선에 접속되는 P 채널 MOS 트랜지스터에 있어서 발생시킬 수 있어, 확실히 감지 동작을 실행할 수 있다.
시각 T1에 있어서, P 보조 감지 활성화 신호 ZS0PP를 비활성 상태로 하고, 또한 감지 활성화 신호 S0N 및 ZS0P를 활성 상태로 구동한다. 이 때에는, 공통 비트선 CBL 및 ZCBL 사이에는, 큰 전위차가 발생하고 있어, P 감지 증폭기 PSA 및 N 감지 증폭기 NSA에 있어서, 확실히 MOS 트랜지스터를 온 상태로 하여, 감지 동작을 실행할 수 있다. 이에 의해, 공통 비트선 CBL 및 ZCBL이, 각각, 어레이 전원 전압 VddsN 레벨 및 로우측 전원 전압(접지 전압) Vss 레벨로 구동된다.
시각 T2에 있어서, 비트선 분리 지시 신호 BLIR을 H 레벨로 설정하여, 고저항 상태의 비트선 분리 게이트 BIGR을 저저항 상태로 설정하며, 공통 비트선 CBL 및 ZCBL과 비트선 BLR 및 ZBLR 사이에서 전하를 이동시켜, 선택 메모리 셀의 데이터의 리스토어를 실행한다.
이 도 21에 도시한 바와 같이, P 감지 드라이브 신호선 S2P를 2 단계로 구동하는 구성을 이용하여도, 전하 가둠 방식으로 초기 감지 동작을 실행함으로써, P 감지 드라이브 신호선 S2P의 전위 저하를 억제하여, 확실히 공통 비트선 CBL 및 ZCBL의 전위차를 확대할 수 있어, 안정적으로 또한 고속으로 감지 동작을 실행할 수 있다.
도 23은, 본 발명의 실시예 3의 변경예 4에 있어서의 감지 증폭기 활성화 신호를 발생하는 부분의 구성을 개략적으로 도시하는 도면이다. 도 23에 있어서, 감지 활성화 신호 발생부는, 감지 증폭기 활성화 신호 SAEN의 활성화에 응답하여 소정 기간동안 L 레벨로 되는 원숏의 펄스 신호를 생성하는 원숏 펄스 발생 회로(120)와, 원숏 펄스 발생 회로(120)의 펄스 신호를 레벨 변환하여 P 보조 감지 활성화 신호 ZS0PP를 생성하는 레벨 변환 회로(122)와, 원숏 펄스 발생 회로(120)의 출력 펄스 신호와 감지 증폭기 활성화 신호 SAEN을 수신하여 P 감지 활성화 신호 ZS0P를 생성하는 NAND 회로(124)와, 감지 증폭기 활성화 신호 SAEN을 소정 시간 지연하는 지연 회로(126)와, 지연 회로(126)의 출력 신호와 감지 증폭기 활성화 신호 SAEN을 수신하여 N 감지 활성화 신호 S0N을 생성하는 AND 회로(128)를 포함한다.
감지 증폭기 활성화 신호 SAEN은, 예컨대 도 17에 도시하는 지연 회로(72)의 출력 신호 DLS에 대응하여, 감지 동작 개시 타이밍을 설정한다. 레벨 변환 회로(122)는, 전압 Vp가 주변 전원 전압 Vddp보다 높은 경우에, 그 H 레벨을 고전압 Vp 레벨로 변환한다.
도 24는 도 23에 도시하는 감지 활성화 신호 발생부의 동작을 도시하는 신호 파형도이다. 이하, 도 24를 참조하여, 이 도 23에 도시하는 감지 증폭기 활성화 신호 발생부의 동작에 대하여 설명한다.
액티브 사이클이 시작되어, 소정 기간이 경과하면, 감지 증폭기 활성화 신호 SAEN이 활성화된다. 이 감지 증폭기 활성화 신호 SAEN의 활성화에 따라, 원숏 펄스 발생 회로(120)는, 소정 기간동안 L 레벨로 되는 신호를 생성한다. 레벨 변환 회로(122)는, 논리 레벨의 변환을 실행하지 않고, 그 전압 레벨의 변환을 실행할 뿐이며, 따라서, P 보조 감지 활성화 신호 ZS0PP는 소정 기간동안 L 레벨로 된다. 이 원숏 펄스 발생 회로(120)의 출력 신호가 L 레벨인 기간동안, NAND 게이트(124)로부터의 P 감지 활성화 신호 ZS0P는 H 레벨을 유지한다. 원숏 펄스 발생 회로(120)의 출력 신호가 H 레벨로 되면, NAND 게이트(124)로부터의 P 감지 활성화 신호 ZS0P는 L 레벨로 된다. 지연 회로(126)가 갖는 지연 시간이 경과하면, AND 게이트(128)로부터의 N 감지 활성화 신호 S0N이 활성화된다. 감지 증폭기 활성화 신호 SAEN이 비활성화되면, NAND 게이트(124)로부터의 P 감지 증폭기 활성화 신호 ZS0P가 H 레벨로 복귀하고, 또한 AND 게이트(128)로부터의 N 감지 활성화 신호 S0N이 L 레벨로 된다.
지연 회로(126)가 갖는 지연 시간을, 원숏 펄스 발생 회로(120)가 발생하는 펄스 신호의 펄스 폭과 동일한 정도로 설정함으로써, P 감지 활성화 신호 ZSOP 및 N 감지 활성화 신호 S0N을, 동일한 타이밍에 활성화할 수 있다.
또한, 도 22에 도시하는 신호 파형도에 있어서, N 감지 활성화 신호 S0N은, 시각 T0 및 T1 사이가 적당한 시각에 활성화되어도 무방하다.
또한, P 감지 보조 드라이브 신호 ZSOPP의 비활성화 기간은, P 감지 활성 신호 ZSOP의 활성화 기간과 중첩하여도 무방하다.
또한, P 및 N 감지 보조 드라이브 트랜지스터는, 후막 MOS 트랜지스터로 구성되고, 고속으로 초기 감지시에 감지 드라이브 신호선을 구동하기 때문에, 그 임계값 전압의 절대값이 작게 된다.
이상과 같이, 본 발명의 실시예 3에 따르면, 감지 드라이브 신호선을, 감지 초기 동작시에 오버 드라이브(over-drive)하고 있어, 감지 드라이브 신호선의 전위의 변동을 억제할 수 있으므로, 안정적으로 감지 동작을 실행할 수 있다.
또한, 이 오버 드라이브에 의해, 감지 증폭기의 MOS 트랜지스터의 임계값 전압의 절대값에 대한 제한이 완화되어, 감지 증폭기 활성화 중의 오프 누설 전류를 저감할 수 있다.
특히, 전하 가둠 방식으로 초기 감지 동작을 실행함으로써, 이 감지 드라이브 신호선의 전위의 변화량을 저감할 수 있어, 확실하게, 감지 동작 초기의 동작 마진을 확대할 수 있으므로, 감지 동작 마진을 확보할 수 있다.
본 발명은, DRAM 셀을 베이스로 하는 반도체 기억 장치에 적용함으로써, 저전원 전압간에 있어서도, 소면적 또한 신뢰성이 높은 메모리 어레이를 실현할 수 있음과 동시에, 확실하게 감지 동작 마진을 확보하여, 안정적으로 감지 동작을 실행할 수 있다.
본 발명을 상세히 설명하여 나타냈지만, 이것은 예시를 위한 것일 뿐이며, 한정되는 것은 아니고, 발명의 정신과 범위는 첨부의 청구의 범위에 의해서만 한정되는 것이 분명히 이해될 것이다.

Claims (10)

  1. 반도체 기억 장치에 있어서,
    행렬 형상으로 배열되고, 각각이, 정보를 기억하기 위한 캐패시터를 갖는 복수의 메모리 셀을 포함하는 메모리 어레이,
    상기 메모리 어레이의 메모리 셀 열에 대응하여 배치되고, 또한 제1 게이트 절연막 두께를 갖는 제1 절연 게이트형 전계 효과 트랜지스터를 포함하며, 상기 메모리 어레이의 선택 메모리 셀의 기억 데이터를 증폭하여 래치하는 복수의 감지 증폭기 회로, 및
    상기 제1 게이트 절연막의 막 두께보다 얇은 제2 게이트 절연막 두께를 갖는 제2 절연 게이트형 전계 효과 트랜지스터를 포함하고, 상기 메모리 어레이의 외부에 배치되고, 적어도 상기 메모리 어레이의 메모리 셀의 선택에 관련하는 동작을 실행하는 주변 회로를 포함하고,
    상기 메모리 어레이는, 복수의 감지 증폭기대 및 복수의 서브 워드선 드라이버대에 의해 행 및 열 방향에 있어서 복수의 블록으로 분할되고,
    각 상기 감지 증폭기대에는, 인접하는 대응 블록에 의해 공유되도록 또한 대응 블록의 열에 대응하여 상기 감지 증폭기 회로가 배치되고,
    각 상기 서브 워드선 드라이버대에는, 대응 블록의 서브 워드선을 구동하기 위한 서브 워드선 드라이버가 배치되고,
    각 서브 워드선에는 대응 블록의 행 방향으로 정렬하여 배치되는 메모리 셀이 접속되고, 또한 소정 수의 서브 워드선에 대응하여 행 방향으로 정렬하는 블록에 공통으로 메인 워드선이 배치되며,
    상기 반도체 기억 장치는,
    상기 서브 워드선 드라이버대와 상기 감지 증폭기대가 교차하는 십자대에 배치되고, 활성화시 대응의 감지 증폭기대에 배치된 감지 증폭기 회로에 감지 동작 전원 전압을 공급하는 감지 활성화 드라이버를 더 포함하고,
    상기 감지 활성화 드라이버는,
    제1 감지 증폭기 활성화 신호를 게이트에 받아 도통하여, 제1 전압을 상기 감지 동작 전원 전압으로서 대응의 감지 증폭기 회로에 공급하는 제1 도전형의 제1 절연 게이트형 감지 드라이브 트랜지스터와,
    상기 제1 감지 증폭기 활성화 신호보다 지연되어 활성화되는 제2 감지 증폭기 활성화 신호를 게이트에 받아 도통하여, 상기 제1 전압보다 절대값이 작은 제2 전압을 상기 감지 동작 전원 전압으로서 상기 대응의 감지 증폭기 회로에 전달하는 상기 제1 도전형의 제2 절연 게이트형 감지 드라이브 트랜지스터를 포함하고, 상기 제2 전압은, 상기 메모리 셀의 기억 데이터의 로우 레벨 데이터 및 하이 레벨 데이터 중 한쪽의 데이터에 대응하는 전압 레벨인 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 열에 대응하여 배치되고, 또한 상기 제1 게이트 절연막 두께를 갖는 제3 절연 게이트형 전계 효과 트랜지스터로 구성되며, 각각이 대응의 열에 대하여 배치되는 비트선에 결합되는 비트선 주변 회로를 더 포함하고, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 임계값 전압의 절대값은, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 임계값 전압의 절대값보다도 작은 반도체 기억 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 감지 증폭기 활성화 신호의 활성화시, 감지 증폭기 회로와 대응의 열에 배치된 비트선과의 접속을 고저항 상태로 설정하는 회로를 더 포함하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 설정 회로는,
    상기 비트선을 대응의 감지 증폭기 회로에 결합하는 비트선 분리 게이트 트랜지스터를 포함하고, 상기 비트선 분리 게이트 트랜지스터는, 상기 제1 절연 게이트형 감지 드라이브 트랜지스터의 도통시 고저항 상태로 설정되는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 감지 증폭기 회로에 대응하여 배치되어, 열 선택 신호에 따라 대응의 감지 증폭기 회로를 내부 데이터선에 결합하는 열 선택 게이트 회로를 더 포함하고, 상기 열 선택 게이트 회로는, 상기 제1 절연 게이트형 전계 효과 트랜지스터와 동일한 상기 제1 절연막 두께를 갖는 트랜지스터로 구성되는 반도체 기억 장치.
  10. 각각이, 행렬 형상으로 배열되는 복수의 메모리 셀을 갖고 또한 행 및 열 방향으로 정렬하여 배치되는 복수의 메모리 블록을 포함하는 메모리 어레이를 포함하고, 상기 복수의 메모리 블록은, 행 방향으로 정렬하는 메모리 블록이 행 블록을 구성하고,
    각 메모리 블록에 있어서 메모리 셀 열에 대응하여 배치되어, 각각에 대응의 열의 메모리 셀이 접속하는 복수의 비트선쌍, 및
    상기 행 블록에 대응하여, 인접 행 블록에 공유되도록 배치되는 복수의 감지 증폭기대를 포함하고, 상기 감지 증폭기대는, 대응의 행 블록의 메모리 셀 열에 대응하여 배치되고, 활성화시, 대응의 행 블록의 선택 메모리 셀의 데이터를 검지하고 또한 증폭하는 복수의 감지 증폭기 회로와, 대응 감지 증폭기대의 감지 증폭기 회로를 활성화하는 감지 활성화 드라이버를 포함하며, 상기 감지 활성화 드라이버는, (i) 제1 감지 증폭기 활성화 신호를 게이트에 받아 도통하여, 제1 전압을 상기 감지 동작 전원 전압으로서 대응의 감지 증폭기 회로에 공급하는 제1 도전형의 제1 절연 게이트형 감지 드라이브 트랜지스터와, (ii) 상기 제1 감지 증폭기 활성화 신호보다 지연되어 활성화되는 제2 감지 증폭기 활성화 신호를 게이트에 받아 도통하여, 상기 제1 전압보다 절대값이 작은 제2 전압을 상기 감지 동작 전원 전압으로서 상기 대응의 감지 증폭기 회로에 전달하는 상기 제1 도전형의 제2 절연 게이트형 감지 드라이브 트랜지스터를 포함하고, 상기 제2 전압은, 상기 메모리 셀의 기억 데이터의 로우 레벨 데이터 및 하이 레벨 데이터 중 한쪽의 데이터에 대응하는 전압 레벨이고,
    각 메모리 블록의 비트선에 대응하여 배치되고, 또한 대응의 감지 증폭기대에 배치되어, 각각이 소정의 동작을 실행하는 복수의 비트선 주변 회로를 포함하고, 상기 대응의 감지 증폭기대에 배치되는 감지 증폭기 회로, 감지 활성화 드라이버 및 비트선 주변 회로를 포함하는 감지 증폭기대 내의 회로는, 동일 게이트 절연막 두께의 대내의 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고, 또한 상기 감지 증폭기 회로를 구성하는 제1 도전형의 제1 절연 게이트형 전계 효과 트랜지스터의 임계값 전압의 절대값은, 상기 비트선 주변 회로의 상기 제1 도전형의 대내의 절연 게이트형 전계 효과 트랜지스터의 임계값 전압의 절대값보다 작고,
    상기 메모리 어레이에 대응하여 배치되어, 상기 메모리 어레이 내의 메모리 셀의 선택에 관련하는 동작을 실행하는 어레이 주변 회로를 포함하고, 상기 어레이 주변 회로는, 상기 대내의 절연 게이트형 전계 효과 트랜지스터보다 게이트 절연막 두께가 얇은 주변 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 반도체 기억 장치.
KR1020040075556A 2003-09-26 2004-09-21 정확히 번인 테스트를 실행할 수 있는 반도체 기억 장치 KR100726298B1 (ko)

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005092963A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性記憶装置
JP2006228261A (ja) * 2005-02-15 2006-08-31 Micron Technology Inc デジット線絶縁ゲートの負電圧駆動
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
CN101258556B (zh) * 2005-09-09 2010-09-15 富士通半导体股份有限公司 半导体集成电路
JP4874627B2 (ja) * 2005-11-01 2012-02-15 エルピーダメモリ株式会社 半導体記憶装置
JP4899666B2 (ja) * 2006-06-30 2012-03-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7679978B1 (en) * 2007-07-11 2010-03-16 Sun Microsystems, Inc. Scheme for screening weak memory cell
US20090103350A1 (en) * 2007-10-18 2009-04-23 Michael Kund Method of Testing an Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Integrated Circuit
US8107280B2 (en) * 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
US8445828B2 (en) * 2010-07-01 2013-05-21 Silicon Optronics, Inc. High dynamic range image sensor with in pixel memory
US8331132B2 (en) 2010-08-03 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive write bit line and word line adjusting mechanism for memory
US8791723B2 (en) * 2012-08-17 2014-07-29 Alpha And Omega Semiconductor Incorporated Three-dimensional high voltage gate driver integrated circuit
US9654714B2 (en) 2013-11-01 2017-05-16 Silicon Optronics, Inc. Shared pixel with fixed conversion gain

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980086383A (ko) * 1997-05-14 1998-12-05 기다오까 다까시 반도체 장치 및 그 제조방법
JP2002008370A (ja) * 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0757465A (ja) 1993-08-06 1995-03-03 Mitsubishi Electric Corp 半導体回路装置
JP3561012B2 (ja) * 1994-11-07 2004-09-02 株式会社ルネサステクノロジ 半導体集積回路装置
JP3853513B2 (ja) * 1998-04-09 2006-12-06 エルピーダメモリ株式会社 ダイナミック型ｒａｍ
JP2000243085A (ja) * 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
JP3319427B2 (ja) 1999-04-08 2002-09-03 日本電気株式会社 半導体メモリ装置
JP2001015704A (ja) * 1999-06-29 2001-01-19 Hitachi Ltd 半導体集積回路
JP2001024168A (ja) * 1999-07-08 2001-01-26 Hitachi Ltd 半導体記憶装置
JP4614481B2 (ja) * 1999-08-30 2011-01-19 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980086383A (ko) * 1997-05-14 1998-12-05 기다오까 다까시 반도체 장치 및 그 제조방법
JP2002008370A (ja) * 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置

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