KR100388589B1 - 로직 혼재 메모리 - Google Patents

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KR100388589B1
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도사까가쯔미
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미쓰비시덴키 가부시키가이샤
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Abstract

메모리 회로에 있어서, 고전압이 인가되는 영역을 제외하는 주변 회로에 논리 회로의 트랜지스터와 동일 공정으로 형성되는 트랜지스터를 이용한다.
제조 공정을 간략화하고, 또한 고속 동작하는 로직 내장 메모리가 제공된다.

Description

로직 혼재 메모리{LOGIC-MERGED MEMORY}
본 발명은, 반도체 집적 회로 장치에 관한 것으로, 특히, 논리 회로와 다이내믹·랜덤·액세스·메모리(DRAM)가 동일 칩 상에 혼재되는 반도체 집적 회로 장치에 관한 것이다.
최근, 고도한 처리를 고속으로 실행하기 위해, 메모리와 논리 회로가 동일 칩 상에 집적화된 시스템 LSI 또는 로직 혼재 메모리라 불리는 반도체 집적 회로 장치가 실현되어 있다.
도 26은 종래의 반도체 집적 회로 장치의 전체의 구성을 개략적으로 나타낸 도면이다. 도 26에 있어서, 반도체 집적 회로 장치(1)는, 소정의 처리를 실행하는 논리 회로(2)와, 이 논리 회로(2)가 사용하는 데이터를 저장하는 DRAM(다이내믹·랜덤·액세스·메모리) 회로(3)를 포함한다.
DRAM 회로(3)는 각각이 행렬형으로 배열되는 복수의 DRAM 메모리셀을 갖는 메모리셀 어레이 MA0-MA3과, 이들 메모리셀 어레이 MA0­MA3 사이의 십자 형상의 중앙 영역에 배치되는 DRAM 주변 회로 DPH를 포함한다. DRAM 주변 회로 DPH는, 이 메모리셀 어레이 MA0-MA3에의 액세스 동작 및 논리 회로(2)와 DRAM 회로(3) 사이의 데이터의 전송을 행하는 회로 및 내부 전압을 발생하는 내부 전압 발생 회로를 포함한다.
이 반도체 집적 회로 장치(1)에 있어서, 논리 회로(2)와 DRAM 회로(3) 사이의 데이터 전송은, 반도체 집적 회로 장치(1)가 형성되는 칩 상의 내부 배선을 통해 행해진다. 내부 데이터 버스는 핀 단자의 제한을 받지 않기 때문에, 내부 데이터 버스 폭을 크게 취할 수 있고, 한번에 전송하는 것이 가능한 데이터 비트의 수를 많게 할 수가 있어, 고속의 데이터 전송이 실현된다.
또한, 내부 배선에 의해 데이터 버스를 구성하고, 또한 논리 회로(2)와 DRAM 회로(3) 사이의 제어 신호선도 내부 배선이며, 프린트 기판 상의 배선에 비교하여, 그 배선 용량은 작고, 고속으로 데이터/신호의 전송을 행할 수 있고, 또한 배선 부하 용량이 작기 때문에, 작은 전류 구동력으로 내부 배선을 구동할 수가 있어, 소비 전력을 대폭 저감시킬 수가 있다. 이러한 DRAM 회로와 논리 회로가 혼재된 반도체 집적 회로 장치에 있어서는, DRAM 회로의 신뢰성 및 논리 회로의 고속성의 양방의 요건을 만족시킬 필요가 있다.
도 27a는, 도 26에 도시한 논리 회로(2)의 구성 요소인 MOS 트랜지스터의 개략 단면 구조를 나타내는 도면이다. 도 27a에 있어서, 이 논리 회로(2)의 구성 요소인 MOS 트랜지스터 (이하, 논리 트랜지스터 LTR이라 칭한다)는, 반도체 기판 영역(2a) 표면에 형성되는 고농도 불순물 영역(2b 및 2c)과, 이들 불순물 영역(2b 및 2c) 사이의 채널 영역 상에 게이트 절연막(2e)을 통해 형성되는 게이트 전극층(2d)을 포함한다. 이 게이트 절연막(2e)은, 막 두께 Tox1을 갖는다. 논리 회로(2)는, 저소비 전력으로 고속으로 동작하는 것이 요구된다. 따라서, 이 논리 트랜지스터 LTR의 게이트 절연막(2e)의 막 두께 Tox1은 충분히 얇게 되고, 이 논리 트랜지스터의 임계치 전압의 절대치 Vth는, 충분히 작게 된다. 임계치 전압의 절대치를 작게 함으로써, 저전원 전압 하에 있어도, 이 논리 트랜지스터 LTR을 충분히 깊은 온 상태로 설정하고, 큰 전류 구동력으로 내부 노드 (신호선)의 충방전을 행하게 한다.
도 27b는 DRAM 회로(3)에 포함되는 MOS 트랜지스터 (절연 게이트형 전계 효과 트랜지스터)의 개략 단면 구조를 나타내는 도면이다. 이 도 27b에 도시한 DRAM 회로의 구성 요소인 MOS 트랜지스터 (이하, DRAM 트랜지스터 DTR이라 칭한다)는, 반도체 기판 영역(3a) 표면 사이에 있어서 형성되는 고농도 불순물 영역(3b 및 3c)과, 이들 불순물 영역(3b 및 3c) 사이의 채널 영역 상에 게이트 절연막(3e)을 통해 형성되는 게이트 전극층(3d)을 포함한다. 이 게이트 절연막(3e)은, 막 두께 Toxm을 갖는다.
DRAM 트랜지스터 DTR의 게이트 절연막(3e)의 막 두께 Toxm은, 논리 트랜지스터 LTR의 게이트 절연막(2e)의 막 두께 Tox1보다도 두껍게 된다. DRAM 회로(3)에있어서는, 선택 워드선에는, 전원 전압보다도 높은 승압 전압 Vpp가 인가되고, 또한 공유 감지 증폭기 구성에 있어서 비트선과 감지 증폭기 회로를 선택적으로 접속하는 비트선 분리 게이트에는, 임계치 전압 손실을 저감시키기 위해, 고전압이 마찬가지로 인가된다. 이들 고전압이 인가되더라도, 그 신뢰성이 손상되지 않도록 하기 위해서, DRAM 트랜지스터 DTR의 게이트 절연막(3e)의 막 두께 Toxm이 논리 트랜지스터 LTR보다도 두껍게 된다.
종래, 이 종류의 반도체 집적 회로 장치에 있어서는, 이들 게이트 절연막의 두꺼운 DRAM 트랜지스터와 게이트 절연막의 얇은 논리 트랜지스터를 동일 칩 상에서 구별하여 만드는 이중 옥사이드(Dual oxide) 프로세스가 이용되도록 되어 있다. 이 이중 옥사이드 프로세스에 있어서는, DRAM 트랜지스터 및 논리 트랜지스터의 게이트 절연막을 동일 공정에서 형성한 후, 계속해서 DRAM 트랜지스터를 레지스트로 마스크하여, 논리 트랜지스터의 게이트 절연막을 얇게 한다. 이 후 다시, DRAM 트랜지스터 및 논리 트랜지스터의 게이트 절연막을 두껍게 한다. 논리 트랜지스터의 에칭 시의 손상을 작게 하고, 또한 게이트 절연막의 막 두께의 제어성을 높게 하기 위해서, 논리 트랜지스터의 게이트 절연막을 일단 에칭에 의해 얇게 한 후 다시 예를 들면 CVD법에 의해 두껍게 한다.
DRAM 회로에 있어서는, DRAM 주변 회로 DPH 및 메모리셀 어레이 MA0-MA3에 포함되는 MOS 트랜지스터는, 전부 DRAM 트랜지스터로 형성한다.
논리 트랜지스터는, 그 임계치 전압의 절대치가 작기 때문에, 오프 상태 시에 있어서의 누설 전류 (오프 누설 전류)가 크다. 소자수가 매우 많은 DRAM 회로에서 사용하기 위해서는, 스탠바이 시에 있어서의 DRAM 회로의 누설 전류를 무시할 수 없는 크기로 되어, 논리 트랜지스터를 DRAM 회로에서 이용하는 것은 곤란하였다.
또한, DRAM 트랜지스터는, 그 게이트 절연막(3e)의 막 두께 Toxm을 두껍게 하여 임계치 전압의 절대치를 높게 설정하고 있다. 한편, 후에 설명하는 바와 같은 비트선 상의 메모리셀 데이터를 검지 및 증폭하고 또한 래치하는 감지 증폭기 회로는, 고감도이고 또한 고속으로 감지 동작을 행하는 것이 요구되고, M0S 트랜지스터의 임계치 전압의 절대치를 작게 하는 것이 요구된다. 이러한 다른 임계치 전압은, 채널 영역으로의 이온 주입에 의한 임계치 전압의 조정 등에 의해 실현하고 있다.
메모리셀 어레이 MA0-MA3에 포함되는 감지 증폭기 회로의 MOS 트랜지스터 등과 같이, 작은 임계치 전압의 절대치가 요구되는 트랜지스터를, 상술된 바와 같이, DRAM 트랜지스터로 구성하면, 저임계치 전압화를 위해, 이온 주입에 의한 임계치 전압의 조정 등을 위해 공정수 및 마스크수가 증가하고, 반도체 집적 회로 장치의 비용을 높게 한다고 하는 문제가 생긴다.
또한, DRAM 주변 회로는, MOS 트랜지스터의 임계치 전압이 비교적 높고, 논리 회로에 비교하여 고속 동작할 수 없다고 하는 문제가 있었다.
그러나, 제조 프로세스의 간략화를 위해, 저임계치 전압의 (임계치 전압의 절대치가 작다) 논리 트랜지스터를, DRAM 회로 내의 저임계치 전압 MOS 트랜지스터에 대해 이용한 경우, 이하의 문제가 생긴다.
DRAM 회로에 있어서는, 불량 비트를 스크리닝하기 위해서 가속 시험이 행해진다. 가속 시험에 있어서는, 인가 전압 및 동작 온도를 높게 한다. 이 가속 시험에 있어서, 메모리셀의 비트선에 고전압을 인가하고, 메모리셀 캐패시터의 전압 가속을 행한다. 감지 증폭기 회로는, 비트선에 대해 설치되어 있고, 이 감지 증폭기 회로에 논리 트랜지스터를 이용한 경우, 논리 트랜지스터에 가속 전압이 인가된다. 논리 트랜지스터는 게이트 절연막이 얇기 때문에, 그 내압이 작고, 가속 시험 시에 논리 트랜지스터가 파괴될 가능성이 있다. 이 때문에, 가속 시험 시 충분한 고전압을 비트선에 인가하여 가속을 행할 수 없고, 비교적 낮은 가속 전압을 인가할 필요가 있어, 전압 스트레스를 충분히 인가하기 때문에 이 가속 테스트의 시간이 길어진다고 하는 문제가 생긴다. 또한, 충분히 스크리닝을 한정된 시간 내에서 행할 수 없게 된다고 하는 문제가 생긴다.
또한, DRAM 회로에 있어서 논리 트랜지스터를 이용한 경우, 이 논리 트랜지스터는 저임계치 전압 MOS 트랜지스터이며, 오프 누설 전류가 크고, DRAM 회로의 스탠바이 전류를 충분히 작게 할 수 없게 된다고 하는 문제가 있다.
본 발명의 목적은, DRAM 회로의 신뢰성 및 소비 전류를 증가시키지 않고 또한, 공정수를 증가시키지 않고 고속 동작하는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 목적은, 공정수를 증가시키지 않고 확실하게 DRAM 회로의 가속 테스트 시, 충분한 고전압을 비트선에 인가하는 것이 가능한 반도체 집적 회로장치를 제공하는 것이다.
본 발명에 따른 반도체 집적 회로 장치는, 요약하면, DRAM 회로 내에 있어서도, 워드선 드라이브 회로 및 내부 전압 발생 회로 등의 고전압이 인가되는 MOS 트랜지스터를 제외하는 MOS 트랜지스터에는, 논리 트랜지스터를 이용한다.
DRAM 회로 내에 있어서, 고전압이 인가되는 트랜지스터 이외에는 논리 트랜지스터로 구성된다. 따라서, DRAM 회로 내에 있어서, 고전압이 인가되는 MOS 트랜지스터는 DRAM 트랜지스터로 구성되고, 고전압이 인가되어도, 그 내압은 충분히 보증되어 있고, 신뢰성이 보증된다. 또한, 논리 트랜지스터를 DRAM 회로 내에서 사용함으로써, 고속 동작성이 보증된다.
감지 증폭기 회로를 논리 트랜지스터로 구성함으로써, 감지 증폭기 회로를 논리 회로 형성 시 동시에 형성할 수가 있어, 마스크수 및 공정수의 증가를 억제할 수가 있다.
또한 비트선 분리 트랜지스터를 감지 증폭기 회로와 비트선 이퀄라이즈 회로 사이에 설치함으로써, 가속 시험 시, 감지 증폭기와 비트선을 분리하여, 이퀄라이즈 회로로부터 비트선으로 고전압을 인가할 수가 있어, 감지 증폭기 회로의 논리 트랜지스터에 악영향을 미치지 않고 비트선에 충분히 높은 가속 전압을 인가할 수가 있다.
또한, 감지 증폭기 드라이브의 백 게이트 바이어스를 깊게 함으로써, 오프 누설 전류를 방지할 수가 있다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해명백해질 것이다.
도 1은 본 발명의 실시예 1에 따르는 반도체 집적 회로 장치의 전체의 구성을 개략적으로 나타내는 도면.
도 2는 본 발명의 실시예 2에 따르는 반도체 집적 회로 장치의 전체의 구성을 개략적으로 나타내는 도면.
도 3은 도 2에 도시한 반도체 집적 회로 장치의 감지 증폭기대의 구성을 보다 상세히 나타내는 도면.
도 4는 도 2에 도시한 DRAM 회로의, 메모리셀 어레이의 구성을 개략적으로 나타내는 도면.
도 5는 도 3에 도시한 회로의 각 트랜지스터의 배치의 레이아웃을 개략적으로 나타내는 도면.
도 6은 도 5에 도시한 라인 5A-5A에 따른 단면 구성을 개략적으로 나타내는 도면.
도 7은 도 4에 도시한 서브 디코더에 포함되는 서브 디코드 회로의 구성을 나타내는 도면.
도 8은 도 7에 도시한 서브 디코더의 각 트랜지스터의 레이아웃을 개략적으로 나타내는 도면.
도 9는 도 8에 도시한 라인 8A-8A에 따른 단면 구조를 개략적으로 나타내는 도면.
도 10은 본 발명의 실시예 3에 따르는 반도체 집적 회로 장치의 감지 증폭기대의 구성을 개략적으로 나타내는 도면.
도 11은 도 10에 도시한 감지 증폭기대의 각 트랜지스터의 배치를 개략적으로 나타내는 도면.
도 12는 도 11에 도시한 트랜지스터 레이아웃의 감지 증폭기 드라이브 트랜지스터의 등가 회로를 나타내는 도면.
도 13은 본 발명의 실시예 3의 변경예의 트랜지스터의 레이아웃을 개략적으로 나타내는 도면.
도 14는 도 13에 도시한 트랜지스터 레이아웃의 감지 증폭기 드라이브 트랜지스터의 등가 회로를 나타내는 도면.
도 15는 본 발명의 실시예 4에 있어서의 비트선 분리 게이트의 상태를 개략적으로 나타내는 도면.
도 16은 본 발명의 실시예 4에 있어서의 비트선 전압 가속 동작 시의 신호의 레이아웃 파형을 도시한 도면.
도 17은 본 발명의 실시예 4에 있어서의 비트선 가속 전압 발생부의 구성을 개략적으로 나타내는 도면.
도 18은 본 발명의 실시예 4에 있어서의 테스트 모드 지시 신호 발생부의 구성을 개략적으로 나타내는 도면.
도 19는 본 발명의 실시예 4에 있어서의 테스트 모드 지시 신호 발생의 다른 구성을 개략적으로 나타내는 도면.
도 20은 본 발명의 실시예 4에 있어서의 비트선 분리 지시 신호 발생부의 구성을 개략적으로 나타내는 도면.
도 21은 본 발명의 실시예 4에 있어서의 비트선 분리 지시 신호 발생부의 다른 구성을 개략적으로 나타내는 도면.
도 22는 도 21에 도시한 비트선 분리 지시 신호 발생부의 동작 시에서의 비트선 이퀄라이즈 지시 신호의 발생 형태를 나타내는 신호 파형도.
도 23a는 본 발명의 실시예 4에 있어서의 비트선 이퀄라이즈 지시 신호 발생부의 구성을 개략적으로 나타내며, 도 23b는 도 23a에 도시한 회로의 동작을 나타내는 신호 파형도.
도 24는 도 23a에 도시한 어레이 활성화 신호 발생부의 구성을 개략적으로 나타내는 도면.
도 25a는 본 발명의 실시예 4에 있어서의 비트선 이퀄라이즈 지시 신호 발생부의 다른 구성을 개략적으로 나타내고, 도 25b는 도 25a에 도시한 회로의 동작을 나타내는 신호 파형도.
도 26은 종래의 반도체 집적 회로 장치의 전체의 구성을 개략적으로 나타내는 도면.
도 27a는 논리 트랜지스터의 단면 구조를 개략적으로 나타내고, 도 27b는 DRAM 트랜지스터의 단면 구조를 개략적으로 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 집적 회로 장치
2 :논리 회로
3 : DRAM 회로
MA0-MA3 : 메모리셀 어레이
4a-4d :로우 디코더
5a-5d : 컬럼 디코더
6a-6d : 전치 증폭기/라이트 드라이버
7a-7d : 전원계 회로
8 : 제어 회로
SAB : 감지 증폭기대
NT1-NT10 : MOS 트랜지스터
PQ1, PQ2, NQ1-NQ4 : MOS 트랜지스터
MT : 메모리셀 트랜지스터
20l, 20r : P웰
21l, 21r : 하부 N웰
22l, 22r : P형 기판
23 : N웰
20u, 20d : P웰
21 : 하부 N웰
PSD0-PSDq, NSD0-NSDq : 감지 증폭기 드라이브 트랜지스터
11l, 1lr :비트선 이퀄라이즈 회로
12l, 12r : 비트선 분리 게이트
13 : 감지 증폭기 회로
14 : 열 선택 게이트
40a, 40b : 비트선 분리 게이트군
SKG : 감지 증폭기 회로군
MB#A, MB#B : 메모리 행 블록
[실시예 1]
도 1은, 본 발명의 실시예 1에 따르는 반도체 집적 회로 장치의 전체의 구성을 개략적으로 나타낸 도면이다. 도 1에 있어서, 이 반도체 집적 회로 장치(1)는, 논리 트랜지스터 LTR을 구성 요소로 하는 논리 회로(2)와, 주변 회로가 논리 회로(2)의 논리 트랜지스터와 동일 제조 공정에서 형성되는 논리 트랜지스터 LTR을 구성 요소로서 포함하는 DRAM 회로(3)를 포함한다.
이 DRAM 회로(3)는, DRAM 회로(3)의 배치 영역의 4분할 영역에 배치되고, 각각이 행렬형으로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이 MA0-MA3과, 메모리셀 어레이 MA0-MA3 각각에 대응하여 배치되고, 대응의 메모리셀 어레이의 어드레스 지정된 행 (워드선)을 선택 상태로 구동하기 위한 로우 디코더(4a-4d)와, 메모리셀 어레이 MA0-MA3 각각에 대응하여 설치되고, 어드레스 지정된 열을 선택하기 위한 열 선택 신호를 생성하는 컬럼 디코더(5a-5d)와, 컬럼 디코더(5a-5d) 각각에 대응하여 설치되고, 대응의 컬럼 디코더(5a-5d)에 의해 선택된 열과 데이터의 수수를 행하는 전치 증폭기/라이트 드라이버(6a-6d)와, DRAM 회로(3)의 중앙부에 배치되고, 이들 메모리셀 어레이 MA0-MA3에의 액세스 동작을 제어하는 제어 회로(8)를 포함한다.
제어 회로(8)는, 논리 회로(2)로부터 제공되는 제어 신호 (커맨드)에 따라서 DRAM 회로(3)의 내부 동작을 제어하기 위한 제어 신호를 생성한다.
DRAM 회로(3)는, 또한, 로우 디코더(4a 및 4c) 사이의 영역에 배치되는 전원계 회로(7a)와, 로우 디코더(4b 및 4d)의 사이의 영역에 배치되는 전원계 회로(7c)와, 전치 증폭기/라이트 드라이버(6a 및 6b) 사이의 영역에 배치되는 전원계 회로(7b)와, 전치 증폭기/라이트 드라이버(6c 및 6d) 사이의 영역에 배치되는 전원계 회로(7d)를 포함한다. 전원계 회로(7a-7d)는, 외부로부터 제공되는 전원 전압을 내려 어레이 전원 전압을 생성하는 강압 회로, 선택 워드선 상에 전달되는 고전압 Vpp를 생성하는 승압 회로, 기판 바이어스 등에 사용되는 마이너스 전압 VBB를 발생하는 마이너스 전압 발생 회로, 비트선 프리차지/이퀄라이즈 전압 VBL을 생성하는 비트선 프리차지 전압 발생 회로, 및 메모리셀 캐패시터의 셀 플레이트에 제공되는 셀 플레이트 전압 VCP를 생성하는 셀 플레이트 전압 발생 회로를 포함한다.
이 DRAM 주변 회로에 있어서, 컬럼 디코더(5a-5d), 전치 증폭기/라이트 드라이버(6a-6d) 및 제어 회로(8)가 구성 요소로서, 논리 트랜지스터 LTR을 포함한다. 논리 트랜지스터는, 상술한 바와 같이, 게이트 절연막의 막 두께가 얇고, 임계치 전압의 절대치가 작다. 따라서, 이들 제어 회로(8), 컬럼 디코더(5a-5d), 전치 증폭기/라이트 드라이버(6a-6d)에 구성 요소로서 논리 트랜지스터를 이용함으로써, 이들 회로 부분을, 저전원 전압 하에서 고속 동작시킬 수 있다. 컬럼 디코더(5a-5d) 및 전치 증폭기/라이트 드라이버(6a-6d)는 열 선택 동작 시에 동작하는 열계 회로이고, 그 수는, 행 선택에 관련된 메모리셀 어레이 내에 설치되는 회로 및 로우 디코더에 포함되는 단위 디코드 회로의 수에 비교하여 적다. 따라서, 이들 컬럼 디코더(5a-5d), 전치 증폭기/라이트 드라이버(6a-6d) 및 제어 회로(8)에 논리트랜지스터 LTR을 이용하여도, 그 수가 적기 때문에, 오프 누설 전류는 작고, 스탠바이 상태 시에 있어서의 소비 전류의 증대는 특별히 문제는 생기지 않는다.
메모리셀 어레이 MA0-MA3 및 로우 디코더(4a-4d)에는, 게이트 절연막이 두꺼운 DRAM 트랜지스터를 이용한다. 이에 따라, 선택 워드선 상에 승압 전압 VPP가 인가되더라도, 확실하게 그 내압 특성을 보증할 수가 있다.
전원계 회로(7a-7d)에 있어서는, 외부 전원 전압을 받는 경우, 비교적 고전압이 인가된다. 또한, 전원계 회로(7a-7d)는, 정확한 전압 레벨의 내부 전압을 안정적으로 생성할 필요가 있고, 이들 전원계 회로는 실질적으로, 아날로그 동작 (전류 미러 동작 및 소스 폴로워 모드 동작 등)을 행하고 있고, 오프 누설 전류의 영향을 억제하여 정확한 내부 전압 발생 동작을 보증하기 위해서, 임계치 전압의 절대치가 큰 DRAM 트랜지스터를 사용한다. 이에 따라, 안정적으로 원하는 전압 레벨의 내부 전압을 생성할 수가 있다.
논리 회로(2) 및 DRAM 주변 회로의 열관련(column-related) 회로 및 제어 회로(8)에는, 동일 제조 공정에서 형성되는 논리 트랜지스터를 구성 요소로서 이용한다. 동일 공정에서 형성되는 MOS 트랜지스터는, 그 게이트 절연막의 막 두께, 막의 재료, 및 게이트 전극층의 막 두께 및 재료, 채널 영역의 불순물 농도 프로필, 및 임계치 전압이 동일해진다.
이상과 같이, 본 발명의 실시예 1에 따르면, DRAM 회로의 열관련 회로 및 제어 회로를, 논리 회로의 MOS 트랜지스터와 동일 제조 공정에서 형성되는 논리 트랜지스터로 구성하고 있고, 스탠바이 상태 시에 있어서의 누설 전류를 증대시키지 않고 저전원 전압 하에서도 고속 동작하는 DRAM 회로를 실현할 수가 있다. 즉, 오프 누설 전류량이 문제가 되지 않고, 또한 고전압이 인가되지 않는 회로를, 논리 회로와 동일 제조 공정에서 형성되는 MOS 트랜지스터를 사용하고 있기 때문에, 스탠바이 전류를 허용치 이하로 유지하여 고속 동작하는 DRAM 회로를 얻을 수 있어, 따라서 고속 동작하는 반도체 집적 회로 장치를 실현할 수가 있다.
[실시예 2]
도 2는, 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 전체의 구성을 개략적으로 나타낸 도면이다. 이 도 2에 도시한 반도체 집적 회로 장치(1)에 있어서는, 메모리셀 어레이 MA0-MA3의 각각이, 행 방향으로 연장하는 감지 증폭기대 SAB에 의해 복수의 메모리 블록 MB로 분할된다. 감지 증폭기대 SAB는, 메모리 블록의 각 열에 대응하여 설치되는 감지 증폭기 회로를 포함한다. 이 감지 증폭기 회로를, 논리 회로(2)에 포함되는 논리 트랜지스터 LTR과 동일 공정에서 제작되는 MOS 트랜지스터로 구성한다.
컬럼 디코더(5a-5d)는, 각각 대응의 메모리셀 어레이 MA0-MA3에 포함되는 메모리 블록 MB에 공통으로 설치된다. DRAM 회로(3)에 있어서는, 메모리셀 어레이 MA0-MA3에 있어서, 선택 시 예를 들면 128비트의 메모리셀이 동시에 선택된다. 따라서, 컬럼 디코더(5a-5d) 각각에 포함되는 단위 디코드 회로의 수는, 로우 디코더(4a)에 포함되는 단위 로우 디코드 회로의 수보다도 충분히 적다. 앞에서의 실시예 1과 마찬가지로, 이 열관련 회로인 컬럼 디코더(5a-5d) 및 전치 증폭기/라이트 드라이버(6a-6d)를, 논리 회로(2)의 구성 요소인 논리 트랜지스터와 동일 논리 트랜지스터로 구성함으로써, 오프 누설 전류의 증가를 억제하면서 고속 동작이 실현된다. 또한 제어 회로(8)는, 실시예 1과 마찬가지로, 논리 트랜지스터로 구성되고, 논리 회로(2)로부터의 제어 신호 및 어드레스 신호에 따라서 고속으로 동작한다.
로우 디코더(4a-4d) 및 전원계 회로(7a-7d)가 DRAM 트랜지스터로 구성되는 것은, 실시예 1과 마찬가지이다.
감지 증폭기대 SAB에 포함되는 감지 증폭기 회로를, 논리 트랜지스터로 형성함으로써, 이 감지 증폭기 회로의 구성 요소인 MOS 트랜지스터의 임계치 조정을 위한 이온 주입 공정이 불필요해지고, 마스크수 및 공정수를 저감시킬 수가 있다. 메모리 블록 MB에 포함되는 메모리셀은, DRAM 트랜지스터로 구성된다.
도 3은, 본 발명의 실시예 2에 있어서의 1개의 감지 증폭기 회로에 관련된 부분의 구성을 나타내는 도면이다. 도 3에 있어서, 감지 증폭기대 SAB는, 메모리 블록 MBL 및 MBR에 의해 공유된다. 감지 증폭기대 SAB에 있어서는, 감지 증폭기 회로(13)와, 열 선택 신호 Y에 따라서 감지 증폭기 회로(13)를 도시하지 않은 내부 데이터선 IO 및 /IO에 접속하는 열 선택 게이트(14)가 설치된다.
감지 증폭기 회로(13)에 대응하여, 메모리 블록 MBL에 있어서는 비트선 BLL 및 ZBLL이 배치되고, 또한 메모리 블록 MBR에 있어서는, 비트선 BLR 및 ZBLR이 배치된다. 이들 비트선 BLL 및 ZBLL과 비트선 BLR 및 ZBLR과 도시하지 않은 워드선 WL (서브 워드선)의 교차부에 대응하여 메모리셀 MC가 배치된다. 도 3에 있어서는, 메모리 블록 MBR에 있어서, 워드선 WL과 보조 비트선 ZBLR의 교차부에 대응하여 배치되는 메모리셀 MC를 대표적으로 나타낸다. 이 메모리셀 MC는, 셀 플레이트 전극에 셀 플레이트 전압 VCP를 받아 정보를 기억하는 메모리셀 캐패시터 Cm과, 워드선 WL 상의 전압에 응답하여 도통하고 메모리셀 캐패시터 Cm을 비트선 ZBLR에 접속하는 메모리 트랜지스터 MT를 포함한다. 이 메모리 트랜지스터 MT에는, 워드선 WL 상에는 선택 시, 승압 전압 VPP가 인가되기 때문에, 게이트 절연막의 두꺼운 DRAM 트랜지스터가 이용된다.
비트선 BLL 및 ZBLL에 대해서는, 비트선 이퀄라이즈 지시 신호 BLEQL의 활성화 시 도통하고, 비트선 이퀄라이즈 전압 VBL을 비트선 BLL 및 ZBLL로 전달하는 비트선 이퀄라이즈 회로(11l)와, 비트선 분리 지시 신호 BLIL에 따라서 비트선 BLL 및 ZBLL을 감지 증폭기 회로(13)에 접속하는 비트선 분리 게이트(121)가 설치되어 있다.
비트선 BLR 및 /BLR에 대해, 마찬가지로 비트선 이퀄라이즈 지시 신호 BLEQR의 활성화 시 도통하고 비트선 프리차지 전압 VBL을 비트선 BLR 및 ZBLR로 전달하는 비트선 이퀄라이즈 회로(11r)와, 비트선 분리 지시 신호 BLR에 따라서 비트선 BLR 및 ZBLR을 감지 증폭기 회로(13)에 접속하는 비트선 분리 게이트(12r)가 설치된다.
비트선 이퀄라이즈 회로(11l)는, 비트선 이퀄라이즈 지시 신호 BLEQL에 응답하여 도통하고 비트선 BLL 및 ZBLL을 이퀄라이즈하는 이퀄라이즈용 N채널 MOS 트랜지스터 NT3과, 비트선 이퀄라이즈 지시 신호 BLEQL에 응답하여 비트선 프리차지 전압 VBL을 비트선 BLL 및 ZBLL로 전달하는 비트선 프리차지용 N채널 MOS 트랜지스터NT1 및 NT2를 포함한다.
비트선 분리 게이트(12l)는, 비트선 분리 지시 신호 BLIL이 H레벨일 때 도통하고, 비트선 BLL 및 ZBLL을 각각 감지 노드 Sa 및 Sb에 접속하는 N채널 MOS 트랜지스터 NT7 및 NT8을 포함한다.
비트선 이퀄라이즈 회로(1lr)는, 비트선 이퀄라이즈 지시 신호 BLEQR에 응답하여 도통하고 비트선 BLR 및 ZBLR에 프리차지 전압 VBL을 전달하는 프리차지용 N채널 MOS 트랜지스터 NT4 및 NT5와, 비트선 이퀄라이즈 지시 신호 BLEQR에 응답하여 도통하고, 비트선 BLR 및 ZBLR을 접속하는 이퀄라이즈용 N채널 MOS 트랜지스터 NT6을 포함한다.
비트선 분리 게이트(12r)는, 비트선 분리 지시 신호 BLIR이 H 레벨일 때 도통하여 비트선 BLR 및 ZBLR을 각각 감지 노드 Sa 및 Sb에 접속하는 N채널 MOS 트랜지스터 NT9 및 NT10을 포함한다.
비트선 이퀄라이즈 회로(11l 및 1lr)를, 각각, 비트선 BLL 및 ZBLL의 쌍 및 비트선 BLR 및 ZBLR의 쌍에 설치함으로써, 이들 비트선 BLL, ZBLL, BLR 및 ZBLR의 프리차지/이퀄라이즈를 고속으로 행할 수 있어, 소위 RAS 프리차지 시간 tRP를 짧게 할 수가 있어, 사이클 시간을 단축할 수가 있다.
비트선 이퀄라이즈 지시 신호 BLEQL 및 BLEQR은, 프리차지 전압 VBL을 고속으로 비트선 BLL, BLR, ZBLL, ZBLR로 전달하기 위해서, 어레이 전원 전압 Vccs보다도 높은 전압 레벨로 설정된다. 따라서, 이들 비트선 이퀄라이즈 회로(l1l, 11r) 에 포함되는 MOS 트랜지스터 NT1-NT6은, DRAM 트랜지스터로 구성된다. 또한 이들 MOS 트랜지스터 NT1-NT6의 임계치 전압을 안정화시키기 위해서, 이들 백 게이트에는, 마이너스 전압 VBB가 인가된다. 백 게이트 바이어스 전압 VBB는, 또한 메모리셀 트랜지스터 MT의 백 게이트로도 제공된다.
비트선 분리 게이트(12l 및 12r)는, 감지 증폭기 회로(13)에 대해 판독 전압을 고속으로 전달하고, 또한 감지 증폭기 회로(13)에 의해 증폭된 데이터를 메모리셀에 재기입하기 때문에, 승압 전압 VPP 레벨의 비트선 분리 신호 BLIL 또는 BLIR을 수신한다. 따라서, 이들 비트선 분리 게이트(121 및 12r)의 MOS 트랜지스터는 NT7-NT10은, DRAM 트랜지스터로 구성된다. 이들 MOS 트랜지스터 NT7-NT10의 백 게이트로는, 마이너스의 바이어스 전압 VBB가 더욱 인가된다.
감지 증폭기 회로(13)는, 교차 결합된 P채널 MOS 트랜지스터 PQ1 및 PQ2와, 교차 결합된 N채널 MOS 트랜지스터 NQ1 및 NQ2를 포함한다. MOS 트랜지스터 PQ1 및 NQ1이, 감지 노드 Sb를 입력 노드로 하고, 감지 노드 Sa를 출력 노드로 하는 CM0S 인버터를 구성하고, MOS 트랜지스터 PQ2 및 NQ2가, 감지 노드 Sa를 입력 노드로 하고, 감지 노드 Sb를 출력 노드로 하는 CM0S 인버터를 구성한다.
감지 증폭기 회로(13)의 MOS 트랜지스터 PQ1, NQ1, PQ2, NQ2는, 감지 감도 및 감지 속도의 관점으로부터, 그 임계치 전압의 절대치는 될 수 있는 한 작은 것이 바람직하다 (미소 전위를 고속으로 증폭할 수가 있다). 따라서, 이 감지 증폭기 회로(13)에는, 논리 트랜지스터가 MOS 트랜지스터 PQl, NQ1, PQ2, NQ2로서 이용된다. 될 수 있는 한 임계치 전압의 절대치를 작게 하기 위해서, MOS 트랜지스터 PQ1, PQ2의 백 게이트로는, 어레이 전원 전압 Vccs가 제공되고, MOS 트랜지스터NQ1, NQ2의 백 게이트로는, 접지 전압 Vss가 제공된다.
열 선택 게이트(14)는, 열 선택 신호 Y에 응답하여 감지 노드 Sb 및 Sa 상의 전위를 각각 내부 데이터선/IO 및 IO에 전달하는 N채널 MOS 트랜지스터 NQ3 및 NQ4를 포함한다. 이들 열 선택 게이트(14)는, 될 수 있는 한 고속이며 또한 임계치 전압의 손실을 따르지 않고 내부 데이터선 I0, /I0와 감지 노드 Sb 및 Sa 사이에서 데이터 신호의 전송을 행할 필요가 있다. 따라서, 이 열 선택 게이트(14)에는, MOS 트랜지스터 NQ3 및 NQ4로서, 논리 트랜지스터가 이용된다.
MOS 트랜지스터 NQ5 및 NQ4의 백 게이트로는, 또한, 그 임계치 전압을 될 수 있는 한 작게 하기 위해서 접지 전압 Vss가 제공된다.
도 3에 도시한 바와 같이, 감지 증폭기 회로(13)에 논리 트랜지스터를 이용함으로써, 감지 증폭기 회로를 논리 회로 형성 공정과 동일 공정에서 형성할 수가 있다. 따라서, 감지 증폭기 회로(13)에 DRAM 트랜지스터를 사용하여, 그 임계치 전압을 조정하기 위한 이온 주입을 행하는 공정이 불필요해져, 마스크수 및 공정수를 저감할 수가 있다.
또, 감지 증폭기 회로(13)로 제공되는 어레이 (감지) 전원 전압 Vccs는, 약 2.0V이고, 논리 회로의 동작 전원 전압은 1.8V이다. 따라서, 이 감지 증폭기 회로(13)에, 논리 회로의 구성 요소인 논리 트랜지스터와 동일 게이트 절연막 막 두께의 트랜지스터를 이용하여도, 이들의 게이트에 인가되는 전압은, 대개 논리 회로의 동작 전원 전압과 동일 정도이기 때문에, 충분히 내압 특성은 보증된다.
도 4는, 1개의 메모리셀 어레이의 구성을 개략적으로 나타낸 도면이다. 메모리셀 어레이 MA(MA0-MA3)는, 복수의 메모리 행 블록 MB#0-MB#n으로 분할된다. 메모리 행 블록 MB#0-MB#n의 각각은, 행 방향으로 정렬하여 배치되는 복수의 메모리셀 어레이를 포함한다. 즉, 메모리 행 블록 MB#i는, 행 방향으로 정렬하여 배치되는 메모리 서브 어레이 MSAi0-MSAip를 포함한다.
메모리 행 블록 MB#0-MB#n 각각에 대응하여, 행 어드레스 신호를 디코드하는 로우 디코드 회로 RD0-RDn이 설치된다. 메모리 행 블록 MB#i(i=0-n)에 있어서는, 메모리 서브 어레이 MSAi0-MSAip에 공통으로, 로우 디코드 회로 RDi로부터의 행 선택 신호를 전달하는 메인 워드선 ZMWL이 행 방향으로 연장하여 배치된다.
메모리 서브 어레이 MSAi0-MSAip 각각은, 메모리셀의 각 행에 대응하여 배치되고, 각각에 대응의 행의 메모리셀이 접속하는 서브 워드선 SWL을 포함한다. 메모리 서브 어레이 MSAi0-MSAip 각각에, 워드선 서브 디코더 SDi0-SDiq가 설치된다. 메모리 서브 어레이 MSAij의 양측에 워드선 서브 디코드 회로가 교대로 배치된다. 워드선 서브 디코더는, 도 4에 있어서, 메모리셀 어레이 MSA10 및 MSA11에 대하여 도시한 바와 같이, 대응의 메인 워드선 ZMWL 상의 신호 전위에 응답하여, 인접하는 메모리 서브 어레이 내의 서브 워드선을 모두 선택 상태로 구동하는 워드선 서브 디코드 회로를 포함한다. 이 워드선 서브 디코드 회로가, 열 방향으로, 메모리 서브 어레이의 양측에 교대로 배치되고, 이에 따라 워드선 서브 디코드 회로의 피치 조건을 완화한다.
열 방향에 인접하는 메모리 행 블록 사이에 감지 증폭기대 SAB1-SABn이 배치되고, 메모리 행 블록 MB#0 및 MB#n의 외측에, 또한 감지 증폭기대 SAB0 및 SABn+1이 각각 배치된다. 이 감지 증폭기대 SAB1-SABn에 있어서, 도 3에 도시한 구성이, 각 대응의 메모리 서브 어레이의 각 열 (비트선쌍)에 대하여 설치된다.
도 5는, 감지 증폭기대의 회로의 레이아웃을 개략적으로 나타내는 도면이다. 메모리 서브 어레이 MSAL 및 MSAR은, P형 웰(20l 및 20r)에 각각 형성된다. 이들 P웰(20l 및 20r) 상에, 메모리셀 MC가 배열된다.
P웰(20l 및 20r)은, 열 방향에 있어서, 하부 N웰 (하부 N웰에 달하는 월 영역: 21l 및 21r)에 의해 상호 분리된다. 이 하부 N웰(21l 및 21r) 사이에, P형 기판 영역이 배치되고, 이 P형 기판 영역 표면부가 중앙부에 배열되는 N웰(23)에 의해 P형 기판 영역(22l) 및 P형 기판 영역(22r)으로 분할된다.
P웰(20l 및 20r)에는, 마이너스 전압 VBB가 바이어스 전압으로서 인가되고, 메모리셀 트랜지스터의 임계치 전압의 안정화를 도모한다. 한편, 하부 N웰(21l 및 21r)에는, 고전압 VPP가 인가되고, P형 기판 영역(22l 및 22r)은, 접지 전압 Vss가 인가된다. N웰(23)에는, 어레이 전원 전압 Vccs가 인가된다.
이 P웰(20l) 표면에, 하부 N웰 (월 영역: 21l) 근방에, 도 3에 도시한 이퀄라이즈용 N채널 MOS 트랜지스터 NT1-NT3이 형성된다. 이퀄라이즈용 N채널 MOS 트랜지스터 NT1-3에 근접하여, P웰(20l) 표면에, 도 3에 도시한 비트선 분리 게이트의 MOS 트랜지스터 NT7 및 NT8이 형성된다.
기판 영역(22l) 표면에는, 열 선택 게이트(14)에 포함되는 MOS 트랜지스터 NQ3 및 NQ4가 형성되고, 기판 영역(22r)에, 도 3에 도시한 감지 증폭기 회로(13)의 N채널 MOS 트랜지스터 NQ1 및 NQ2가 형성된다.
중앙의 N웰(23)에는, 도 3에 도시한 감지 증폭기 회로(13)의 P채널 MOS 트랜지스터 PQ1 및 PQ2가 형성된다.
MOS 트랜지스터 NQ1-NQ4 및 MOS 트랜지스터 PQ1 및 PQ2는, 논리 트랜지스터이고, 게이트 절연막은 얇다. 이들 감지 증폭기 회로의 MOS 트랜지스터는, 임계치 전압의 절대치는 될 수 있는 한 작은 쪽이 바람직하기 때문에, 이들 기판 영역(221 및 22r)을 접지 전압 Vss로 바이어스하고, 또한 N웰(23)을, 어레이 전원 전압 Vccs에 바이어스한다. 비트선 분리 게이트용 MOS 트랜지스터 NT7-10 및 이퀄라이즈용 MOS 트랜지스터 NT1-NT6은 DRAM 트랜지스터이며, 메모리셀과 동일한 P웰 영역 내에 형성되고, 그 백 게이트에 마이너스 전압 VBB를 받는다.
도 6은, 도 5에 도시한 라인(5A-5A)에 따른 단면 구조를 나타내는 도면이다. 도 6에 도시한 바와 같이, 하부 N웰(21l)은, 열 방향에 있어서, P웰(20l)을 둘러싸 도록 형성되고, 또한 하부 N웰(21r)도, P웰(20r)을 열 방향에 있어서 둘러싸도록 형성된다. 이 하부 N웰(21l 및 21r)은, P형 기판(22) 내에 매립되어 있고, 고전압 VPP에 하부 N웰(21l 및 21r)을 바이어스함으로써, 방사선 복사 또는 기판 전류에 의한 전자-정공쌍 발생 시에 있어서도, 확실하게, 전자를 하부 N웰(21l 및 21r)에서 흡수할 수가 있어, P웰(20l 및 20r)에 형성되는 메모리셀의 캐패시터에 노이즈에 의해 발생한 전자가 축적되는 것을 방지할 수가 있어, 소프트 에러의 발생을 방지한다.
P웰(20l 및 20r)은, 각각, 메모리셀이 형성되는 영역(20lm 및 20rm)과, 주변 회로의 비트선 프리차지 회로(11l 및 11r) 및 비트선 분리 게이트(12l 및 12r)가형성되는 주변 영역(20lp)을 포함한다. 하부 N웰(21l 및 21r)을 열 방향에 있어서 분리함으로써, 감지 증폭기 회로 및 열 선택 회로의 구성 요소인 논리 트랜지스터를 형성하고 또한 그 임계치 전압의 절대치를 작게 할 수가 있다.
또한, 하부 N웰(21l 및 21r)은, 열 방향에 있어서 분리되어 있고, 그 표면으로까지 연장하는 월 영역 (하부 N웰의 종단 영역)에 있어서는, 트랜지스터는 형성되지 않는다. 월 영역은, 통상의 N웰이며, 하부 웰 형성 후에 형성된다. 따라서, 비트선 분리 게이트 및 이퀄라이즈 회로를 구성하는 MOS 트랜지스터와 열 선택 게이트 및 감지 증폭기 회로를 구성하는 N채널 MOS 트랜지스터 사이의 거리를, 이 하부 N웰(21l 및 21r)의 월 영역 (종단 영역)에 의해 크게 할 수가 있다. 따라서, DRAM 트랜지스터 및 논리 트랜지스터 사이의 거리를 충분하게 취할 수 있어, 게이트 절연막의 막 두께가 다르고, 이 영역에 있어서 단차가 큰 경우에 있어서도, 패터닝 시 노광 광의 헐레이션 등의 영향을 받지 않고 정확하게 레지스트 패턴을 형성할 수가 있고, 또 에칭 시, 이 단차 영역에서의 조사 이온의 반사에 의한 오버 에칭이 생기는 것을 방지할 수가 있고, 정확하게 원하는 특성 (패턴 및 피쳐 사이즈, 게이트 절연막 막 두께)을 갖는 DRAM 트랜지스터 및 논리 트랜지스터를, 비교적 근접한 영역 내에 형성할 수가 있다.
또, 하부 N웰(21l 및 21r)은, 어레이 전원 전압 Vccs에 바이어스되어도 좋다. 단, 후에 설명하는 워드선 서브 디코드 회로 배치를 위해, 고전압 VPP에 바이어스된 N웰은 필요해진다. P웰(20l 및 20r)과 하부 N웰(21l 및 21r)이 역 바이어스 상태에 있고, 또한 하부 N웰에 의해 기판 전류에 의한 임팩트 이온 또는 방사선조사에 의한 전자가 흡수되는 전압 레벨로, 이 하부 N웰이 바이어스되면 좋다.
도 7은, 서브 디코더 SD00-SDnq에 포함되는 워드선 서브 디코드 회로의 구성을 나타내는 도면이다. 도 7에 있어서, 워드선 서브 디코드 회로는, 메인 워드선 ZMWL 상의 신호가 접지 전압 레벨일 때 도통하고, 서브 디코드 신호 SD를 서브 워드선 SWL 상에 전달하는 P채널 MOS 트랜지스터 PT1과, 메인 워드선 ZMWL 상의 신호가 H 레벨일 때 도통하고, 서브 워드선 SWL을 접지 전압 레벨로 구동하는 N채널 MOS 트랜지스터 NT15와, 서브 디코드 신호 ZSD가 H 레벨일 때 도통하고, 서브 워드선 SWL을 접지 전압 레벨로 방전하는 N채널 MOS 트랜지스터 NT16을 포함한다.
이들 MOS 트랜지스터 PT1, NT15 및 NT16은, 서브 디코드 신호 SD가, 진폭이 승압 전압 VPP 레벨이며, DRAM 트랜지스터로 구성된다. 서브 디코드 신호 ZSD는 서브 디코드 신호 SD와 상보인 신호이며, 진폭 O-Vccs를 갖는다.
메인 워드선 ZMWL은, 1개의 메모리 서브 어레이에 있어서 복수의 서브 워드선에 대해 1개의 메인 워드선이 설치되어 있고, 서브 디코드 신호 SD에 의해, 복수의 서브 워드선 중 1개를 선택한다. 메인 워드선 ZMWL이 비선택 상태의 승압 전압 VPP 레벨일 때, MOS 트랜지스터 PT1가 비도통 상태이며, 한편 MOS 트랜지스터 NT15가 도통 상태로 되고, 서브 워드선 SWL은 사브 디코드 신호 SD의 논리 레벨임에도 불구하고, 접지 전압 레벨로 보유되고, 비선택 상태로 유지된다.
메인 워드선 ZMWL이 선택 상태의 접지 전압으로 구동되면, MOS 트랜지스터 PT1이 도통하고, 또한 MOS 트랜지스터 NT15가 비도통 상태가 된다. 서브 디코드 신호 SD가 접지 전압 레벨일 때, MOS 트랜지스터 PT1은, 서브 워드선 SWL을 접지전압 레벨로까지 구동할 수 없다 (임계치 전압분의 전압 강하가 이 MOS 트랜지스터 PT1에 있어서 발생된다). 서브 워드선 SWL이 부유 상태가 되는 것을 방지하기 위해서, 서브 디코드 신호 ZSD가 H 레벨로 되고, MOS 트랜지스터 NT16을 온 상태로서 서브 워드선 SWL을 접지 전압 레벨로 유지한다.
서브 디코드 신호 SD가 선택 상태의 고전압 (승압 전압) VPP 레벨일 때, MOS 트랜지스터 PT1을 통해 서브 워드선 SWL로 고전압 VPP가 전달된다. 이 때에는 디코드 신호 ZSD는 L 레벨이며, MOS 트랜지스터 NT16은 비도통 상태에 있다. 워드선 서브 디코드 회로에는 고전압 VPP가 인가되고, 또한 서브 디코드 신호 SD의 진폭이 고전압 VPP 레벨이며, 또한 메인 워드선 ZMWL도 고전압 VPP 레벨의 진폭을 갖는다. 따라서, 이들 행 선택에 관련된 회로 (로우 디코더를 포함한다)는, DRAM 트랜지스터로 구성된다.
도 8은, 도 7에 도시한 워드선 서브 디코드 회로의 레이아웃을 개략적으로 나타내는 도면이다. 도 8에 있어서, 메모리셀이 P웰(20u 및 20d) 표면에 형성된다. 이들 P웰(20u 및 20d)이 행 방향으로 정렬되어 있고, 바이어스 전압 VBB가 인가된다. 이들 P웰(20u 및 20d)은, 서브 디코드대를 배치하기 위해서, 하부 N웰(21)에 의해 행 방향에 있어서 분리된다.
P웰(20u 및 20d)의, 서브 디코더대에 근접하는 영역에, 서브 워드선을 방전하기 위한 N채널 MOS 트랜지스터 NT15 및 NT16이 형성된다. 이들 P웰(20u 및 20d) 사이의 하부 N웰(21) 표면에, P채널 MOS 트랜지스터 PT1이 형성된다. 또한, MOS 트랜지스터 NT15 및 NT16의 백 게이트는 마이너스 전압 VBB에 바이어스된다. 한편, P채널 MOS 트랜지스터 PT1의 백 게이트는, 고전압 VPP로 바이어스된다.
도 9는, 도 8의 라인(8A-8A)에 따른 단면 구조를 개략적으로 나타낸 도면이다. 하부 N웰(21)은, P 기판(22) 표면에 형성된다. 이 하부 N웰(21) 표면에, 상호 분리하여 P웰(20u 및 20d)이 형성된다. P웰(20u 및 20d) 사이의 영역에 있어서, 하부 N웰(21)은, 그 표면이 노출하도록 형성된다. 이들 P웰(20u 및 20d)은, 메모리셀이 표면에 형성되는 메모리셀 영역(20um 및 20dm)과, 서브 디코더대에 가까운 영역에 있고 서브 디코더를 형성하는 서브 디코더 트랜지스터 형성 영역(20up 및 20dp)을 각각, 포함한다.
이 구성의 경우, 워드선 서브 디코드 회로의 MOS 트랜지스터 NT15 및 NT16을, 메모리셀 형성 영역과 동일 웰 영역 내에 형성할 수가 있어, 별도로 웰 영역을 형성할 필요가 없고, 서브 디코더대의 점유 면적을 저감시킬 수가 있다. 워드선 서브 디코드 회로의 방전용의 MOS 트랜지스터 NT15 및 NT16의 백 게이트는, 접지 전압 Vss에 바이어스되어도 좋다. 이 경우에는, 도 9에 도시한 하부 N웰(21)의 서브 디코더대의 한가운데의 영역에, P웰을 더욱 형성하고, 이 P웰을 접지 전압이 바이어스한다. 이 경우에는, P채널 MOS 트랜지스터 PT1이, 이 접지 전압에 바이어스된 P웰의 양측의 하부 N웰 영역 내에 형성된다.
이상과 같이, 본 발명의 실시예 2에 따르면, 감지 증폭기 회로 및 열 선택 게이트를 논리 트랜지스터로 구성하고 있기 때문에, 감지 증폭기 트랜지스터의 임계치 전압 조정을 위한 마스크 및 공정이 불필요해져, DRAM 회로의 제조 공정이 간략화된다.
또한, 열 방향에 있어서, 메모리셀 배치를 위한 P웰을 둘러싸는 하부 N웰을 분리하여 기판 영역을 노출시켜서, 거기에 감지 증폭기 회로 및 열 선택 게이트를 배치하고 있기 때문에, 복잡한 구성을 이용하지 않고 용이하게 논리 트랜지스터를 형성하고, 또한, 백 게이트 바이어스를, 원하는 전압 레벨로 설정하여 저임계치 전압의 논리 트랜지스터의 특성을 충분히 살릴 수 있다.
[실시예 3]
도 10은, 본 발명의 실시예 3에 따르는 반도체 집적 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면이다. 이 도 10에 있어서는, 2개의 메모리 행 블록 MB#a 및 MB#b 사이의 감지 증폭기대 SAB의 구성을 개략적으로 나타낸다. 감지 증폭기대 SAB에 있어서는, 메모리 행 블록 MB#a 및 MB#b의 각 비트선쌍에 대응하여 설치되는 감지 증폭기 회로를 포함하는 감지 증폭기 회로군 SKG가 배치된다. 감지 증폭기 회로군 SKG에 포함되는 감지 증폭기 회로의 소스 노드는, 앞의 도 3에 도시한 바와 같이, P드라이브 신호선 S2P 및 N드라이브 신호선 S2N에 결합된다.
P드라이브 신호선 S2P 및 N드라이브 신호선 S2N와 평행하게 감지 (어레이) 전원선 Vccs 및 감지 접지선 Vss가 배치된다.
감지 증폭기대 SAB에 있어서 또한, 행 방향에 인접하는 메모리 서브 어레이 사이의 서브 디코더대 SWD#0-SWD#q와 교차하는 영역에 있어서, 감지 증폭기 활성화 신호 ZS0P의 활성화에 응답하여 도통하는 P채널 MOS 트랜지스터 PSD0-PSDq가 감지 전원선 Vcc와 P드라이브 신호선 S2P 사이에 배치된다. 또한, 감지 접지선 Vssc와 N드라이브 신호선 S2N 사이에, 감지 증폭기 활성화 신호 SON의 활성화에 응답하여도통하는 N채널 MOS 트랜지스터 NSD0-NSDq가 배치된다.
P드라이브 신호선 S2P 및 N드라이브 신호선 S2N에 의해 감지 증폭기 회로의 소스 노드를 공통으로 접속함으로써, 감지 증폭기 회로의 소스 노드에 전위 분포가 생기는 것을 억제하여, 각 감지 증폭기 회로의 감지 동작 조건을 동일하게 한다. 또한, 감지 증폭기 드라이브용의 MOS 트랜지스터 PSD0-PSDq 및 NSD0-NSDq를 감지 증폭기대와 서브디코더대와의 교차 영역 (십자대)으로 분산하여 배치시킴으로써, 이 영역에는 메모리셀이 존재하지 않기 때문에, 비교적 게이트 폭이 큰 MOS 트랜지스터를 여유를 갖고 배치시킬 수 있어, 감지 증폭기 회로의 충방전 전류를 충분히 여유를 갖고 공급할 수가 있다.
감지 증폭기 드라이브 트랜지스터 PSD0-PSDq 및 NSD0-NSDq는, 스탠바이 상태시, 오프 누설 전류를 충분히 작게 할 필요가 있다. 이것은, 감지 드라이브 신호선 S2P 및 S2N이, 이퀄라이즈 회로 SEQ에 의해 비트선과 마찬가지의 중간 전압 레벨로 프리차지되기 때문이다. 감지 증폭기 회로에 있어서는, 도 3에 도시한 바와 같이 드라이브 신호선 S2P 및 S2N이 중간 전압 VBL 레벨로 프리차지된 경우, MOS 트랜지스터 PQ1, PQ2, NQ1, NQ2는 게이트, 드레인 및 소스가 전부 동일 전압 레벨로 되어, 오프 누설 전류는 흐르지 않는다.
감지 증폭기 드라이브 트랜지스터의 합계의 수는, 감지 증폭기대의 수와 서브 디코드대의 수의 곱으로 되고, 매우 큰 수가 되어, 그 합계의 게이트 폭이 커지기 때문에, 드라이브 트랜지스터 PSD0-PSDq 및 NSD0-NSDq는 그 임계치 전압을 절대치를 높게 하여, 오프 누설 전류를 저감시킬 필요가 있다.
도 11은, 본 발명의 실시예 3에 있어서의 감지 증폭기 드라이브 트랜지스터의 배치를 개략적으로 나타내는 도면이다. 도 11에 있어서, 메모리셀이, P웰(20lu, 20ru, 20ld, 20rd)에 형성된다. 이들 P웰(20lu, 20ru, 20ld 및 20rd)에는, 앞의 실시예 2에 있어서 도 5에 도시한 바와 같이, 마이너스 전압 VBB가 인가된다. 행 방향으로 정렬하는 P웰 하부에는, 하부 N웰(21l 및 21r)이 각각 형성된다. 열 방향에 인접하는 메모리 블록 사이에 있어서는, 하부 N웰은 분리되어 있고, P형 기판 영역(22l 및 22r) 표면이 노출한다. 이들 P형 기판 영역(221 및 22r) 사이에, 어레이 전원 전압 Vccs를 받는 N웰(23)이 배치된다.
앞의 실시예 2에 있어서 도시한 바와 같이, 감지 증폭기대 SAB에 있어서 P웰 내의 영역에 비트선 분리 게이트용 트랜지스터 BLITr 및 비트선 이퀄라이즈/프리차지용 트랜지스터 BLEQTr이 형성된다. P형 기판 영역(22l) 표면에는, 열 선택 게이트 트랜지스터 CSGTR이 형성되고, N웰(23)에는, 감지 증폭기 회로의 P채널 MOS 트랜지스터 PSATr이 형성되고, P형 기판 영역(22r) 표면에는, 감지 증폭기 회로의 N채널 MOS 트랜지스터 NSATr이 형성된다. 이들은 실시예 2와 마찬가지이다.
감지 증폭기 드라이브 트랜지스터 PSD를, 서브 디코더대 SWD# 내의 하부 N웰(21r) 표면에 형성한다. 또한, 감지 증폭기 드라이브용의 N채널 MOS 트랜지스터 NSD는, 이 서브 디코더대 SWD#와 감지 증폭기대 SAB 양자에 포함되는 P웰(20rd) 내에 형성한다. 이들 감지 증폭기 드라이브 트랜지스터 PSD 및 NSD를, 논리 트랜지스터 LTR에서 형성한다. 하부 N웰(21r)에는 고전압 VPP가 제공되어 있고, 또한 P웰(20rd)에는, 마이너스 전압 VBB가 제공되어 있다.
따라서, 도 12에 도시한 바와 같이, 감지 증폭기 드라이브용의 P채널 MOS 트랜지스터 PSD는, 그 백 게이트에 고전압 VPP를 받고, 감지 증폭기 드라이브용의 N채널 MOS 트랜지스터 NSD는 그 백 게이트에 마이너스 전압 VBB를 받는다. 이들 드라이브 트랜지스터를 논리 트랜지스터 LTR에서 형성하여도, 이들 백 게이트 바이어스 VPP 및 VBB에 의해, 드라이브 트랜지스터 PSD 및 NSD의 임계치 전압의 절대치를 높게 할 수가 있다. 따라서, 감지 증폭기 활성화 신호 ZSOP 및 SON이 비활성 상태일 때에도, 이들 드라이브용 MOS 트랜지스터 PSD 및 NSD는, 깊은 오프 상태로 되고, 이들 드라이브용 MOS 트랜지스터 PSD 및 NSD의 오프 누설 전류를 저감할 수가 있어, 스탠바이 상태 시에 있어서의 소비 전류를 저감시킬 수가 있다.
[변경예]
도 13은, 본 발명의 실시예 3의 변경예의 구성을 개략적으로 나타내는 도면이다. 이 도 13에 도시한 배치에 있어서는, 감지 증폭기 드라이브용의 P채널 MOS 트랜지스터 PSD가, 감지 증폭기대 SAB에 열 방향으로 연장하여 배치되는 N웰(23) 내에 형성된다. 또한 감지 증폭기 드라이브용 N채널 MOS 트랜지스터 NSD가, 이 N웰(23)에 의해 표면 영역이 분할되는 P형 기판 영역(22r) 표면에 형성된다. 다른 구성은 도 11에 도시한 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙인다.
이 도 13에 도시한 배치에 있어서는, MOS 트랜지스터 PSD 및 NSD는 DRAM 트랜지스터로 형성되고, 그 임계치 전압의 절대치는, 비교적 크다 (게이트 절연막이 비교적 두껍기 때문에). 따라서, 도 14에 도시한 바와 같이, P채널 MOS 트랜지스터 PSD의 백 게이트로는, 어레이 전원 전압 Vccs가 인가되고, 또한 N채널 MOS 트랜지스터 NSD의 백 게이트로는, 접지 전압 Vss가 제공된다. 감지 증폭기 드라이브 트랜지스터의 백 게이트 바이어스 전압에, 감지 전원 전원 전압 Vccs 및 접지 전압 Vss를 이용하여도, 드라이브 트랜지스터가 DRAM 트랜지스터이며, 임계치 전압의 절대치는 크고, 이들 드라이브용 MOS 트랜지스터 PSD 및 NSD의 오프 누설 전류는 충분히 억제할 수가 있다.
감지 증폭기 드라이브 트랜지스터의 임계치 전압의 절대치를 크게 함으로써, 감지 증폭기 회로에, 임계치 전압의 절대치가 작은 논리 트랜지스터를 이용하여도, 감지 증폭기 회로 부분에 있어서의 오프 누설 전류를 충분히 억제할 수가 있다.
또한, 감지 증폭기 드라이브 신호선을 스탠바이 상태 시 중간 전압 레벨에 이퀄라이즈하는 감지 이퀄라이즈 회로 SEQ의 트랜지스터는, 오프 누설 전류의 문제가 생기지 않기 때문에, 논리 트랜지스터로 구성되어도 좋고, 또한, 감지 증폭기 이퀄라이즈 제어 신호의 전압 레벨을 높게 하여 고속 이퀄라이즈를 실현하기 위해서, DRAM 트랜지스터로 구성되어도 좋다.
이상과 같이, 본 발명의 실시예 3에 따르면, 감지 증폭기 회로의 드라이브 트랜지스터는, 감지 증폭기대와 서브 디코더대와의 교차 영역에 배치되는 임계치 전압의 절대치가 큰 트랜지스터로 구성하고 있고, 감지 증폭기 회로부에서의 오프 누설 전류를 확실하게 억제할 수가 있다.
또, 메모리셀 어레이 영역 내에, 논리 트랜지스터를 형성했을 때, 이 논리 트랜지스터의 오프 누설 전류가 문제가 되는 경우, 이 논리 트랜지스터의 백 게이트를 역 바이어스 상태로 하는 웰 영역 내에 논리 트랜지스터를 배치하면 좋다. 이러한 논리 트랜지스터로 구성되는 예로서, 기입 데이터와 판독 데이터를 각각 데이터 버스를 통해 전송하는 I0 분리의 구성에 있어서의 차동 증폭형의 판독 열 선택 게이트가 있다.
[실시예 4]
도 15는, 본 발명의 실시예 4에 따르는 DRAM의 감지 증폭기대의 구성을 개략적으로 나타내는 도면이다. 통상, DRAM 회로에 있어서는, 불량 비트를 스크리닝하기 위한 바인 테스트 (가속 시험)가 행해진다. 이 가속 시험은, 고온 및 고전압하에서 DRAM 회로를 동작시켜서, 잠재적인 불량을 현재화시킨다. 이러한 바인 테스트는, 현재, 웨이퍼 레벨에서의 최종 테스트로서 복수의 칩에 대해 일괄하여 실행된다. 이 바인 테스트시에 있어서는, 워드선 WL 및 비트선 BL, ZBL에 고전압을 인가하여, 메모리셀 캐패시터의 절연막의 불량 및 비트선 컨택트 불량 등의 비트선 불량을 현재화시키는 테스트 모드가 있다. 이 바인 테스트 시에, 비트선 BL 및 ZBL에 고전압을 인가한 경우, 감지 증폭기 회로(13)가 논리 트랜지스터로 구성되는 경우, 비트선 상의 고전압에 의해 감지 증폭기 트랜지스터가 파괴될 가능성이 있다. 그래서, 도 15에 도시한 바와 같이, 비트선 분리 게이트(12l 및 12r)를 비도통 상태로 하여, 감지 증폭기 회로(13) 및 열 선택 게이트(CSG: 14)를 비트선 BLL, ZBLL, BLR, ZBLR로부터 분리한다. 이 상태에서, 비트선 이퀄라이즈 회로(11l 및 1lr)의 한쪽 또는 양방을 도통 상태로 하여, 비트선 이퀄라이즈 전압 VBL의 전압 레벨을 상승시킨다. 이에 따라, 감지 증폭기 회로(13) 및 열 선택 게이트(CSG:14)에 대해 아무런 악영향을 미치게 하지 않고, 비트선에 가속 전압을 인가할 수가 있다.
도 16은, 본 발명의 실시예 4에 있어서의 바인 테스트 시퀀스를 나타내는 파형도이다. 도 16에 도시한 바와 같이, 우선 시각 t0에 있어서, 비트선 분리 지시 신호 BLI(BLIL, BLIR)을 고전압 VPP로부터 접지 전압 GND 레벨로 하강하여, 비트선 분리 게이트(12l 및 12r)를 비도통 상태로 설정한다. 감지 증폭기 회로(13)를, 비트선 BL(BLL, BLR) 및 ZBL(ZBLL, ZBLR)로부터 분리한 상태에서, 시각 t1에 있어서, 비트선 이퀄라이즈 전압 VBL을, 중간 전압 Vccs/2로부터 가속 전압 VCCb의 전압 레벨로 설정한다.
계속해서 시각 t2에 있어서, 비트선 이퀄라이즈 지시 신호 BLEQ(BLEQL, BLEQR)를 접지 전압 GND로부터 고전압 VPP 레벨로 상승시켜서, 비트선 이퀄라이즈 회로(111 및 1lr)를 도통 상태로 하고, 이 비트선 이퀄라이즈 전압 VBL에 따라서, 비트선 BL 및 ZBL의 전압 레벨을 가속 전압 VCCb의 전압 레벨로 상승시킨다. 워드선 WL의 전압 레벨은, 이미 고전압 VPP 레벨로 상승하고 있고, 메모리셀 MC에 있어서, 메모리셀 캐패시터의 절연막에 (VCCb-VCP)의 전압이 인가된다. 여기서, VCP는 셀 플레이트 전압이다. 통상 메모리셀 캐패시터 절연막에는, Vccs/2의 전압이 항상 인가되기 때문에, 캐패시터 절연막의 내압 특성을 보증할 필요가 있다. 이 메모리셀 캐패시터 절연막에 인가되는 전압을 가속함으로써, 메모리셀 캐패시터 절연막의 잠재적인 불량을 현재화시킨다.
감지 증폭기 회로(13) 및 열 선택 게이트(CSG: 14)를 비트선으로부터 분리하여 비트선의 가속을 실행함으로써, 감지 증폭기 회로(13) 및 열 선택 게이트(14)를 논리 트랜지스터로 구성하여도, 이들 회로 요소에 고전압이 인가되는 것을 방지할 수가 있어, 정확하게, 캐패시터 절연막 및 비트선의 가속 시험을 행할 수 있다.
도 17은, 본 발명의 실시예 4에 있어서의 비트선 이퀄라이즈 전압 VBL을 발생하는 부분의 구성을 개략적으로 나타내는 도면이다. 도 17에 있어서, 중간 전압 발생부는, 외부 전원 전압 EXV로부터 어레이 전원 전압 (감지 전원 전압) Vccs를 생성하는 어레이 전원 회로(30)와, 어레이 전원 회로(30)로부터의 어레이 전원 전압 Vccs를 받아, Vccs/2의 중간 전압을 발생하는 VBL 발생 회로(31)와, 테스트 모드 시 외부의 테스트 장치로부터 제공되는 가속 전압 Vccb를 받는 패드(32)와, VBL 발생 회로(31)로부터의 출력 전압 및 패드(32)로부터의 전압 Vccb의 한쪽을 테스트 모드 지시 신호 TE에 따라서 선택하여 비트선 이퀄라이즈 전압 VBL을 출력하는 셀렉터(33)를 포함한다.
어레이 전원 회로(30)는, 예를 들면, 비교기와 전류 드라이브 트랜지스터의 피드백 루프를 갖는 내부 강압 회로에서 구성된다. VBL 발생 회로(31)는, 테스트 모드 지시 신호 ZTE의 비활성화 시 (H 레벨) 동작하고, 중간 전압 Vccs/2의 전압을 생성한다. 테스트 모드 지시 신호 ZTE가 활성 상태로 되면, VBL 발생 회로(31)는, 그 중간 전압 발생 동작을 정지한다. 이것은, 예를 들면 VBL 발생 회로(31)에 있어서, 테스트 모드 지시 신호 ZTE의 활성화 시, 그 전원 노드와 접지 노드 사이의 전류가 흐르는 경로가 차단되는 것처럼 구성함으로써 실현된다.
셀렉터(33)는, 테스트 모드 지시 신호 TE가 활성 상태로 되면, 패드(32)로부터의 가속 전압 Vccb를 선택하고, 테스트 모드 지시 신호 TE의 비활성화 시, VBL 발생 회로(31)로부터의 중간 전압을 선택한다. 테스트 모드 지시 신호 TE는, 활성화 시, 그 H 레벨이, 가속 전압 Vccb보다도 높은 전압 레벨로 설정된다 (확실하게 선택 동작을 행하기 위해서).
이 도 17에 도시한 구성에 의해, 테스트 모드 지시 신호 TE가 활성 상태에 있고, 비트선에 가속 전압을 인가하는 테스트 모드 시에 있어서는, 외부로부터 패드(32)로 제공되는 가속 전압 Vccb에 따라서 비트선 이퀄라이즈 전압 VBL의 전압 레벨을 설정할 수가 있다. 패드(32)를 이용하고 있는 것은, 이 가속 테스트로서는, 상술한 바와 같이, 웨이퍼 레벨에서의 바인 테스트를 상정하고 있기 때문이다.
또, VBL 발생 회로(31)가, 비활성화 시 출력 하이 임피던스 상태로 설정되는 구성의 경우 (예를 들면 출력부에 풀업/풀다운 트랜지스터가 배치되어 있고, 이들의 풀업/풀다운 트랜지스터가 모두 오프 상태가 되는 경우), 셀렉터(33)는 특별히 설치할 필요는 없다.
도 18은, 테스트 모드 지시 신호 TE를 발생하는 부분의 구성을 개략적으로 나타내는 도면이다. 도 18에 있어서, 테스트 모드 지시 신호 TE는, 패드(34)를 통해 외부의 테스트 장치로부터 제공된다. 이 외부로부터 패드(34)를 통해 직접 테스트 모드 지시 신호 TE를 설정하는 경우, 가속 전압 Vccb의 전압 레벨에 따라서 테스트 모드 지시 신호 TE의 전압 레벨을 설정할 수가 있어, 도 17에 도시한 셀렉터(33)에 정확하게 선택 동작을 행하게 할 수 있다. 테스트 모드 지시 신호 ZTE는, 테스트 모드 지시 신호 TE의 반전 신호이다. 패드(34)에, 풀다운 저항을 배치함으로써, 패키지 밀봉 후의 동작 모드 시에 있어서도, 패드(34)가 접지 전압 레벨로 고정되기 때문에, 테스트 모드 지시 신호 ZTE가 H 레벨의 비활성 상태로 되고, VBL 발생 회로(31)는 정확하게, 중간 전압 Vccs/2의 레벨의 비트선 이퀄라이즈 전압 VBL을 생성할 수가 있다.
도 19는, 테스트 모드 지시 신호 발생부의 변경예의 구성을 나타내는 도면이다. 도 19에 있어서, 테스트 모드 지시 신호 발생부는, 외부로부터의 커맨드 CMD를 디코드하는 커맨드 디코더(35)와, 커맨드 디코더(35)로부터의 테스트 모드 지시 신호에 따라서 테스트 모드 지시 신호 TE를 활성 상태로 설정하고, 또한 커맨드 디코더(35)로부터의 테스트 모드 종료 지시 신호에 따라서 테스트 모드 지시 신호 TE를 비활성화하는 테스트 모드 설정 회로(36)를 포함한다. 이 테스트 모드 설정 회로(36)는, 테스트 모드 지시 신호 TE를 활성화 시 고전압 VPP 레벨로 설정한다 [도 17에 도시한 셀렉터(33)가 이용되는 경우를 고려하여].
이 도 19에 있어서, 커맨드 디코더(35)로는, 복수의 제어 신호 및 어드레스 신호 비트의 조합으로 동작 모드를 지시하는 커맨드 CMD가 제공된다. 이 커맨드 CMD는 테스트 모드 시, 테스트 모드 설정 신호에 의한 경로 전환에 의해 외부로부터 직접 제공된다 (논리 회로는 통하지 않고). 테스트 모드 설정 회로(36)는, 예를 들면 플립플롭을 포함하고, 테스트 모드 개시 지시 신호에 의해 테스트 모드 지시 신호 TE를 활성 상태로 구동하고, 테스트 모드 종료 지시 신호에 따라서 테스트 모드 지시 신호 TE를 비활성화한다.
이 구성에 따르면, 이 테스트 모드를, 특정한 패드를 통하지 않고, 다른 테스트 모드와 마찬가지의 시퀀스로 설정할 수가 있다.
이 테스트 모드 지시 신호 TE의 활성화에 의해, 비트선 분리 지시 신호 BLI (BLIL 및 BLIR)이 고전압 VPP 레벨로부터 접지 전압 레벨로 저하한다.
도 20은, 비트선 분리 지시 신호 발생부의 구성을 개략적으로 나타내는 도면이다. 도 20에 있어서는, 메모리 행 블록 MB#A 및 MB#B 사이에 설치되는 감지 증폭기대 SAB에 관련된 부분의 구성을 나타낸다. 도 20에 있어서, 감지 증폭기대 SAB는, 감지 증폭기 회로군 SKG와 메모리 행 블록 MB#A를 분리하기 위한 비트선 분리 게이트군(40a)과, 감지 증폭기 회로군 SKG와 메모리 행 블록 MB#B를 분리하기 위한 비트선 분리 게이트군(40b)을 포함한다. 메모리 행 블록 MB#B에 대해서는, 또한, 도시하지 않은 메모리 행 블록 MB#C와 감지 증폭기 회로군 (도시하지 않음)을 공유하기 위한, 비트선 분리 게이트군(40c)이 설치된다. 이 비트선 분리 게이트군(40c)은, 도시하지 않은 메모리 행 블록 MB#C가 선택 상태일 때 (워드선이 선택되었을 때), 비도통 상태로 된다.
비트선 분리 게이트군(40a)에 대해서는, 메모리 행 블록 MB#B를 지정하는 메모리 블록 지정 신호 φbb와 행 선택 동작을 활성화하는 어레이 활성화 신호 RACT를 받는 NAND 회로 NGa와, NAND 회로 NGa의 출력 신호와 테스트 모드 지시 신호 ZTE를 수신하는 AND 회로 AGa가 설치된다. 테스트 모드 지시 신호 ZTE는, 비트선가속 전압 인가 모드 시, 활성 상태의 L 레벨로 설정된다.
비트선 분리 게이트군(40b)에 대해서는, 메모리 행 블록 MB#A를 지정하는 블록 지정 신호 φba와 어레이 활성화 지시 신호 RACT를 받는 NAND 회로 NGb와, NAND회로 NGb의 출력 신호와 테스트 모드 지시 신호 ZTE를 수신하는 AND 회로 AGb가 설치된다.
비트선 분리 게이트군(40c)에 대해서는, 어레이 활성화 지시 신호 RACT와 도시하지 않은 메모리 행 블록 MB#C를 지정하는 블록 지정 신호 φbc를 수신하는 NAND 게이트 NGc와, NAND 회로 NGc의 출력 신호와 테스트 모드 지시 신호 ZTE를 수신하는 AND 회로 AGc가 설치된다. AND 회로 AGa-AGc로부터, 각각 대응의 비트선 분리 게이트군에 대한 비트선 분리 지시 신호가 형성된다.
비트선 가속 전압 인가 모드 이외의 동작 모드시에 있어서는, 테스트 모드 지시 신호 ZTE는, 비활성 상태의 H 레벨이며, AND 회로 AGa-AGc가, 버퍼 회로로서 동작한다.
스탠바이 사이클 시에 있어서는, 어레이 활성화 지시 신호 RACT는 L 레벨이며, NAND 회로 NGa-NGc로부터의 출력 신호는 H 레벨로 되고, 따라서 비트선 분리 게이트군(40a-40c) 각각에 대한 비트선 분리 지시 신호는, H 레벨로 되고, 이들 비트선 분리 게이트군(40a-40c)은 도통 상태로 설정된다.
어레이 활성화 지시 신호 RACT가 H 레벨의 활성 상태로 되면, NAND 회로 NGa-NGc가 인버터 회로로서 동작한다. 메모리 행 블록 MB#A가 지정되었을 때, 블록 지정 신호 φba가 H 레벨로 되고, 따라서 NAND 회로 NGb의 출력 신호가 L 레벨로 되고, 비트선 분리 게이트군(40b)이 비도통 상태로 되고, 감지 증폭기 회로군 SKG와 메모리 블록 MB#B가 분리된다. 블록 지정 신호 φbb 및 φbc는 비선택 상태의 L 레벨이며, 따라서 NAND 회로 NGa 및 NGc의 출력 신호는 H 레벨을 유지하고, 비트선 분리 게이트군(40a 및 40c)은 도통 상태를 유지한다.
메모리 행 블록 MB#A 및 MB#B가 모두 비선택 상태일 때에는, 블록 지정 신호φbb 및 φba는 모두 L 레벨의 비선택 상태에 있고, 따라서, AND 회로 AGa 및 AGb로부터의 비트선 분리 지시 신호는 H 레벨을 유지하고, 비트선 분리 게이트군(40a 및 40b)은 도통 상태를 유지한다.
따라서, 이 도 20에 도시한 구성을 이용함으로써, 비트선 가속 전압 인가 모드 시, 테스트 모드 지시 신호 ZTE에 의해, 모든 비트선 분리 게이트군(40a-40c, …)을 비도통 상태로 하여, 감지 증폭기 회로군 SKG를 각 대응의 메모리분 블록으로부터 분리할 수가 있다. 이후의 비트선 가속 전압 인가 모드 시에는, 통상의 행 선택 동작을 행하여, 각 비트선으로, 전압을 인가하는 구성이 이용된다 (이 구성에 대해서는 후에 설명한다).
또, 어레이 활성화 지시 신호 RACT는, 도 19에 도시한 커맨드 디코더(35)에 대해 행 액세스 커맨드가 제공되고, 메모리셀의 행을 선택하는 동작 모드가 지정되었을 때, 활성 상태로 유지된다. 이 어레이 활성화 지시 신호 RACT는, 로우 액세스 종료를 나타내는 프리차지 커맨드가 제공될 때까지 활성 상태를 유지한다.
도 21은, 비트선 분리 지시 신호 발생부의 변경예를 나타내는 도면이다. 도 21에 있어서, 비트선 분리 게이트군(40a)에 대해, 테스트 모드 지시 신호 TE와 메모리 블록 지정 신호 φba를 수신하는 AND 회로 G0과, 보조 테스트 모드 지시 신호 ZTE와 메모리 블록 지정 신호 φbb를 수신하는 AND 회로 G1과, AND 회로 G0 및 G1의 출력 신호를 수신하는 OR 회로 OGa와, OR 회로 OGa의 출력 신호와 어레이 활성화 지시 신호 RACT를 수신하는 NAND 회로 NGd가 설치된다. 메모리 블록 지정 신호φba 및 φbb는, 각각, 메모리 행 블록 MB#A 및 MB#B가 지정된 것을 나타낸다.
비트선 분리 게이트군(40b)에 대해, 테스트 모드 지시 신호 TE와 메모리 블록 지정 신호 φbb를 수신하는 AND 회로 G2와, 테스트 모드 지시 신호 ZTE와 메모리 블록 지정 신호 φba를 수신하는 AND 회로 G3과, AND 회로 G2 및 G3의 출력 신호를 수신하는 OR 회로 OGb와, OR 회로 OGb의 출력 신호와 어레이 활성화 지시 신호 RACT를 수신하는 NAND 회로 NGe가 설치된다.
비트선 분리 게이트군(40c)에 대해, 테스트 모드 지시 신호 TE와 메모리 블록 지정 신호 φbb를 수신하는 AND 회로 G4와, 테스트 모드 지시 신호 ZTE와 메모리 블록 지정 신호 φbc를 수신하는 AND 회로 G5와, AND 회로 G4 및 G5의 출력 신호를 수신하는 OR 회로 OGc와, OR 회로 OGc의 출력 신호와 어레이 활성화 지시 신호 RACT를 수신하는 NAND 회로 NGf가 설치된다. 메모리 블록 지정 신호 φbc는, 도시하지 않은 메모리 행 블록 MB#C를 지정한다. 이 메모리 행 블록 MB#C는 메모리 행 블록 MB#B와 감지 증폭기 회로를 공유한다.
비트선 가속 전압 인가 모드 시에 있어서 테스트 모드 지시 신호 TE가 H 레벨로 되고, 보조 테스트 모드 지시 신호 ZTE가 L 레벨로 된다. 이 상태에 있어서는, AND 회로 G1, G3 및 G5는, 각각의 출력 신호가 L 레벨로 고정된다. 한편, AND 회로 G0, G2 및 G4가 버퍼로서 동작한다. 메모리 행 블록 MB#B가 지정되었을 때, 메모리 블록 지정 신호 φbb가 H 레벨로 된다. 이 때, AND 회로 G2 및 G4의 출력 신호가 H 레벨로 되고, 따라서 OR 회로 OGb 및 OGc의 출력 신호가 H 레벨로 된다.
어레이 활성화 지시 신호 RACT가 H 레벨로 상승하면, NAND 회로 NGe 및 NGf의 출력 신호가 L 레벨로 되고, 비트선 분리 게이트군(40b 및 40c)이 비도통 상태로 되고, 메모리 행 블록 MB#B가, 감지 증폭기 회로군 SKG로부터 분리된다. 한편, NAND 회로 NGd는, OR 회로 OGa의 출력 신호가 L 레벨이며, H 레벨의 신호를 출력하고, 비트선 분리 게이트군(40a)은 도통 상태에 있고, 감지 증폭기 회로군 SKG는 메모리 행 블록 MB#A에 접속된다. 따라서 메모리 행 블록 MB#B 내에 있어서, 비트선 이퀄라이즈 회로를 통해 비트선 가속 전압을 인가하여도, 논리 트랜지스터로 구성되는 감지 증폭기 회로군 SKG의 감지 증폭기 회로로는, 이 비트선 가속 전압은 전달되지 않고, 감지 증폭기 회로 및 열 선택 게이트가 파괴되는 것을 방지할 수가 있다.
이 상태에 있어서, 메모리 행 블록 MB#A는 감지 증폭기 회로군 SKG에 비트선 분리 게이트군(40a)을 통해 접속되지만, 이 때 메모리 행 블록 MB#A 내에 있어서는, 비트선 이퀄라이즈 회로는 비활성 상태로 유지한다. 선택 메모리 행 블록 MB#B 내에서만, 어레이 활성화 지시 신호 RACT에 따라서, 비트선 이퀄라이즈 회로를 다시 활성 상태로 한다 (도 22 참조). 이에 따라, 외부로부터, 가속 전압 VCCb를 공통으로 메모리셀 어레이의 전 비트선 이퀄라이즈 회로로 공급하여도, 메모리 행 블록 단위로 비트선 (캐패시터 절연막)의 가속을 행할 수 있다.
또 도 20 및 도 21에 도시한 구성에 있어서, 1개의 메모리 행 블록 내에 있어서 복수의 워드선이 동시에 선택 상태로 구동되어도 좋다. 이 테스트 모드는 단순히, 비트선에 고전압을 인가하여, 캐패시터 절연막의 전압 스트레스를 가속하기때문이며, 데이터의 기입/판독은 행할 필요는 없기 때문이다. 이 가속 테스트 후의 불량 비트 검출 시에는, 통상 동작 모드에 따라서 데이터의 기입/판독이 실행된다.
이 비트선 가속 전압 인가 이외의 통상 동작 모드 시에 있어서, 테스트 모드 지시 신호 TE가 L 레벨, 보조 테스트 모드 지시 신호 ZTE가 H 레벨로 되고, AND 회로 G0, G2, 및 G4가 디스에이블 상태로 되어 각각의 출력 신호는 L 레벨로 고정된다. 한편 AND 회로 G1, G3 및 G5가 인에이블되고, 공유 메모리 행 블록 중 상대측의 메모리 행 블록의 선택 시, 쌍을 이루는 비선택 메모리 행 블록의 비트선 분리 게이트군이 비도통 상태로 설정된다.
예를 들면 메모리 행 블록 MB#B가 선택되었을 때, AND 회로 G1이 H 레벨의 신호를 출력하고, 따라서 OR 회로 OGa의 출력 신호는 H 레벨로 된다. 어레이 활성화 지시 신호 RACT의 활성화에 응답하여, NAND 회로 NGd의 출력 신호가 L레벨로 하강한다 (어레이 활성화 지시 신호 RACT의 활성 상태는 H 레벨). 한편, NAND 회로 NGe 및 NGf의 출력 신호는 대응의 OR 회로 OGb 및 OGc의 출력 신호가 L 레벨이기 때문에 H 레벨로 되고, 비트선 분리 게이트군(40b 및 40c)은 도통 상태를 유지하고, 메모리 행 블록 MB#B는, 그 양측에 설치된 감지 증폭기 회로군 SKG에 접속된다. 이에 따라, 공유 감지 증폭기 구성에 있어서 정확하게 비트선쌍의 데이터의 검지 증폭을 행할 수 있다.
도 23a는, 비트선 이퀄라이즈 지시 신호 발생부의 구성을 개략적으로 나타내는 도면이다. 도 23a에 있어서, 비트선 이퀄라이즈 지시 신호 발생부는, 어레이활성화 지시 신호 RACT와 메모리 블록 지정 신호 φbi를 수신하는 NAND 회로(40)와, NAND 회로(40)의 출력 신호와 테스트 모드 지시 신호 TE를 수신하여 비트선 이퀄라이즈 지시 신호 BLEQi를 생성하는 OR 회로(41)를 포함한다. 이 OR 회로(41)가, 각 메모리 행 블록에 대해 설치되고, 메모리 블록 지정 신호 φbi에 의해 지정된 메모리 행 블록 MB#i에 포함되는 비트선 이퀄라이즈 회로의 동작을 제어한다.
비트선 이퀄라이즈 지시 신호 BLEQi는, H 레벨이 고전압 VPP 레벨이며, OR 회로(41)는, 그 한쪽 동작 전원 전압이 고전압 VPP로 된다. 어레이 활성화 지시 신호 RACT 및 메모리 블록 지정 신호 φbi는, DRAM 어레이 주변 전원 전압 레벨이어도 좋다. OR 회로(41)가 레벨 변환 기능을 구비하고 있으면 좋다. 다음에, 이 도 23a에 도시한 비트선 이퀄라이즈 지시 신호 발생부의 동작을 도 23b에 도시한 신호 파형도를 참조하여 설명한다.
비트선 전압 가속 모드 시에 있어서 테스트 모드 지시 신호 TE가 H 레벨의 활성 상태로 되고, OR 회로(41)로부터는, AND 회로(40)의 출력 신호의 논리 레벨에 관계 없이, H 레벨 (고전압 VPP 레벨)의 비트선 이퀄라이즈 지시 신호 BLEQi가 생성된다. 따라서 이 상태에서는, 메모리 행 블록 전체에 있어서, 비트선 이퀄라이즈 지시 신호 BLEQi가 H 레벨로 되고, 각 비트선에 가속 전압 Vccb가 전달되어 가속 테스트가 실행된다.
비트선 가속 전압 인가 테스트가 완료하면, 테스트 모드 지시 신호 TE가 L 레벨로 되고, OR 회로(41)가 버퍼 회로로서 동작한다. 이 상태에 있어서는, 어레이 활성화 지시 신호 RACT와 메모리 블록 지정 신호 φbi에 따라서, 비트선 이퀄라이즈 지시 신호 BLEQi가 생성된다. 메모리 블록 지정 신호 φbi가 L 레벨일 때에는, 비트선 이퀄라이즈 지시 신호 BLEQi는 H 레벨을 유지하고, 비선택 메모리 행 블록에 있어서는 비트선은, 이퀄라이즈 회로에 의해 중간 전압 VBL에 프리차지되고 또한 이퀄라이즈된다. 메모리 블록 지정 신호 φbi가 H 레벨의 선택 상태일 때, NAND 회로(40)의 출력 신호가 L 레벨로 되어, 따라서 비트선 이퀄라이즈 지시 신호 BLEQi가 L 레벨로 되고, 선택 메모리 행 블록에 있어서의 비트선 이퀄라이즈 회로에 의한 이퀄라이즈/프리차지 동작은 정지된다.
도 24는, 어레이 활성화 지시 신호 RACT를 발생하는 부분의 구성을 개략적으로 나타내는 도면이다. 도 24에 있어서, 어레이 활성화 지시 신호 발생부는, 외부에서의 커맨드 CMD를 디코드하는 커맨드 디코더(42)와, 커맨드 디코더(42)로부터의 로우 액세스 지시 신호에 따라서 로우 액세스가 지정된 것을 검출하여, 어레이 활성화 지시 신호 RACT를 활성 상태로 구동하는 로우 액세스 지시 검출 회로(43)를 포함한다. 이 어레이 활성화 지시 신호 RACT에 의해, 행관련 회로가 활성화되고, 행 선택 동작이 행해진다.
메모리 블록 지정 신호 φbi는, 행 어드레스 신호에 포함되는 블록 특정 어드레스에 따라서 생성된다. 따라서 어레이 활성화 지시 신호 RACT가 활성 상태로 되고 나서, 메모리 블록 지정 신호 φbi의 논리 레벨이 결정되고, 메모리 블록 지정 신호의 상태 결정 후 빠른 타이밍으로, 비트선 이퀄라이즈 지시 신호 BLEQi의 상태를 설정할 수가 있다.
이 도 23a에 도시한 비트선 이퀄라이즈 지시 신호 발생부는, 도 20에 도시한비트선 분리 지시 신호 발생부와 조합하여 이용된다. 이에 따라, 전 메모리 블록에 있어서 비트선으로 가속 전압을 전달할 수가 있다.
[비트선 이퀄라이즈 지시 신호 발생부의 변경예]
도 25a는, 비트선 이퀄라이즈 지시 신호 발생부의 변경예를 개략적으로 나타내는 도면이다. 도 25a에 있어서, 비트선 이퀄라이즈 지시 신호 발생부는, 메모리블록 지정 신호 φbi와 어레이 활성화 지시 신호 RACT를 수신하는 NAND 회로(45)와, NAND 회로(45)의 출력 신호를 반전하는 인버터(46)와, 테스트 모드 지시 신호 TE 및 ZTE 에 따라서 인버터(46)의 출력 신호를 통과시키는 CMOS 트랜스미션 게이트(47)와, 테스트 모드 지시 신호 TE 및 ZTE에 응답하여 CMOS 트랜스미션 게이트(47)와 상보적으로 도통하고, NAND 회로(45)의 출력 신호를 통과시키는 CMOS 트랜스미션 게이트(48)를 포함한다.
이들 CMOS 트랜스미션 게이트(47 및 48)의 출력 노드는 공통으로 접속되고, 메모리 행 블록 MB#i에 대한 비트선 이퀄라이즈 지시 신호 BLEQi를 생성한다. CMOS 트랜스미션 게이트(47)는, 테스트 모드 지시 신호 TE의 활성화 시 도통하고, CMOS 트랜스미션 게이트(48)가, 테스트 모드 지시 신호 TE의 비활성화 시 도통한다. 다음에, 도 25a에 도시한 비트선 이퀄라이즈 지시 신호 발생부의 동작을, 도 25b에 도시한 신호 파형도를 참조하여 설명한다.
테스트 모드 지시 신호 TE가 활성화되면, CMOS 트랜스미션 게이트(47)가, 인버터(46)의 출력 신호를 선택하여 비트선 이퀄라이즈 지시 신호 BLEQi를 생성한다. 어레이 활성화 지시 신호 RACT가 L 레벨일 때에는, NAND 회로(45)의 출력 신호가 H레벨로 되고, 따라서 비트선 이퀄라이즈 지시 신호 BLEQi가 L 레벨로 된다. 따라서, 테스트 모드 지시 신호 TE의 활성화 시, 비트선 이퀄라이즈 전압 VBL을 가속 전압 Vccb에 따라서 상승시키더라도, 비트선에는, 이 전압은 전달되지 않는다.
테스트 모드 시에 있어서, 메모리 블록 지정 신호 φbi에 의해 메모리 블록을 지정하고, 또한 어레이 활성화 지시 신호 RACT를 활성 상태로 구동한다. 메모리 블록 지정 신호 φbi가 활성 상태의 H 레벨일 때에는, NAND 회로(45)의 출력 신호가 L 레벨로 되고, 따라서 비트선 이퀄라이즈 지시 신호 BLEQi가 H 레벨로 된다. 한편, 메모리 블록 지시 신호 φbi가 L 레벨의 비활성 상태일 때에는, 스탠바이 상태 시와 마찬가지로, 비트선 이퀄라이즈 지시 신호 BLEQi는 L 레벨을 유지한다. 즉 테스트 모드 시에 있어서, 선택 메모리 블록의 비트선 이퀄라이즈 회로가 동작하고, 가속 전압 Vccb를 비트선 상에 전달한다. 비선택 메모리 블록에 있어서는, 비트선 이퀄라이즈 회로는 비작동 상태에 있고, 비트선은 부유 상태에 있다.
가속 테스트가 완료하면, 테스트 모드 지시 신호 TE가 비활성화되고, CMOS 트랜스미션 게이트(47)가 비도통 상태, CMOS 트랜스미션 게이트(48)가 도통 상태로 된다. 어레이 활성화 지시 신호 RACT가 L 레벨일 때에는, 따라서 NAND 회로(45)의 출력 신호에 따라서 비트선 이퀄라이즈 지시 신호 BLEQi가 H 레벨로 된다. 이에 따라, 각 메모리 블록에 있어서 비트선은, 비트선 이퀄라이즈 회로에 의해 소정의 중간 전압 VBL 레벨로 프리차지되고 또한 이퀄라이즈된다.
어레이 활성화 지시 신호 RACT가 H 레벨로 되면, 메모리 블록 지정 신호 φbi가 H 레벨일 때에는, NAND 회로(45)의 출력 신호가 L 레벨로 되고, 따라서 비트선 이퀄라이즈 지시 신호 BLEQi가 L 레벨로 되고, 비트선 이퀄라이즈 회로가 비작동 상태로 된다. 한편, 메모리 블록 지정 신호 φbi가 L 레벨일 때에는, NAND 회로(45)의 출력 신호는 H 레벨이며, 비트선 이퀄라이즈 지시 신호 BLEQi는 H 레벨을 유지하고, 비선택 메모리 블록에 있어서는 비트선 이퀄라이즈 회로에 의해 비트선의 프리차지/이퀄라이즈가 스탠바이 사이클 시와 마찬가지로 행해진다.
테스트 모드 시에 있어서는, 비트선을 통해 메모리 캐패시터에 대해 고전압을 인가하여 캐패시터 절연막 및 비트선의 전압 스트레스의 가속을 행하는 것 뿐으로, 비트선 전위의 감지 동작은 행해지지 않기 때문에, 각 비선택 메모리 블록에 있어서 비트선이 부유 상태로 보유되어 있어도 아무런 문제는 생기지 않는다.
이 도 25a에 도시한 지정 메모리 블록에 대해서만 비트선 가속 전압을 인가하는 구성은, 도 21에 도시한 구성과 조합하여 이용된다.
또, 도 23b 및 도 25b에 도시한 신호 파형도에 있어서는, 테스트 동작 모드 시, 비트선으로는 가속 전압이 지속적으로 제공되어 있다. 그러나, 이 비트선 전압 가속 동작 모드 시에 있어서, 비트선 이퀄라이즈 지시 신호 BLEQi가 토글되어도 좋다. 테스트 모드 지시 신호 TE와 어레이 활성화 지시 신호 RACT의 AND를 취한 신호를 테스트 모드 지시 신호로서 이용함으로써, 어레이 활성화 지시 신호 RACT에 따른 비트선 가속 전압의 토글 동작을 실현할 수 있고, 다이내믹한 스트레스 가속이 실현된다.
이상과 같이, 본 발명의 실시예 4에 따르면, 비트선 전압 가속 동작 모드 시, 감지 증폭기 회로와 비트선을 비트선 분리 게이트에 의해 분리하여 비트선 이퀄라이즈 회로로부터 각 비트선으로 가속 전압을 인가하도록 구성하고 있기 때문에, 감지 증폭기 회로에 논리 트랜지스터를 이용하여도, 확실하게, 비트선 전압의 가속을 행할 수 있다.
또, 이 비트선 전압 가속은, 워드선 전압의 가속 등의 동작과 조합하여 이용되어도 좋다.
[다른 적용예]
상술한 설명에 있어서는, DRAM 회로에 있어서는, 동일 칩 상에 형성된 논리 회로의 트랜지스터와 동일 제조 공정에서 형성되는 트랜지스터를 선택적으로 이용하고 있다. 그러나, DRAM 단체에 있어서, 주변 제어 회로의 구성 요소의 MOS 트랜지스터의 게이트 절연막의 막 두께를, 메모리부 및 내부 전압 발생 회로의 MOS 트랜지스터의 게이트 절연막보다도 얇게 하는 구성에서도, 본 발명은 적용 가능하다.
이상과 같이, 본 발명에 따르면, DRAM 회로의 구성 요소의 MOS 트랜지스터는, 선택적으로, 논리 회로의 구성 요소의 트랜지스터와 동일 제조 공정에서 구성하도록 하고 있기 때문에, 제조 공정이 간략화되고, 신뢰성을 손상시키지 않고 고속 동작하는 DRAM 회로를 실현할 수가 있다.
이번에 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 설명되며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (17)

  1. 반도체 집적 회로 장치에 있어서,
    절연 게이트형 전계 효과 트랜지스터로 이루어지는 논리 트랜지스터를 구성 요소로서 포함하고, 소정의 처리를 실행하는 논리 회로 및 적어도 상기 논리 회로가 사용하는 데이터를 저장하기 위한 메모리 회로를 포함하며,
    상기 메모리 회로는, 제1 전압을 받아 동작하는 제1 회로와, 상기 제1 전압보다도 높은 전압을 받아 동작하는 제2 회로를 포함하고,
    상기 제1 회로는, 상기 논리 트랜지스터와 적어도 게이트 절연막의 막 두께가 동일한 제1종의 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하며, 또한
    상기 제2 회로는 상기 논리 트랜지스터보다도 게이트 절연막의 막 두께가 두꺼운 제2종의 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 메모리 회로는 또한, 행렬형으로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이를 포함하고,
    상기 제1 회로는, 상기 메모리셀 어레이의 열 선택에 관련된 동작을 행하기 위한 열관련(column-related) 주변 회로를 포함하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제1종의 절연 게이트형 전계 효과 트랜지스터는, 상기 논리 트랜지스터와 동일 제조 공정에서 형성되는 절연 게이트형 전계 효과 트랜지스터인 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 제1 회로는, 상기 논리 회로로부터의 제어 신호에 따라서 내부 동작을 제어하기 위한 동작 제어 신호를 생성하기 위한 주변 제어 회로를 포함하는 반도체 집적 회로 장치.
  5. 제2항에 있어서,
    상기 열관련 주변 회로는, 열 선택을 행하기 위한 열 선택 회로와, 상기 열 선택 회로에 의해 선택된 열에 대한 데이터의 기입 및 판독을 행하기 위한 기입/판독 회로를 포함하는 반도체 집적 회로 장치.
  6. 제1항에 있어서,
    상기 메모리 회로는, 행렬형으로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이를 더욱 포함하고, 상기 메모리셀은, 상기 제2종의 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하며, 또한
    메모리셀의 각 행에 대응하여 배치되고, 각각에 대응의 행의 메모리셀이 접속되는 복수의 워드선과,
    메모리셀의 각 열에 대응하여 배치되고, 각각에 대응하는 열의 메모리셀이 접속하는 복수의 비트선쌍을 더욱 포함하고,
    상기 제2 회로는,
    어드레스 지정된 행에 대응하여 배치된 워드선을 선택 상태로 구동하기 위한 행 선택 회로와,
    스탠바이 사이클 시 복수의 비트선쌍의 전위를 이퀄라이즈하기 위한 비트선 이퀄라이즈 회로를 포함하는 반도체 집적 회로 장치.
  7. 제1항에 있어서,
    상기 메모리 회로는 또한, 상기 제2종의 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하며, 미리 정해진 레벨의 내부 전압을 발생하기 위한 내부 전압 발생 회로를 포함하는 반도체 집적 회로 장치.
  8. 제1항에 있어서,
    상기 메모리 회로는 또한,
    행렬형으로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이와,
    상기 메모리셀의 열에 대응하여 배치되고, 각각이 대응하는 열 상의 메모리셀의 데이터의 검지 및 증폭을 행하기 위한 복수의 감지 증폭기 회로를 포함하고,
    상기 감지 증폭기 회로는, 상기 제1종의 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하는 반도체 집적 회로 장치.
  9. 제1항에 있어서,
    상기 메모리 회로는, 또한,
    각각이, 행렬형으로 배열되는 복수의 메모리셀과, 메모리셀의 열에 대응하여 배치되고 각각에 대응하는 열의 메모리셀이 접속하는 복수의 비트선쌍을 지니고, 또한 열 방향으로 배열되는 복수의 메모리 블록과,
    열 방향에 인접하는 메모리 블록에 공유되는 바와 같이, 메모리 블록의 열의 비트선쌍에 대응하여 배치되고, 활성화 시 대응의 비트선쌍의 전위를 차동 증폭하기 위한 복수의 감지 증폭기 회로를 더욱 포함하고, 상기 복수의 감지 증폭기 회로의 각각은, 상기 제1종의 절연 게이트형 전계 효과 트랜지스터를 구성 요소로서 포함하고, 또한,
    각 상기 비트선쌍과 대응의 감지 증폭기 회로 사이에 배치되고, 가속 테스트 모드 시 상기 비트선쌍과 대응의 감지 증폭기 회로를 분리하기 위한 복수의 비트선 분리 게이트를 포함하고, 상기 비트선 분리 게이트는 상기 제2종의 절연 게이트형 전계 효과 트랜지스터로 구성되는 반도체 집적 회로 장치.
  10. 제9항에 있어서,
    각 상기 비트선쌍에 대해 설치되고, 활성화 시 비트선 이퀄라이즈 전압을 대응하는 비트선쌍으로 전달하기 위한 복수의 비트선 이퀄라이즈 회로와,
    상기 가속 테스트 모드 시, 상기 비트선 이퀄라이즈 회로를 활성 상태로 하고 또한 상기 비트선 이퀄라이즈 전압을 높게 하기 위한 테스트 제어 회로를 더욱 포함하며, 상기 비트선 이퀄라이즈 회로는, 상기 제2종의 절연 게이트형 전계 효과 트랜지스터로 구성되고, 또한 상기 가속 테스트 모드 시 상기 비트선 이퀄라이즈 회로는 대응하는 감지 증폭기 회로와 상기 비트선 분리 게이트에 의해 분리되는 반도체 집적 회로 장치.
  11. 제8항에 있어서,
    상기 메모리 회로는, 또한,
    감지 전원선과,
    소정수의 감지 증폭기 회로마다 설치되고 또한 상기 제2종의 절연 게이트형 전계 효과 트랜지스터로 구성되고, 도통 시 감지 증폭기 회로와 감지 전원선을 접속하는 복수의 감지 드라이브 트랜지스터를 포함하는 반도체 집적 회로 장치.
  12. 제8항에 있어서,
    상기 메모리 회로는, 또한,
    감지 전원선과,
    소정수의 감지 증폭기 회로마다 설치되고 또한 상기 제1종의 절연 게이트형 전계 효과 트랜지스터로 구성되고, 도통 시 상기 감지 전원선을 대응하는 감지 증폭기 회로에 접속하기 위한 복수의 감지 증폭기 드라이브 트랜지스터를 포함하며, 상기 복수의 감지 증폭기 드라이브 트랜지스터의 백 게이트는, 상기 감지 전원선 상의 전압보다도 절대치가 큰 전압을 받는 반도체 집적 회로 장치.
  13. 제12항에 있어서,
    상기 메모리셀 어레이는, 행 및 열 방향을 따라서 복수의 메모리 블록으로 분할되고,
    상기 감지 증폭기 드라이브 트랜지스터는, 행 방향에 인접하는 메모리 블록 사이의 영역에 배치되는 반도체 집적 회로 장치.
  14. 제11항에 있어서,
    상기 메모리셀 어레이는, 행 및 열 방향을 따라서 복수의 메모리 블록으로 분할되고,
    상기 감지 증폭기 회로는 열 방향에 인접하는 메모리 블록 사이의 영역에 배치되고 상기 감지 증폭기 드라이브 트랜지스터는, 상기 감지 증폭기 회로 배치 영역과 행 방향에 인접하는 메모리 블록 사이의 영역과의 교차 영역에 배치되는 반도체 집적 회로 장치.
  15. 제1항에 있어서,
    상기 메모리 회로는,
    각각이, 행렬형으로 배열되는 복수의 메모리셀과, 각 열에 대응하여 배열되어, 각각에 대응의 열의 메모리셀이 접속되는 복수의 비트선쌍을 포함하며, 행 및 열 방향으로 정렬하여 배치되는 복수의 메모리 블록을 포함하고, 상기 복수의 메모리 블록은, 상호 분리되는 복수의 제1 도전형의 제1 기판 영역에 형성되고, 각 상기 제1 기판 영역은 제2 도전형의 제2 기판 영역에 둘러싸이도록 형성되고, 상기 제2 기판 영역은, 열 방향에 인접하는 메모리 블록 사이의 영역에 있어서 상기 제 l 도전형의 제3 기판 영역에 의해 분리되고,
    각 메모리셀의 열에 대응하여 배치되고 또한 상기 제1 기판 영역 내에 형성되고, 대응하는 열의 비트선의 전압을 이퀄라이즈하기 위한 이퀄라이즈용 절연 게이트형 전계 효과 트랜지스터와;
    각 상기 메모리셀의 열에 대응하여, 상기 이퀄라이즈용 절연 게이트형 전계 효과 트랜지스터 형성 영역과 상기 제3 기판 영역 사이에 상기 제1 기판 영역 내에 형성되는 비트선 분리용 절연 게이트형 전계 효과 트랜지스터와;
    열 방향에 인접하는 메모리셀의 열에 대응하여 설치되고, 활성화 시 대응하는 열의 비트선의 전위를 차동 증폭하기 위한 복수의 감지 증폭기 회로를 포함하고,
    각 상기 감지 증폭기 회로는, 상기 제3 기판 영역을 열 방향에 따라서 제1 및 제2 분할 영역으로 분할하도록 행 방향으로 연장하여 배치되는 제2 도전형의 제4 기판 영역 내에 형성되는 제1 감지 증폭기 트랜지스터와;
    상기 제1 분할 영역에 형성되는 제2 감지 증폭기 트랜지스터를 포함하고,
    상기 제2 분할 영역에 상기 감지 증폭기 회로에 대응하여 배치되고, 열 선택 신호에 응답하여 대응하는 감지 증폭기 회로를 내부 데이터선에 접속하기 위한 열 선택 게이트 절연 게이트형 전계 효과 트랜지스터를 포함하고,
    상기 감지 증폭기 회로는, 열 방향에 인접하는 메모리 블록에 의해 공유되고, 상기 열 선택 게이트 트랜지스터 및 상기 제1 및 제2 감지 증폭기 트랜지스터는, 게이트 절연막의 막 두께가 상기 논리 트랜지스터와 동일 두께이며, 상기 비트선 이퀄라이즈용 트랜지스터 및 상기 비트선 분리 트랜지스터는, 상기 논리 트랜지스터보다도 게이트 절연막의 막 두께가 두꺼운 반도체 집적 회로 장치.
  16. 제15항에 있어서,
    상기 메모리 회로는, 행 방향에 인접하는 메모리 블록 사이의 제2 기판 영역에 더욱 형성되고, 도통 시 상기 행 방향에 인접하는 메모리 블록에 대해 설치된 감지 증폭기 회로로 제1 전원 공급 전압을 전달하는 제1 감지 증폭기 드라이브 트랜지스터와, 상기 메모리 블록의 제1 기판 영역에 형성되고, 도통 시 상기 감지 증폭기 회로로 제2 전원 공급 전압을 전달하는 제2 감지 증폭기 드라이브 트랜지스터를 더 포함하고,
    상기 제1 및 제2 감지 증폭기 드라이브 트랜지스터는, 상기 제1종의 절연 게이트형 전계 효과 트랜지스터인 반도체 집적 회로 장치.
  17. 제15항에 있어서,
    상기 메모리 회로는,
    행 방향에 인접하는 메모리 블록 사이의 영역과 감지 증폭기 회로 배치 영역과의 교차 영역에 있어서, 상기 제3 기판 영역에 더욱 형성되고, 도통 시 대응하는 감지 증폭기 회로로 제1 전원 공급 전압을 전달하는 제1 감지 증폭기 드라이브 트랜지스터와, 상기 제1 분할 영역에 형성되고, 도통 시 상기 대응하는 감지 증폭기 회로로 제2 전원 공급 전압을 전달하는 제2 감지 증폭기 드라이브 트랜지스터를 포함하고,
    상기 제1 및 제2 감지 증폭기 드라이브 트랜지스터는, 상기 제2종의 절연 게이트형 전계 효과 트랜지스터인 반도체 집적 회로 장치.
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