KR100207968B1 - 불휘발성 반도체 메모리와 그 제조방법 - Google Patents

Abstract

본 발명의 목적은, 부유게이트로부터의 전자의 방출과 전자의 방출량의 점검을 반복하여 행할 필요가 없고, 주변의 제어회로를 간단화할 수 있으며, 저전원에서도 데이터를 고속으로 독출시키는 불휘발성 반도체 메모리와 그 제조방법을 제공한다.

EEPROM으로 이루어진 각 메모리셀(121)에는, 각각 트랜지스터(100120)가 직렬 접속되어 있다. 직렬 접속된 하나의 메모리셀과 하나의 트랜지스터로 이루어진 블록이 매트릭스모양으로 배치된다. 각 블록의 메모리셀과 트랜지스터는 각각 다른 행선(WL11WL32)에 의해 제어된다. 각 블록의 메모리셀과 트랜지스터는 각각 다른 열선(BL11

Description

불휘발성 반도체메모리와 그 제조방법

제1도는 본 발명의 제1실시예를 도시한 회로도.

제2도는 제1도의 회로패턴을 도시한 평면도.

제3도는 제1도, 제2도에 도시한 회로의 제1프로그램동작을 설명하기 위한 타이밍챠트.

제4도는 제1도, 제2도에 도시한 회로의 제2프로그램동작을 설명하기 위한 타이밍챠트.

제5도는 제1도, 제2도에 도시한 회로의 제3프로그램동작을 설명하기 위한 플로우챠트.

제6도는 제2도의 6-6선에 따른 단면도.

제7도는 제2도의 7-7선에 따른 단면도.

제8도(a)(c)는 본 발명의 불휘발성 반도체메모리의 제조공정을 순서대로 도시한 단면도.

제9도(a)(c)는 제8도(c)에 이어지는 제조공정을 순서대로 도시한 단면도.

제10도는 종래의 불휘발성 반도체메모리의 일례를 도시한 회로도.

제11도는 제10도의 회로패턴을 도시한 평면도.

제12도는 제11도의 12-12선에 따른 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

100120 : 트랜지스터 FG : 부유게이트

CG : 제어게이트 WL11WL32 : 행선

CH,CH1,CH2 : 채널영역 55,57 : 게이트절연막

[산업상의 이용분야]

본 발명은, 예컨대 EEPROM(Electrically Erasable Programmable Read Only Memory)과 같이 전기적으로 데이터를 개서(바꿔 쓰기)하는 것이 가능한 불휘발성 반도체메모리에 관한 것이다.

[종래의 기술 및 그 문제점]

EEPROM은, 부유게이트와 제어게이트를 갖춘 MOS트랜지스터를 메모리셀로 하고, 부유게이트 아래의 게이트절연막을 터널효과가 생길 정도로 충분히 얇게 형성한다. 데이터의 프로그램은 제어게이트를 0V로 하고, 소오스 또는 드레인에 예컨대 12V 정도의 전압을 인가하며, 부유게이트로부터 소오스 또는 드레인으로 전자를 방출하여 메모리셀에 기억된 데이터의 초기화를 행하고, 그 후 제어게이트에 고전압을 인가함과 더불어 소오스를 0V로 하며, 드레인에 고전압을 인가하는가 0V로 하는가에 따라 메모리셀에 선택적으로 데이터를 기입한다. 즉, 드레인에 고전압이 인가되면 메모리셀에 전류가 흐르고, 그 때 발생한 전자가 부유게이트에 주입된다. 드레인이 0V일 때는, 전자가 발생하지 않아 부유게이트는 초기화된 그대로이다. 이와 같이, 부유게이트에 전자가 주입된 상태인가, 초기화시의 상태인가에 따라 2진 데이터를 기억한다. 메모리셀의 임계치전압은 부유게이트가 초기화상태일 때, 선택된 메모리셀은 도통하고, 비선택상태의 메모리셀은 비도통상태로 되도록 설정된다. 한편, 부유게이트에 전자가 주입되었을 때, 메모리셀의 임계치 전압은 메모리셀이 선택상태이어도, 비선택상태이어도, 항상 메모리셀이 비도통상태로 되도록 설정되어 있다.

제10도, 제11도는 상기 메모리셀을 복수개 매트릭스 모양으로 배열한 종래의 EEPROM을 도시한 것이고, 제12도는 제11도의 12-12선에 따른 단면을 도시한 것이다.

제10도에 있어서, 메모리셀(M)은 매트릭스모양으로 배열되고, 소오스는 소오스선(SL)에 접속되며, 제어게이트 및 드레인은 각각 대응하는 행선(WL1WL4) 및 열선(BL1BL3)에 접속된다. 이 상태에 있어서, 데이터의 초기화는, 먼저 모든 메모리셀의 부유게이트에 전자를 주입하고, 그 후 행선(WL1WL4)을 0V로 한 후, 소오스선(SL)을 고전압으로 하여 부유게이트로부터 소오스로 전자를 방출한다. 이 전자의 방출시에 부유게이트로부터 전자를 너무 방출하면, 메모리셀의 임계치전압이 부(-)의 값으로 된다. 이러한 부의 임계치전압을 갖는 메모리셀은, 비선택상태일 때라도 도통해버린다. 따라서, 부유게이트에 전자가 주입되어 비도통상태의 메모리셀이 선택된 경우에 있어서도 임계치전압이 부인 비선택 메모리셀로부터 전류가 유출해버려 데이터가 올바르게 독출되지 않게 된다. 이 때문에, 메모리셀의 부유게이트로부터 전자를 방출할 때는, 소정 시간 전자를 방출한 후, 메모리셀로부터 데이터를 독출함으로써 부유게이트로부터의 전자의 방출상태를 점검하고, 전자의 방출이 족하지 않은 경우는 다시 전자의 방출과 그 후의 독출을 행하여 메모리셀의 임계치전압이 적절하게 될 때까지 전자의 방출과 독출을 반복하도록 하고 있다.

이와 같이, 종래의 EEPROM은 전자의 방출과 독출을 반복할 필요가 있기 때문에, 복잡한 제어를 행하는 제어회로가 필요했다. 따라서, 대규모의 주변회로를 필요로 하여 칩 크기가 대형화되는 것이었다.

한편, 메모리셀의 임계치전압은 모든 메모리셀에서 같지는 않고, 어떤 값을 갖고 벗어난다. 메모리셀의 임계치전압은 데이터의 독출속도를 올리기 위해서는 낮은 편이 좋다. 그러나, 가장 낮은 임계치전압을 부의 값으로 되지 않도록 할 필요가 있기 때문에, 가장 높은 임계치전압을 원하는 값으로 타협하지 않으면 안되었다. 메모리셀의 임계치전압의 변동은, 메모리셀의 게이트절연막의 두께의 변동이나 제조공정중의 얼마간의 원인에 의해 각 칩마다 혹은 제조로트(lot)마다 달라진다. 이 때문에, 임계치전압의 변동의 폭이 좁은 메모리셀은 데이터의 독출속도가 빠르지만, 임계치전압의 변동의 폭이 넓은 메모리셀은 데이터의 독출속도가 느리다. 이 현상은, 최근과 같이 3V의 전원전압을 사용하도록 된 경우에, 데이터의 독출속도의 차가 한층 커지는 것을 나타내고 있다.

예컨대, 하나의 칩중 메모리셀의 임계치전압이 1V와 2V의 사이에 흩어진 경우에 대해 생각해보자. 5V의 전원전압이 사용된 경우, 선택된 메모리셀의 제어게이트에는 5V가 공급된다. 이 때문에, 간단하게 생각하면, 메모리셀의 전류는 게이트전압으로부터 그 임계치전압을 뺀 값에 비례하기 때문에, (5V-1V)와 (5V-2V)의 사이를 벗어난다. 따라서, 가장 전류값이 큰 메모리셀과 가장 전류값이 작은 메모리셀의 전류값의 비는 4V/3V=1.33으로 된다. 그러나, 전원전압이 3V인 경우, 2V/1V=2로 되어 전류값의 변동의 비율이 커진다. 이 때문에, 데이터의 독출속도의 변동도 커진다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 부유게이트로부터의 전자의 방출과, 전자의 방출량의 점검을 반복해서 행할 필요가 없고, 주변의 제어회로를 간단화하는 것이 가능함과 더불어, 전원이 저전압화된 경우에 있어서도 데이터의 독출속도가 저하하는 것을 방지할 수 있는 불휘발성 반도체메모리와 그 제조방법을 제공함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위해 본 발명의 불휘발성 반도체메모리는, 제1행선과, 제1행선에 의해 선택적으로 구동되고 일단이 제1열선에 접속된 제1메모리셀, 상기 제1행선에 의해 선택적으로 구동되고 일단이 제2열선에 접속된 제1트랜지스터, 제2행선, 제2행선에 의해 선택적으로 구동되고 일단이 상기 제1메모리셀의 다른 단에 접속됨과 더불어 다른 단이 제3열선에 접속된 제2트랜지스터 및, 상기 제2행선에 의해 선택적으로 구동되고 일단이 상기 제1트랜지스터의 다른 단에 접속됨과 더불어 다른 단이 상기 제3열선에 접속된 제2메모리셀을 구비하고 있다.

또, 본 발명의 불휘발성 반도체메모리의 제조방법은, 반도체기판의 메모리셀을 형성하는 예정영역에 형성된 제1채널영역 및 트랜지스터를 형성하는 예정영역에 형성된 제2채널영역상에 제1절연막을 형성하는 공정과, 상기 제1채널영역상에 형성된 상기 제1절연막을 제거하는 공정, 상기 제1채널영역상에 터널효과를 일으킬 수 있는 정도의 두께로 제2절연막을 형성하는 공정 및, 상기 제2절연막상에 폴리실리콘으로 이루어진 부유게이트를 형성하는 공정을 구비하고 있다.

[작용]

즉, 본 발명의 불휘발성 반도체메모리에 있어서, 제1 및 제2메모리셀은 부유게이트와 제어게이트를 갖고 있다. 이들 제1, 제2메모리셀에 데이터를 프로그램하는 경우, 제1 및 제2행선에 고전압을 공급하고, 제1 및 제2메모리셀의 제어게이트를 메모리셀이 형성하는 반도체기판에 대해 정(+)의 고전압으로 한다. 그러면, 부유게이트에 전자가 주입되어 제1 및 제2메모리셀은 제1데이터 기억상태로 설정된다. 이 상태에 있어서, 제1 혹은 제2행선에 반도체기판에 대해 부(-)의 전압을 공급하고, 제1 혹은 제2메모리셀의 제어게이트를 부의 전압으로 설정함과 더불어, 제1열선 혹은 제3열선에 선택적으로 반도체기판에 대해 정으로 되는 전압을 공급하며, 부유게이트로부터 선택적으로 전자를 방출하면, 제1 혹은 제2메모리셀은 제2데이터 기억상태로 설정된다.

또, 제1, 제2메모리셀에 데이터를 프로그램하는 경우, 제1 및 제2행선에 메모리셀이 형성되는 반도체기판에 대해 부의 고전압을 공급하고, 제1 및 제2메모리셀의 제어게이트를 부의 고전압으로 한다. 그러면, 부유게이트로부터 전자가 방출되어 제1 및 제2메모리셀은 제1데이터 기억상태로 설정된다. 이 상태에 있어서, 제1행선에 반도체기판에 대해 정의 전압을 공급하고, 제1메모리셀의 제어게이트를 정의 전압으로 설정함과 더불어, 제1열선에 제1의 소정의 전압 혹은 제1의 소정의 전압보다도 높은 값을 갖는 제2의 소정의 전압을 공급한다. 제1의 소정의 전압이 공급된 때, 제1메모리셀의 부유게이트에 전자가 주입되어 제1메모리셀은 제2기억상태로 설정된다. 또, 제2전압이 공급된 때, 제1메모리셀은 제1데이터 기억상태인 채로 된다.

본 발명의 불휘발성 반도체메모리는, 게이트와 제2채널영역과의 사이에 제1절연막을 갖는 트랜지스터와, 부유게이트와 제1채널영역과의 사이에 제1절연막보다 얇은 제2절연막을 갖는 메모리셀에 의해 구성되어 있다. 반도체기판의 메모리셀을 형성하는 예정영역에는 제1채널영역이 형성되고, 트랜지스터를 형성하는 예정영역에는 제2채널영역이 형성되어 있다. 이들 제1, 제2채널영역상에는, 우선 제1절연막이 형성되어 있다. 이 후, 제1채널영역상에 형성된 제1절연막을 제거하고, 제1채널영역상에 터널효과를 일으킬 수 있는 정도의 두께로 제2절연막을 형성한다. 이 제조방법에 의해, 두께가 다른 제1, 제2절연막을 형성할 수 있다.

[실시예]

이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도에 있어서, 각 메모리셀(121)은 부유게이트(FG)와 제어게이트(CG)를 갖춘 EEPROM에 의해 구성되어 있다. 이들 메모리셀(121)은 부유게이트와 채널영역의 상호간에 설치된 게이트절연막을 통해 터널효과에 의해 반도체기판으로부터 부유게이트로 전자를 주입하는 경우와, 부유게이트로부터 전자를 방출하는 경우에 따라서 데이터가 프로그램된다. 이들 메모리셀(121)의 전류 통로에는, 각각 트랜지스터(100120)가 직렬 접속되어 있다. 이 직렬 접속된 하나의 메모리셀과 하나의 트랜지스터로 이루어진 블록(BLK)이 매트릭스모양으로 배치되어 있다. 각 블록을 구성하는 메모리셀과 트랜지스터는 각각 다른 행선에 의해 제어된다. 즉, 메모리셀(1,2,3,4)의 제어게이트 및 트랜지스터(100,101,012)의 게이트는 행선(WL11)에 접속되고, 트랜지스터(103,104,105,106)의 게이트 및 메모리셀(5,6,7)의 제어게이트는 행선(WL12)에 접속되어 있다. 또, 메모리셀(8,9,10,11)의 제어게이트 및 트랜지스터(107,108,109)의 게이트는 행선(WL21)에 접속되고, 트랜지스터(110,111,112,113)의 게이트 및 메모리셀(12,13,14)의 제어게이트는 행선(WL22)에 접속되어 있다. 더욱이, 메모리셀(15,16,17,18)의 제어게이트 및 트랜지스터(114,115,116)의 게이트는 행선(WL31)에 접속되고, 트랜지스터(117,118,119,120)의 게이트 및 메모리셀(19,20,21)의 제어게이트는 행선(WL32)에 접속되어 있다.

한편, 상기 각 블록의 메모리셀 및 트랜지스터는 각각 다른 열선에 접속되고, 같은 행선에 의해 제어되는 인접하는 2개의 블록중 한쪽 블록의 메모리셀이 접속된 열선에는 다른쪽 블록의 트랜지스터가 접속되도록 배치된다. 즉, 동일의 행선에 메모리셀과 트랜지스터가 교대로 배열되고, 열방향으로 인접한 블록끼리의 동일의 열선에 접속된다. 각 블록의 메모리셀이 접속되는 열선과 트랜지스터가 접속되는 열선은 서로 인접하고 있다.

구체적으로는, 상기 메모리셀(1,15)의 전류통로의 일단 및 상기 트랜지스터(110)의 전류통로의 일단은 열선(BL11)에 접속되어 있다. 상기 메모리셀(5,8,19)의 전류통로의 일단 및 상기 트랜지스터(103,107,117)의 전류통로의 일단은 열선(BL21)에 접속되어 있다. 상기 메모리셀(2,12,16)의 전류통로의 일단 및 상기 트랜지스터(100,111,114)의 전류통로의 일단은 열선(BL12)에 접속되어 있다. 상기 메모리셀(6,9,20)의 전류통로의 일단 및 상기 트랜지스터(104,108,118)의 전류통로의 일단은 열선(BL22)에 접속되어 있다. 상기 메모리셀(3,13,17)의 전류통로의 일단 및 상기 트랜지스터(101,112,115)의 전류통로의 일단은 열선(BL13)에 접속되어 있다. 상기 메모리셀(7,10,21)의 전류통로의 일단 및 상기 트랜지스터(105,109,119)의 전류통로의 일단은 열선(BL23)에 접속되어 있다. 상기 메모리셀(4,14,18)의 전류통로의 일단 및 상기 트랜지스터(102,113,116)의 전류통로의 일단은 열선(BL14)에 접속되어 있다. 상기 메모리셀(11)의 전류통로의 일단 및 상기 트랜지스터(106,120)의 전류통로의 일단은 열선(BL24)에 접속되어 있다. 상기 열선(BL11BL24)에는 도시하지 않은 부하트랜지스터가 예컨대 열디코더를 매개로 공통 접속되고, 열선(BL11BL24)은 이 부하트랜지스터에 의해 충전가능으로 되어 있다. 이 부하트랜지스터는 열선(BL11BL24)에 공통 접속하는 경우에 한정되지 않고, 각 열선(BL11BL24)마다 접속해도 좋다.

제2도는, 제1도의 회로의 패턴평면도를 도시한 것으로, 제1도와 동일부분에는 동일부호를 붙인다. 행선(WL11WL32)은 예컨대 폴리실리콘에 의해 형성되고, 열선(BL11BL24)은 알루미늄에 의해 형성되어 있다. 메모리셀 혹은 트랜지스터의 소오스, 드레인을 구성하는 확산층과 각 열선은 콘택트홀(CH)에 의해 접속된다.

상기 구성에 있어서, 동작에 대해 설명한다. 제3도는 제1도 및 제2도에 도시한 메모리셀 어레이에 데이터를 기입하기 위한 제1프로그램동작을 나타낸 타이밍챠트이다.

제1프로그램동작에서는, 먼저 모든 행선(WL11WL32)에 고전압을 공급하고, 모든 열선(BL11BL24)을 예컨대 0V로 설정한다. 그러면, 각 메모리셀의 부유게이트와 채널영역간의 게이트절연막에 터널효과가 일어날 정도의 전계가 발생되어 채널영역으로부터 부유게이트로 전자가 주입된다. 따라서, 각 메모리셀의 임계치전압은 정의값으로 설정된다. 이 후, 하나의 블록에 관한 2개의 행선, 예컨대 WL11, WL12를 소정의 부의 전압으로 설정하고, 다른 행선은 예컨대 0V로 설정한다. 이 상태에 있어서, 열선(BL11)에 소정의 정의 전압을 공급하면, 제1도에 도시한 메모리셀(1)의 부유게이트로부터 터널효과에 의해 전자가 방출되어 메모리셀의 임계치전압이 부의 값으로 설정된다. 이때, 행선(WL12)이 부의 값으로 설정되어 있는 메모리셀(5)에 관해서는, 메모리셀의 부유게이트로부터 전자를 방출하지 않고 주입상태인 채로 해 두기 때문에, 메모리셀(5)이 접속되는 열선(BL21)은 0V로 된다. 따라서, 메모리셀의 부유게이트 아래의 게이트절연막에 생기는 전계는 터널효과가 일어날만큼 커지지 않기 때문에 부유게이트에 주입된 전자는 방출되지 않는다. 또, 열선(BL11)에는 소정의 정의 전압이 공급되고 있지만, 다른 메모리셀(8,15)의 행선(WL21,WL31)은 0V이다. 이 때문에, 이들 메모리셀(8,15)의 부유게이트 아래의 게이트절연막에 생기는 전계도 터널효과가 일어날만큼 커지지 않기 때문에 이들 부유게이트로부터 전자는 방출되지 않는다.

제3도에 도시한 예에서는, 행선(WL11,WL12)에 부의 소정의 전압이 공급되고 있을 때, 열선(BL11,BL22,BL13,BL23)의 정의 소정의 전압으로 되고, 다른 열선은 0V이다. 이 때문에, 메모리셀(1,6,3,7)의 부유게이트로부터 전자가 방출된다. 이와 같이, 행선이 부의 소정의 전압으로 설정되고, 열선이 정의 소정의 전압으로 설정된 메모리셀의 부유게이트로부터 전자가 방출되고, 다른 메모리셀의 부유게이트로부터는 전자가 방출되지 않는다.

한편, 데이터의 프로그램은, 상술한 바와 같이 모든 메모리셀의 부유게이트에 전자를 주입하고 나서 전자를 방출하는 방법 외에, 1행분의 메모리셀의 데이터를 개서하거나, 메모리셀 하나씩에 대해 데이터를 개서하는 등의 방법이 있다. 예컨대, 행선(WL11)만을 고전압으로 하여 메모리셀(1,2,3,4)의 부유게이트에 전자를 주입하고, 그 후 행선(WL11)만을 부의 소정전압으로 하여 기입한 데이터에 따라 열선(BL11,BL12,BL13,BL14)을 0V로 설정하든가 정의 소정전압으로 설정하면, 행선(WL11)에 관한 1행분의 메모리셀의 데이터를 개서할 수 있다.

또, 메모리셀을 하나씩 개서하는 경우는, 다음과 같이 하면 좋다. 예컨대, 메모리셀(9)의 데이터를 개서하는 경우, 행선(WL21)을 고전압, 다른 행선을 0V로 하고, 열선(BL22)을 0V, 다른 열선(BL21,BL23,BL24)을 소정의 정의 전압으로 설정한다. 그러면, 메모리셀(9)에만 전자의 주입이 행하여진다. 한편, 이 메모리셀(9)로부터만 전자를 방출하는 경우, 행선(WL21)을 부의 소정의 전압으로 하고, 다른 행선을 0V로 하며, 열선(BL22)을 소정의 정의 전압으로 하고, 다른 열선을 0V로 설정하면, 메모리셀(9)의 부유게이트로부터만 전자를 방출할 수 있다. 이와 같이, 행선과 열선에 대한 전압의 조합을 바꿈으로써, 임의의 수의 메모리셀의 데이터를 개서할 수 있다.

다음에, 상기와 같이 하여 프로그램한 메모리셀로부터 데이터를 독출하는 경우의 동작에 대해 설명한다. 데이터를 독출하는 경우, 열선을 하나걸러 0V로 설정한다. 이 실시예의 경우, 열선(BL11,BL12,BL13,BL14)이 0V로 설정된다. 데이터를 독출하는 경우, 블록을 구성하는 직렬접속된 메모리셀과 트랜지스터에 관한 2개의 행선중, 메모리셀에 접속된 행선을 0V로 설정하고, 트랜지스터에 접속되어 있는 행선을 소정의 정의 전압으로 설정한다. 예컨대, 전원전압이 5V인 경우, 트랜지스터에 접속되어 있는 행선을 5V로 설정한다. 행선(WL11)에 접속되어 있는 메모리셀로부터 데이터를 독출하는 경우, 행선(WL11)을 0V로 하고, 행선(WL12)을 예컨대 5V로 설정한다. 이때, 다른 행선은 0V로 설정된다. 행선(WL12) 이외의 행선은 0V로 설정되기 때문에, 행선(WL12) 이외에 접속된 트랜지스터는 비도통상태로 되어 이 트랜지스터와 직렬 접속된 메모리셀을 통하는 전류경로는 없다. 메모리셀(1)의 부유게이트로부터는 전자가 방출되고 있고, 그 임계치전압은 부이기 때문에, 행선(WL11)이 0V이어도 메모리셀(1)은 도통하고 있다. 따라서, 게이트가 5V이고, 도통상태에 있는 트랜지스터(103)를 통하여 열선(BL21)은 0V의 열선(BL11)으로 방전된다. 이 열선(BL11)의 전위를 감지증폭기 등에 의해 검출함으로써 데이터를 독출할 수 있다.

이때, 게이트가 5V로 설정된 메모리셀(5)이 도통상태로 되어 있지만, 트랜지스터(100)의 게이트는 0V로 되어 있기 때문에, 이들 메모리셀(5)과 트랜지스터(100)에 의해 전류통로는 형성되지 않아 메모리셀(5) 및 트랜지스터(100)를 매개로 전류는 흐르지 않는다.

또, 메모리셀(2)의 부유게이트에는 전자가 주입되어 있고, 임계치전압은 정이다. 행선(WL11)은 0V이기 때문에, 메모리셀(2)은 비도통상태로 되어 있다. 따라서, 게이트가 5V로 설정된 트랜지스터(104)가 도통해도, 트랜지스터(104) 및 메모리셀(5)을 매개로 전류가 흐르지 않는다. 이 때문에, 열선(BL22)은 도시하지 않은 부하트랜지스터를 매개로 충전되고, 이 충전상태가 도시하지 않은 감지증폭기에 의해 검출되어 데이터가 독출된다.

한편, 행선(WL12)에 접속된 메모리셀로부터 데이터를 독출하는 경우, 행선(WL12)을 0V로 설정하고, 행선(WL11)을 예컨대 5V로 설정한다. 이때, 다른 행선은 0V로 설정한다. 이와 같이 하여, 상기와 마찬가지로 임의의 메모리셀로부터 데이터를 독출할 수 있다.

제3도에 도시한 예는, 하나의 행선에 접속된 모든 메모리셀로부터 열선을 통해 데이터를 독출하는 경우에 대하여 도시했다. 이때, 열선(BL21,BL22,BL23,BL24)에는 각각 부하트랜지스터가 접속되고, 이 부하트랜지스터를 매개로 열선(BL21,BL22,BL23,BL24)을 충전했다. 그러나, 이것에 한정되지 않고, 예컨대 도시하지 않은 열디코더에 의해 하나의 열선을 선택하고, 이 선택된 열선에 접속되어 있는 메모리셀로부터 데이터를 독출하도록 해도 좋다.

또, 메모리셀(1)로부터 데이터를 독출할 때는 열선(BL11)을 0V로 설정하고, 열선(BL21)이 충전상태인가 방전상태인가를 검출함으로써 데이터를 독출하고, 메모리셀(5)로부터 데이터를 독출하는 경우는 열선(BL21)을 0V로 설정하고 열선(BL12)이 충전상태인가 방전상태인가를 검출하도록 하여, 데이터를 검출하는 열선을 순차 절환하도록 해도 좋다.

상기 실시예에 의하면, 데이터의 프로그램시, 부유게이트에 전자를 주입하고, 선택적으로 이 전자를 방출하여 메모리셀의 임계치전압을 부 혹은 정으로 설정하고 있다. 게다가, 선택된 행선을 0V로 하여 데이터를 독출하기 때문에, 전자가 주입된 메모리셀의 임계치전압은 0V보다 높으면 좋고, 부유게이트로부터 전자가 방출된 메모리셀의 임계치전압은 부로 되어 있으면 좋다. 따라서, 종래와 같이 메모리셀의 전자를 방출상태를 점검할 필요가 없고, 전자의 주입 혹은 방출이 포화상태로 되어 있어도 좋다. 즉, 소정의 시간만 전자를 방출하거나 주입하면 좋기 때문에, 종래와 같이 복잡한 제어를 필요로 하지 않는다. 따라서, 제어회로의 구성을 종래에 비해 대폭 간단화할 수 있다.

또, 종래는, 메모리셀의 부유게이트로부터 전자를 방출할 때, 방출량을 점검하기 위해 모든 메모리셀로부터 데이터를 독출할 필요가 있고, 그를 위해 메모리셀의 어드레스를 발생하는 회로가 필요했다. 그러나, 이 실시예에 도시한 회로는 메모리셀의 전자의 방출량을 점검할 필요가 없기 때문에, 어드레스를 발생하는 회로도 필요로 하지 않는 것이다.

더욱이, 선택된 메모리셀의 게이트의 전압은 0V이기 때문에, 전원전압이 5V이어도, 3V이어도, 메모리셀의 임계치전압과 게이트전압의 차는 일정하다. 따라서, 전원전압이 저전압화된 경우에 있어서도, 독출속도의 저하를 억제할 수 있다.

다음에, 제4도를 참조하여 제1도, 제2도에 도시한 메모리셀 어레이에 데이터를 기입하기 위한 제2프로그램동작을 설명한다.

제4도에 도시한 제2프로그램방법은, 먼저, 모든 행선에 부의 소정의 전압을 공급하고, 모든 열선을 예컨대 0V로 설정한다. 이와 같이 하여, 메모리셀의 부유게이트와 채널영역간의 게이트절연막에 생기는 전계를 터널효과가 일어날 정도로 하고, 모든 메모리셀의 부유게이트로부터 전자를 방출하여 메모리셀의 임계치전압을 부의 값으로 설정한다. 메모리셀의 임계치전압을 부로 설정하기 위해서는, 메모리셀이 형성되어 있는 반도체기판과 메모리셀의 제어게이트와의 상대적인 전위차를 부유게이트로부터 전자를 방출할 수 있는 전위로 하면 좋다. 이 때문에, 예컨대 행선을 0V로 하고, 메모리셀이 형성되어 있는 반도체기판의 전위를 정의 소정전위로 설정하도록 해도 좋다.

이후, 예컨대 하나의 행선(WL11)을 소정의 정의 전위로 설정하고, 다른 행선을 예컨대 0V로 설정한다. 이 상태에서 열선(BL11)을 0V로 하면, 제1도에 도시한 메모리셀(1)의 부유게이트에 전자가 주입되어 메모리셀의 임계치전압이 정의 값을 설정된다. 메모리셀(2)에 관해서는, 그 부유게이트에 전자를 주입시키지 않고 방출한 채로 두기 때문에, 메모리셀(2)이 접속된 열선(BL12)은 소정의 정의 전압으로 설정된다. 이 때문에, 부유게이트 아래의 게이트절연막에 생기는 전계는 터널효과가 일어날만큼 커지지 않기 때문에 부유게이트로 전자는 주입되지 않는다.

또, 이 때 열선(BL12)에 소정의 정의 전압이 공급되고 있지만, 다른 메모리셀(12,16)의 행선은 0V이기 때문에, 이들 메모리셀(12,16)의 부유게이트 아래의 게이트절연막에 생기는 전계도 터널효과가 일어날만큼 커지지 않기 때문에 부유게이트로부터 전자는 방출되지 않는다.

제4도에 도시한 예의 경우, 행선(WL11)에 정의 소정의 전압이 공급되고 있을 때, 열선(BL12,BL13)이 정의 소정의 전압으로 설정되고, 다른 열선(BL11,BL14)은 0V로 설정되어 있기 때문에, 메모리셀(1,4)의 부유게이트에 전자가 주입되고, 메모리셀(2,3)의 부유게이트는 전자가 방출된 채이다. 또, 열선(BL21,BL22,BL23,BL24)은 전기적으로 부유상태에 있기 때문에, 이들 열선에 접속된 메모리셀의 상태는 변하지 않는다. 이와 같이, 순차적으로 행선을 고전압으로 하여 데이터를 프로그램한다.

또한, 말할 필요는 없지만, 상기 제1프로그램동작에서 설명한 바와 같이, 행선과 열선에 대한 전압을 자유로이 조합함으로써, 1행분의 메모리셀의 데이터의 개서, 혹은 임의의 행수의 데이터의 개서를 설정할 수 있다. 에컨대, 행선(WL11)만을 부의 전압으로 설정하여 메모리셀(1,2,3,4)의 부유게이트로부터 전자를 방출시키고, 그 후 행선(WL11)을 정의 소정전압으로 하고, 기입데이터에 따라 열선(BL11,BL12,BL13,BL14)을 0V로 설정하든가, 정의 소정전압으로 설정함으로써, 행선(WL11)에 관한 1행분의 메모리셀의 데이터를 개서할 수 있다.

제5도는 제4도에 도시한 제2프로그램동작을 개량한 제3프로그램동작을 나타낸 것이다. 제4도에 있어서, 부유게이트에 전자를 주입하고 싶지 않은 메모리셀이 접속된 열선을 소정의 정의 전압으로 설정하고, 이 전압이 너무 높은 경우, 제어게이트가 0V의 메모리셀의 부유게이트로부터 소정의 전압이 인가되어 있는 열선으로 전자가 잘못 방출될 가능성이 있다. 제5도에 도시한 제3프로그램동작은, 이 오동작을 개량한 것이다.

예컨대, 행선(WL11)이 고전압으로 되고, 이 행선(WL11)에 접속된 메모리셀에 데이터를 프로그램할 때, 소정의 정의 전압이 공급될 가능성을 갖는 열선에 접속되어 있는 메모리셀이 접속되어 있는 행선(WL22,WL31)을 소정의 정의 전압으로 설정한다. 이와 같이 하면, 제어게이트와 부유게이트의 용량결합에 의해 부유게이트의 전위가 상승하기 때문에, 열선과 부유게이트와의 전위가 작아져서 부유게이트로부터 열선으로 전자가 방출되는 것을 방지할 수 있다.

다음에, 제2도에 도시한 본 발명의 불휘발성 반도체메모리와, 제11도에 도시한 종래의 불휘발성 반도체메모리의 패턴면적에 대해 설명한다. 양 패턴면적을 비교한 경우, 제2도, 제11도 모두 메모리셀 2개에 대해 하나의 열선과의 콘택트홀(CH)을 갖추고 있다. 따라서, 콘택트홀(CH)의 수에 대해서는 종래나 본 발명이나 마찬가지이다.

한편, 제2도에 도시한 열방향의 거리(L1)는 행선을 형성하는 폴리실리콘의 간격에 의해 규정되지만, 제11도에 도시한 종래예에 있어서 거리(L1)는, 행선과 소오스선(SL)으로 되는 확산층의 마스크 정합여유(L4), 및 소오스선(SL)의 폭(L2)에 의해 결정된다. 이 종래의 패턴은, 메모리셀의 부유게이트에 전자를 주입할 때의 큰 전류가 흐르기 때문에, 소오스의 확산층을 통해 전류가 흐른다. 따라서, 이 확산층은 그 저항에 의한 저항에 의한 전압강하는 작게 하기 위해, 소정의 폭을 필요로 한다. 따라서, 거리(L1)는 종래의 패턴 쪽이 길어진다. 따라서, 열방향 패턴의 크기는 본 발명의 쪽이 작다.

또, 행방향에 있어서, 부유게이트(FG)로 되는 폴리실리콘의 길이는, 본 발명이나 종래나 같다고 하면, 부유게이트끼리의 상호간 거리(L3)만이 상위하다. 제11도에 도시한 종래의 패턴에서는, 부유게이트를 형성하는 폴리실리콘의 간격으로 규정되지만, 본 발명의 경우, 거리(L3)는 메모리셀에 직렬로 접속된 트랜지스터의 채널폭과, 이 채널영역과 부유게이트와의 마스크 정합여유(L4)로 규정된다. 이 때문에, 행방향의 거리(L3)는 본 발명의 쪽이 길다.

일반적으로, 메모리셀의 채널폭은, 칩 크기를 작게 하기 위해 설계룰에서 허용되는 최소의 길이로 된다. 따라서, 제2도에 도시한 트랜지스터의 폭도 최소로 설정되어 있다. 예컨대, 제11도에 도시한 부유게이트의 간격과 제2도에 도시한 채널폭을 같게 한 경우, 제2도에 도시한 패턴은 마스크 정합여유(L4)분만큼 제11도에 도시한 패턴보다 커진다. 제11도에 도시한 소오스의 마스크 정합여유(L4)와 소오스의 확산층의 저항을 작게 하기 위해 소오스의 확산층의 폭(L2)을 어느 정도 넓게 하지 않으면 안된다는 것을 고려하면, 종래와 본 발명의 메모리셀의 크기의 차는 거의 없다.

종래, 메모리셀을 선택할 때는, 행선을 소정의 정의 전압으로 설정하고 있다. 이 때문에, 메모리셀의 부유게이트가 마스크 정합여유의 오차에 의해 어긋나서 그 채널영역의 일부가 노출하면, 그 부분은 제어게이트에 의해 제어되는 트랜지스터로 되어 버린다. 이 때문에, 메모리셀이 선택되었을 때, 항상 이 트랜지스터가 도통하여 오동작해버린다. 따라서, 종래의 부유게이트가 어긋났다고 해도 채널영역이 노출하지 않도록 부유게이트의 필드영역상의 부분을 크게 할 필요가 있었다.

이에 대해 본 발명의 경우, 메모리셀이 선택될 때 행선은 0V로 된다. 즉, 데이터의 독출시는, 제어게이트가 0V이다. 따라서, 예컨대 부유게이트가 어긋나서 채널영역의 일부가 제어게이트에 의해 제어되는 트랜지스터로 되어 있어도, 데이터의 독출시에 이 트랜지스터부분은 도통하지 않기 때문에, 오동작하는 일이 없다. 이와 같이, 본 발명은 종래에 비해 부유게이트의 필드영역상의 부분을 작게 할 수 있기 때문에, 종래보다 메모리셀의 면적을 작게 할 수 있다.

다음에, 본 발명에 따른 불휘발성 반도체메모리의 제조방법에 대해 설명한다.

제6도는 제2도의 6-6선에 따른 단면도이고, 제7도는 제2도의 7-7선에 따른 단면도이다. 제6도, 제7도에 도시한 바와 같이, 메모리셀(1)의 부유게이트(FG)와 채널영역(CH)의 상호간에 위치하는 게이트절연막(GI1)은, 터널효과가 발생하도록 얇게 할 필요가 있고, 메모리셀에 직렬 접속된 트랜지스터(100,)13)의 게이트절연막(GI2)은 메모리셀(1)의 그것에 비해 두껍게 할 필요가 있다. 이 게이트절연막(GI2)의 두께는, 메모리셀(1)의 부유게이트(FG)에 대해 전자를 주입하거나, 방출할 때의 고전압에 의한 게이트절연막에 생기는 전계에 의해 파괴되지 않을 정도로 하도록 결정된다.

이와 같이 두께가 다른 2종류의 게이트절연막은 다음과 같이 하여 제조된다.

제8도(a)에 도시한 바와 같이, 반도체기판(50)의 표면영역에는 필드산화막(51,52,53)이 소정 간격 이간하여 형성된다. 이들 필드산화막(51,52)의 상호간에는 후에 메모리셀(1)이 형성되고, 필드산화막(52,53)의 상호간에는 후에 트랜지스터(100)가 형성된다. 필드산화막(51,52)의 상호간 및, 필드산화막(52,53)의 상호간에는 채널영역(CH1,CH2)이 각각 형성된다. 이들 채널영역(CH1,CH2)의 표면에는 게이트절연막(54,55)이 형성된다. 이 후, 메모리셀이 형성되는 영역의 게이트절연막이 제거된다.

즉, 제8도(b)에 도시한 바와 같이, 메모리셀(1)을 형성하는 영역을 제외하고 반도체기판(50)의 표면에 포토레지스트막(56)으로 덮는다. 이 포토레지스트막(56)을 마스크로 하여, 예컨대 RIE(Reactive Ion Etching)에 의해 에칭하여 제8도(c)에 도시한 바와 같이 게이트절연막(54)을 제거한다. 다음에, 제9도(a)에 도시한 바와 같이, 상기 포토레지스트막(56)을 제거한 후, 반도체기판(50)의 표면을 열산화하여 채널영역(CH1)의 표면에 터널효과가 발생할 정도의 얇은 게이트절연막(57)을 형성한다. 이때, 게이트절연막(55)의 표면도 산화되어 게이트절연막(55)의 두께는 게이트절연막(57)보다 두꺼워진다.

이 후, 제9도(b)에 도시한 바와 같이, 게이트절연막(57)위에 폴리실리콘에 의해 부유게이트(FG)를 형성한다. 이때, 마스크의 정합오차에 의해 부유게이트(FG)가 트랜지스터(100)의 채널영역(CH2)의 일부를 덮었다고 해도, 트랜지스터(100)의 게이트절연막(55)은 이미 형성되어 있기 때문에, 부유게이트(FG)와 채널영역(CH2)과의 사이에 생기는 전계에 의해 트랜지스터가 파괴되는 일은 없다. 또, 게이트절연막(55)의 일부가 부유게이트(FG)에 의해 덮여졌다고 해도, 이 일부의 영역에서 터널효과가 생기는 일은 없다. 더욱이, 이 일부의 영역은 게이트절연막(55)이 두껍기 때문에, 전자가 방출된 부유게이트(FG)가 중첩되어 전류가 흐른다고 해도, 메모리셀에 흐르는 전류에 비하면 매우 작다. 따라서, 트랜지스터가 오동작하는 일은 없다. 따라서, 본 발명에서는 전술한 제2도에 도시한 마스크 정합여유(L4)를 최소로 할 수 있다.

다음에, 제9도(c)에 도시한 바와 같이, 전면에 열산화에 의해 절연막(58)을 형성하고, 이 절연막(58)위에 메모리셀의 제어게이트(CG) 및 트랜지스터의 게이트로서의 행선(59; WL11)을 형성한다. 이 후, 전면에 도시하지 않은 절연막을 형성하고, 이 절연막위에 열선을 형성한다.

상기 제조방법에 의하면, 메모리셀의 형성영역에 미리 형성된 게이트절연막을 제거하고, 이 영역에 얇은 게이트절연막을 형성할 때, 트랜지스터의 형성영역에 미리 형성된 게이트절연막도 동시에 열산화하고 있다. 따라서, 얇은 절연막과 두꺼운 게이트절연막을 동시에 형성할 수 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 요지를 변경하지 않는 범위에 있어서 여러 가지의 변형실시가 가능함은 물론이다.

한편, 본원 청구범위의 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

상술한 바와 같이 본 발명에 의하면, 메모리셀의 임계치전압을 부의 값으로 설정하여 데이터를 기억하기 때문에, 종래와 같이 부유게이트로부터의 전자의 방출과 부유게이트로부터의 전자의 방출량의 점검을 반복해서 행할 필요가 없다. 게다가, 부유게이트에 대한 전자의 주입량은 메모리셀의 임계치전압이 정으로 되어 있으면 어느 정도라도 좋다. 따라서, 메모리셀에 대한 전자의 주입과 방출의 제어를 종래에 비해 간단화할 수 있고, 주변의 제어회로를 작게 할 수 있다. 게다가, 부유게이트로부터 전자를 방출할수록 메모리셀에 흐르는 전류를 많게 할 수 있기 때문에, 전원전압에 의존하지 않고 데이터의 독출속도를 고속화할 수 있다.

더욱이, 메모리셀의 형성영역에 미리 형성된 게이트절연막을 제거하고, 이 영역에 얇은 게이트절연막을 형성할 때, 트랜지스터의 형성영역에 미리 형성된 게이트절연막도 동시에 열산화함으로써, 얇은 게이트절연막과 두꺼운 게이트절연막을 동시에 형성하고 있다. 따라서, 용이하게 두께가 다른 게이트절연막을 형성할 수 있다.

Claims (10)

1. 제1행선(WL11)과, 상기 제1행선에 의해 선택적으로 구동되고, 일단이 제1열선(BL11)에 접속된 제1메모리셀(1), 상기 제1행선에 의해 선택적으로 구동되고, 일단이 제2열선(BL12)에 접속된 제1트랜지스터(100), 제2행선(WL12), 상기 제2행선에 의해 선택적으로 구동되고, 일단이 상기 제1메모리셀의 다른 단에 접속됨과 더불어 다른 단이 제3열선(BL21)에 접속된 제2트랜지스터(103) 및, 상기 제2행선에 의해 선택적으로 구동되고, 일단이 상기 제1트랜지스터의 다른 단에 접속됨과 더불어 다른 단이 상기 제3열선에 접속된 제2메모리셀(5)을 구비한 것을 특징으로 하는 불휘발성 반도체메모리.
2. 제1항에 있어서, 상기 제1 및 제2메모리셀은 부유게이트(FG)와 제어게이트(CG)를 갖추고, 상기 제1 및 제2행선에 고전압을 공급함으로써, 상기 제1 및 제2메모리셀의 제어게이트를 상기 메모리셀이 형성되는 반도체기판에 대해 정의 고전압으로 하여 상기 부유게이트에 전자를 주입해서 상기 제1 및 제2메모리셀을 제1데이터 기억상태로 설정하며, 상기 제1 혹은 상기 제2행선에 상기 기판에 대해 부의 전압을 공급함으로써, 상기 제1 혹은 상기 제2메모리셀의 제어게이트를 부의 전압으로 설정함과 더불어, 상기 제1열선 혹은 상기 제3열선에 선택적으로 상기 기판에 대하여 정으로 되는 전압을 공급하여 상기 부유게이트로부터 선택적으로 전자를 방출하고, 상기 제1 혹은 상기 제2메모리셀을 제2데이터 기억상태로 설정함으로써, 상기 메모리셀을 상기 제1데이터 기억상태 혹은 상기 제2데이터 기억상태로 프로그램하는 것을 특징으로 하는 불휘발성 반도체메모리.
3. 제1항에 있어서, 상기 제1 및 제2메모리셀은 부유게이트와 제어게이트를 갖추고, 상기 제1 및 제2행선에 상기 메모리셀이 형성되는 반도체기판에 대해 부의 고전압을 공급함으로써, 상기 제1 및 제2메모리셀의 제어게이트를 상기 부의 고전압으로 하여 상기 부유게이트로부터 전자를 방출해서 상기 제1 및 제2메모리셀을 제1데이터 기억상태로 설정하며, 상기 제1행선에 상기 기판에 대해 정의 전압을 공급함으로써, 상기 제1메모리셀의 제어게이트를 정의 전압으로 설정함과 더불어, 상기 제1열선에 제1의 소정의 전압 혹은 이 제1의 소정의 전압보다도 높은 값을 갖는 제2의 소정의 전압을 공급하며, 상기 제1의 소정의 전압이 공급된 때에는 상기 제1메모리셀의 부유게이트에 전자를 주입하여 상기 제1메모리셀을 제2기억상태로 설정하고, 상기 제2의 소정의 전압이 공급된 때에는 상기 제1메모리셀은 상기 제1데이터 기억상태인 채로 되도록 하여 상기 메모리셀을 상기 제1데이터 기억상태 혹은 상기 제2데이터 기억상태로 프로그램하는 것을 특징으로 하는 불휘발성 반도체메모리.
4. 제1항에 있어서, 상기 제1, 제2메모리셀의 부유게이트와 채널영역의 사이에 위치하는 게이트절연막의 두께는, 상기 제1, 제2트랜지스터의 게이트절연막보다 얇게 설정되어 있는 것을 특징으로 하는 불휘발성 반도체메모리.
5. 제1행선(WL11)과, 상기 제1행선에 의해 선택적으로 구동되고, 일단이 제1열선(BL11)에 접속된 제1메모리셀(1), 상기 제1행선에 의해 선택적으로 구동되고, 일단이 제2열선(BL12)에 접속된 제1트랜지스터(100), 제2행선(WL12), 상기 제2행선에 의해 선택적으로 구동되고, 일단이 상기 제1메모리셀의 다른 단에 접속됨과 더불어 다른 단이 제3열선(BL21)에 접속된 제2트랜지스터(103), 상기 제2행선에 의해 선택적으로 구동되고, 일단이 상기 제1트랜지스터의 다른 단에 접속됨과 더불어 다른 단이 상기 제3열선에 접속된 제2메모리셀(5), 제3행선(WL21), 상기 제3행선에 의해 선택적으로 구동되고, 일단이 상기 제3열선에 접속된 제3메모리셀(8), 상기 제3행선에 의해 선택적으로 구동되고, 일단이 상기 제3열선에 접속된 제3트랜지스터(107), 제4행선(WL22), 상기 제4행선에 의해 선택적으로 구동되고, 일단이 상기 제3메모리셀의 다른 단에 접속됨과 더불어 다른 단이 상기 제1열선에 접속된 제4트랜지스터(110), 상기 제4행선에 의해 선택적으로 구동되고, 일단이 상기 제3트랜지스터의 다른 단에 접속됨과 더불어 다른 단이 상기 제2열선에 접속된 제4메모리셀(12), 상기 제1 내지 제4메모리셀은 각각 부유게이트(FG)와 제어게이트(CG)를 갖추고, 상기 제1 내지 제4행선에 상기 메모리셀이 형성되는 반도체기판에 대해 제1의 부의 고전압을 공급함으로써, 상기 제1 내지 제4메모리셀의 제어게이트를 상기 제1의 부의 고전압으로 하여 상기 부유게이트로부터 전자를 방출해서 상기 제1 내지 제4메모리셀을 제1데이터 기억상태로 설정하는 제1프로그램수단 및, 상기 제1 내지 제4행선에 상기 기판에 대해 정의 전압을 선택적으로 공급함으로써, 상기 제1 내지 제4메모리셀의 제어게이트를 상기 정의 전압으로 선택적으로 설정함과 더불어, 상기 제1 내지 제3열선 중의 소정의 열선에 제1의 소정의 전압 혹은 이 제1의 소정의 전압보다도 높은 값을 갖는 제2의 소정의 전압을 선택적으로 공급하며, 상기 제1의 소정의 전압이 공급된 때에는 선택된 상기 메모리셀의 부유게이트에 전자를 주입하여 이 메모리셀을 제2데이터 기억상태로 설정하고, 상기 제2의 소정의 전압이 공급된 때에는 선택된 상기 메모리셀은 상기 제1데이터 기억상태인 채로 되도록 하여 상기 제1 내지 제4메모리셀을 상기 제1데이터 기억상태 혹은 상기 제2데이터 기억상태로 프로그램하는 제2프로그램수단을 구비한 것을 특징으로 하는 불휘발성 반도체메모리.
6. 제5항에 있어서, 상기 제1의 소정의 전압 혹은 상기 제2의 소정의 전압이 공급되는 상기 열선에 접속된 비선택상태의 상기 메모리셀의 제어게이트를 형성하는 상기 행선을 상기 정의 전압보다도 그 값이 낮은 정의 전압으로 설정하는 전압설정수단을 더 구비한 것을 특징으로 하는 불휘발성 반도체메모리.
7. 제1행선(WL11)과, 상기 제1행선에 의해 선택적으로 구동되고, 일단이 제1열선(BL11)에 접속되어 임계치전압이 부 또는 정으로 설정되는 제1메모리셀(1), 제2행선(WL12), 상기 제2행선에 의해 선택적으로 구동되고, 일단이 상기 제1메모리셀의 다른 단에 접속되고 다른 단이 제2열선(BL21)에 접속되며, 상기 제1메모리셀의 임계치전압이 부로 설정되어 있는 경우, 제1메모리셀과 더불어 상기 제1열선과 제2열선을 전기적으로 접속하는 전류경로를 형성하는 제1트랜지스터(103), 상기 제2행선에 의해 선택적으로 구동되고, 일단이 상기 제2열선에 접속되어 임계치전압이 부 또는 정으로 설정되는 제2메모리셀(5) 및, 상기 제1행선에 의해 선택적으로 구동되고, 일단이 상기 제2메모리셀의 다른 단에 접속되며, 다른 단이 제3열선(BL12)에 접속되고, 상기 제2메모리셀의 임계치전압이 부로 설정되어 있는 경우, 제2메모리셀과 더불어 상기 제3열선과 제2열선을 전기적으로 접속하는 전류경로를 형성하는 제2트랜지스터(100)를 구비한 것을 특징으로 하는 불휘발성 반도체메모리.
8. 반도체기판의 메모리셀을 형성하는 예정영역에 형성된 제1채녈영역 및 트랜지스터를 형성하는 예정영역에 형성된 제2채널영역상에 제1절연막을 형성하는 공정과, 상기 제1채널영역상에 형성된 상기 제1절연막을 제거하는 공정, 상기 제1채널영역상에 터널효과를 일으킬 수 있는 정도의 두께로 제2절연막을 형성하는 공정 및, 상기 제2절연막에 폴리실리콘으로 이루어진 부유게이트를 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체메모리의 제조방법.
9. 제8항에 있어서, 상기 부유게이트의 윗쪽에 메모리셀의 제어게이트를 형성함과 더불어, 상기 제1절연막위에 트랜지스터의 게이트를 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체메모리의 제조방법.
10. 제8항에 있어서, 상기 제2절연막을 형성할 때, 상기 제2채널영역상에 형성된 제1절연막의 막두께가 증가되는 것을 특징으로 하는 불휘발성 반도체메모리의 제조방법.