JPH10308091A

JPH10308091A - 半導体記憶装置

Info

Publication number: JPH10308091A
Application number: JP9114881A
Authority: JP
Inventors: Goro Kitsukawa; 五郎橘川; Takesada Akiba; 武定秋葉
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1997-05-02
Filing date: 1997-05-02
Publication date: 1998-11-17

Abstract

(57)【要約】【課題】階層形ワード線方式の利点を維持しながら、
この欠点である電力増加を抑え、高速化、低面積化も図
ることができる半導体記憶装置を提供する。【解決手段】階層形ワード線構成を用いた６４Ｍビッ
トあるいは２５６ＭビットＤＲＡＭであって、メインロ
ーデコーダ領域、メインワードドライバ領域、カラムデ
コーダ領域、周辺回路／ボンディングパッド領域、メモ
リセルサブアレー１５、センスアンプ領域１６、サブワ
ードドライバ領域１７、交差領域１８などが半導体チッ
プ上に形成され、プリデコーダ線ＦＸＢはメモリセルサ
ブアレー１５内で上側用（ＦＸＢＵ０〜ＦＸＢＵ７）、
下側用（ＦＸＢＤ０〜ＦＸＢＤ７）に２分割され、同様
にプリデコーダ線ＦＸも上側用、下側用に２分割され、
１本のプリデコーダ線ＦＸＢ，ＦＸはサブワードドライ
バ領域１７上で１２８個のサブワードドライバの１／８
の１６個に入力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特に階層形ワード線方式の利点を維持しなが
ら、この低電力化、低面積化を図ることが可能な半導体
記憶装置に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としてのＤＲＡＭにおいて
は、ワードドライバ自身を高速化するためにＣＭＯＳ構
造を採用し、さらにワード線自身の製造歩留まりを向上
させ、配線遅延を低減するために、比較的高抵抗のポリ
シリコンまたはポリサイド層からなるワード線をメタル
配線で裏打ちして抵抗を下げる、いわゆるワード線シャ
ント方式に代わり、いわゆる階層形ワード線方式が実用
化されてきている。

【０００３】すなわち、ワード線シャント方式は、近年
の６４Ｍビット、２５６Ｍビットなどの高集積大容量化
の傾向に対して、細くて長いアルミニウム配線の遅延が
増大し、高速化の妨げとなっており、これを抜本的に解
決するための技術として、階層形ワード線方式が採用さ
れてきている。この階層形ワード線方式は、ワード線を
多分割にしてサブワード線とし、１組の行デコーダとワ
ードドライバを複数のサブワード線で共有することによ
り、金属配線（メインワード線、プリデコーダ線）の繰
り返しピッチ（幅＋スペース）をメモリセルのワード線
ピッチよりも緩和し、金属配線の製造歩留まりを高める
ものである。

【０００４】なお、このような階層形ワード線方式を含
む半導体記憶装置に関する技術としては、たとえば１９
９４年１１月５日、株式会社培風館発行の「アドバンス
トエレクトロニクスＩ−９超ＬＳＩメモリ」Ｐ１５１
〜Ｐ１６１などに記載される技術などが挙げられる。

【０００５】

【発明が解決しようとする課題】本発明者は、前記のよ
うな階層形ワード線方式による半導体記憶装置におい
て、階層形ワード線方式の利点を維持しながら、この低
電力化、低面積化を図ることに着目して、特にサブワー
ドドライバの構造について検討した。以下において本発
明者によって検討された内容を図４〜図６を用いて説明
する。

【０００６】図４は、階層形ワード線方式でのワード線
構造を示すものであり、メインローデコーダ領域１１、
メインワードドライバ領域１２、メモリセルサブアレー
１５、センスアンプ領域１６、サブワードドライバ領域
１７、交差領域１８などが図示されている。メインワー
ド線ＭＷＢ（ＢはＭＷ（真：ツルー）の反転（バー）表
記、以後同様）とプリデコーダ線ＦＸＢは金属配線層
（たとえばアルミニウム層）、サブワード線ＳＷはポリ
シリコンまたはポリサイド層で構成する。サブワード線
ＳＷがメモリセルのトランジスタを駆動するので、サブ
ワード線ＳＷの繰り返しピッチはメモリセルの繰り返し
ピッチと等しく微細である。

【０００７】たとえば、サブワード線ＳＷを作る工程は
メモリセルの容量を作る工程の前なので、微細なパター
ンの加工も可能である。図４においては、メモリセルサ
ブアレー１５が２５６本のサブワード線ＳＷからなると
き、メインワード線ＭＷＢが３２本、プリデコーダ線Ｆ
ＸＢが８本で、サブワードドライバで論理動作を行い、
２５６本のサブワード線ＳＷから１本を選択する。金属
配線層はメインワード線ＭＷＢが３２本、プリデコーダ
線ＦＸＢが８本で済むので、その繰り返しピッチはメモ
リセルの繰り返しピッチに比べて２５６／（３２＋８）
＝6.４倍に緩和される。サブワード線ＳＷはメモリセル
サブアレー１５の両側のサブワードドライバから交互に
出力される。

【０００８】また、センスアンプ領域１６とサブワード
ドライバ領域１７の交差領域１８にはＦＸドライバが置
かれ、プリデコーダ線ＦＸＢの入力から整形されたプリ
デコーダ線ＦＸの出力を作り、サブワードドライバに供
給する。この交差領域１８にはセンスアンプ群の制御回
路（スイッチＭＯＳトランジスタなど）も置かれる。こ
の図４において、Ｍは金属配線層を示しており、メタル
２層Ｍ２、メタル３層Ｍ３で表し、また後述の図５に示
すＦＧはＭＯＳトランジスタのゲート層を表している。

【０００９】図５は、代表的なサブワードドライバの回
路構成と動作波形である。ＰＭＯＳトランジスタＭＰ
１、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の３個のトラ
ンジスタからなり、面積が大きくなるという欠点があ
る。図５(b) に動作波形図を示す。ここでＶＰＰとはワ
ード線の選択電圧となるチップ内昇圧電圧である。

【００１０】たとえば、メインワード線ＭＷＢがＬｏ
ｗ、プリデコーダ線ＦＸＢがＬｏｗ、プリデコーダ線Ｆ
ＸがＨｉｇｈのとき、サブワード線ＳＷはＨｉｇｈレベ
ル（ＶＰＰ）の選択状態となる。ＮＭＯＳトランジスタ
ＭＮ２が必要な理由はメインワード線が選択、プリデコ
ーダ線が非選択（ＭＷＢがＬｏｗ、ＦＸＢがＨｉｇｈ、
ＦＸがＬｏｗ）のとき、サブワード線ＳＷをＶＳＳレベ
ル（０Ｖ）に固定するためである。このＮＭＯＳトラン
ジスタＭＮ２がないと、この入力状態ではサブワード線
ＳＷはＰＭＯＳトランジスタＭＰ１のスレッショルド電
圧Ｖｔｈ以下には下げられず、また信号間の誘導雑音に
よって非選択であるにもかかわらず容易に電位が浮き上
がってしまい、メモリセルトランジスタにリーク電流が
流れ、メモリセル情報が破壊される。

【００１１】図６は、本発明の前提となるプリデコーダ
線ＦＸＢ，ＦＸのメモリセルサブアレー１５内の配置を
示すものである。メインワード線ＭＷＢの記載は省略し
てある。サブワード線ＳＷは１つのメモリセルサブアレ
ー１５内では２５６本存在する。８本のプリデコーダ線
ＦＸＢは３２本のメインワード線ＭＷＢと平行にメモリ
セルサブアレー１５上をメタル２層Ｍ２で置かれてい
る。

【００１２】さらに、サブワードドライバ領域１７上で
メタル３層Ｍ３に変換したあと延伸され、交差領域にあ
るＦＸドライバに入力される。その出力のプリデコーダ
線ＦＸがメタル３層Ｍ３でサブワードドライバのＰＭＯ
Ｓトランジスタのソースを駆動する。このようにプリデ
コーダ線ＦＸＢ，ＦＸはサブワードドライバ領域１７上
で１２８個のサブワードドライバの１／４（３２個）に
入力される。

【００１３】このように、階層形ワード線方式は周知の
ワード線シャント方式に比べてワード線ピッチの緩和に
よる製造歩留まりの向上が得られる反面、選択メモリセ
ルサブアレー１５内ではプリデコーダ線ＦＸＢ，ＦＸが
多数の非選択のサブワードドライバを駆動するため、パ
ルス駆動する負荷容量が大きく、消費電力が大きくなる
ことが欠点である。特に、このパルスは昇圧電圧ＶＰＰ
を用いて発生するため、昇圧電源回路のエネルギー効率
から外部電源ＶＤＤからの電源電流はさらに大きくなる
という欠点を持つ。

【００１４】この階層形ワード線方式の改良の中で、活
性化されるメモリセルサブアレー１５（言い換えれば選
択サブワード線ＳＷが存在するサブアレー）に関連する
プリデコーダ線群ＦＸＢ，ＦＸのみをパルス動作させる
方式が採用されている。しかし、それでも階層形ワード
線方式の採用以前のワード線シャント方式の３倍の充放
電電流（メインワード線ＭＷＢ、プリデコーダ線ＦＸ
Ｂ，ＦＸ、サブワード線ＳＷを合わせたワード線系の充
放電容量が５ｐＦから１５ｐＦに増加）を消費する。

【００１５】ここで、ワード線シャント方式とはゲート
層ＦＧ上にメタル２層Ｍ２をのせ、ところどころに設け
たシャント部で短絡してワード線抵抗を等価的に減少さ
せるもので、６４ＫビットＤＲＡＭの時代から１６Ｍビ
ットＤＲＡＭまで用いられてきた。その後、６４Ｍビッ
トでは階層形ワード線方式が用いられている。

【００１６】そこで、本発明の目的は、階層形ワード線
方式の利点を維持しながら、この欠点である電力増加を
抑え、さらに高速化、低面積化も図ることができる半導
体記憶装置を提供するものである。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】すなわち、本発明による半導体記憶装置
は、階層形ワード線構成の半導体記憶装置に適用される
ものであり、メモリセルサブアレー上を、サブワードド
ライバ群を動作させるためのメインワード線群（ＭＷ
Ｂ）、プリデコーダ線群（ＦＸＢ）が平行に複数のサブ
ワードドライバ群と直交するように配置され、サブワー
ドドライバ群とプリデコーダ線群とが複数のグループに
分割され、各プリデコーダ線群は該当のサブワードドラ
イバ群のみを駆動するように、メインワードデコーダに
入力される一部のアドレス信号をプリデコーダ（ＦＸＢ
ドライバ）でも共通に用いるものである。

【００２０】これにより、メモリセルサブアレーを駆動
するためのサブワードドライバ群をさらに複数に分割
し、活性化されるメモリセルサブアレー内に存在するプ
リデコーダ線の一部のみをパルス動作させ、パルス動作
のプリデコーダ線群の負荷容量を小さくして消費電力を
減少させることができる。

【００２１】特に、サブワードドライバ群とプリデコー
ダ線群が２つのグループに分割され、１つのプリデコー
ダ線群は半数のサブワードドライバ群のみを駆動するよ
うに、一部のアドレス信号をメインワードデコーダとプ
リデコーダとで共通に用いるようにしたものである。こ
れにより、プリデコーダ線の一部のみをパルス動作させ
る上、サブワードドライバ群の半分のみを制御して、プ
リデコーダ線の負荷が１／２となるので、消費電力を減
少させることができる。

【００２２】また、プリデコーダ線群（ＦＸＢ）はサブ
ワードドライバ領域上で異なる層に変換され、センスア
ンプ群とサブワードドライバ群との交差領域にインバー
タを設け、プリデコーダ線（ＦＸＢ）を入力し、その反
転信号（ＦＸ）を出力とし、１つのサブワードドライバ
はメインワード信号（ＭＷＢ）とプリデコーダ信号（Ｆ
ＸＢ）、その反転信号（ＦＸ）を用いて論理動作を行う
ようにしたものである。

【００２３】具体的に、各サブワードドライバは、第１
のＰＭＯＳトランジスタと、第２、第３のＮＭＯＳトラ
ンジスタとからなり、第１のＰＭＯＳトランジスタと第
２のＮＭＯＳトランジスタとのゲートは共通にメインワ
ード線、第１のＰＭＯＳトランジスタと第２、第３のＮ
ＭＯＳトランジスタとのドレインは接続され、サブワー
ド線、第３のＮＭＯＳトランジスタのゲートはプリデコ
ーダ線（ＦＸＢ）、第１のＰＭＯＳトランジスタのソー
スはプリデコーダ線の反転制御線（ＦＸ）、第２、第３
のＮＭＯＳトランジスタのソースは０Ｖにそれぞれ接続
されて構成されるものである。

【００２４】特に、半導体記憶装置として、たとえば６
４Ｍ、２５６Ｍ、あるいはさらに大容量のＤＲＡＭ、シ
ンクロナスＤＲＡＭなどに適用するようにしたものであ
る。

【００２５】よって、前記半導体記憶装置によれば、大
容量化の傾向にあるＤＲＡＭ、シンクロナスＤＲＡＭな
どのネックとなっているプリデコーダ線群の負荷容量を
小さくして消費電力の増加を抑え、このプリデコーダ線
の負荷減少によって高速化を図り、さらにＦＸドライバ
の削減によって低面積化を実現することができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００２７】図１(a),(b) は本発明の一実施の形態であ
る半導体記憶装置を示すレイアウト図と部分拡大図、図
２は本実施の形態におけるメモリセルサブアレー内のプ
リデコーダ線を示すレイアウト図、図３(a),(b) はＦＸ
Ｂドライバと、それに関連するメインワードドライバを
示す回路図と動作波形図である。

【００２８】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００２９】本実施の形態の半導体記憶装置は、たとえ
ば階層形ワード線構成を用いた６４Ｍビットあるいは２
５６ＭビットＤＲＡＭとされ、このメモリチップ１０に
は、メインローデコーダ領域１１、メインワードドライ
バ領域１２、カラムデコーダ領域１３、周辺回路／ボン
ディングパッド領域１４、メモリセルサブアレー１５、
センスアンプ領域１６、サブワードドライバ領域１７、
交差領域１８などが周知の半導体製造技術によって１個
の半導体チップ上に形成されている。この図１において
は、水平方向が行方向（ワード線方向）、垂直方向が列
方向（ビット線方向）である。

【００３０】このＤＲＡＭにおいては、たとえば図１に
示すように、メモリチップ１０の行方向における左側と
右側、列方向における上側と下側にメモリセルサブアレ
ー１５などからなるメモリ領域が分割して配置される。
この左側と右側とに配置されたメモリ領域は、それぞれ
のメモリ領域に対応するメインワードドライバ領域１２
を介して中央に配置されたメインローデコーダ領域１１
を挟んで対で配置されている。

【００３１】また、上側と下側に配置されたメモリ領域
の中央側には、それぞれのメモリ領域に対応するカラム
デコーダ領域１３が配置されている。さらに、その中央
部には、周辺回路／ボンディングパッド領域１４とし
て、ローアドレスバッファ、カラムアドレスバッファ、
プリデコーダ、タイミング発生回路、データ入出力回路
などが配置され、さらに外部接続用のボンディングパッ
ドが設けられている。

【００３２】メモリ領域は、メモリセルサブアレー１５
の列方向にセンスアンプ領域１６が配置され、また行方
向にサブワードドライバ領域１７が配置され、このセン
スアンプ領域１６とサブワードドライバ領域１７との交
差領域１８にはＦＸドライバ、さらにセンスアンプ群の
制御回路（スイッチＭＯＳトランジスタなど）も配置さ
れている。このメモリセルサブアレー１５に対して、ワ
ード線は行方向、ビット線は列方向としている。これと
は逆の配置でも本発明を用いることができることは自明
である。

【００３３】このメモリ領域において、サブワードドラ
イバとセンスアンプで囲まれたメモリセルサブアレー１
５は２５６ワード線×２５６ビット線対の６４Ｋビット
セルよりなる。メインローデコーダ、メインワードドラ
イバからのメインワード線ＭＷＢとプリデコーダ線ＦＸ
Ｂは、メインワードドライバの片側の全てのメモリセル
サブアレー１５の上を水平方向に走るように配置されて
いる。

【００３４】以上のように構成される階層形ワード線構
成においては、行方向に並ぶサブワード線は、サブワー
ドドライバの出力であり、サブワードドライバにはメイ
ンワードドライバから出力されたメインワード線と、別
のプリデコーダ線が入力され、論理動作を行う。ある特
定のサブワードドライバは、その入力であるメインワー
ド線が選択され、さらに列方向のプリデコーダ線が選択
されると、サブワード線にＨｉｇｈレベルの電圧が出力
され、そのサブワード線に接続される全てのメモリセル
の読み出し動作、書き込み動作などが開始される。

【００３５】図２は、本実施の形態におけるメモリセル
サブアレー１５内のプリデコーダ線ＦＸＢ，ＦＸの配置
を示し、プリデコーダ線ＦＸＢ，ＦＸをメモリセルサブ
アレー１５内で２分割したものである。メインワード線
ＭＷＢの記載は省略してある。プリデコーダ線ＦＸＢは
前記図６の８本から１６本に増加する。サブワード線Ｓ
Ｗは１つのメモリセルサブアレー１５内では２５６本存
在する。

【００３６】プリデコーダ線ＦＸＢにおいて、１６本の
プリデコーダ線ＦＸＢは３２本のメインワード線ＭＷＢ
と平行にメモリセルサブアレー１５上をメタル２層Ｍ２
で置かれる。１６本は上側用のプリデコーダ線ＦＸＢＵ
０〜ＦＸＢＵ７、下側用のプリデコーダ線ＦＸＢＤ０〜
ＦＸＢＤ７に２分割され、それぞれサブワードドライバ
領域１７上でメタル３層Ｍ３に変換され、そのサブワー
ドドライバのＮＭＯＳトランジスタのゲートに印加され
るとともに交差領域１８まで延伸され、ＦＸドライバに
入力される。ＦＸドライバの数は前記図６の２倍が必要
である。

【００３７】このＦＸドライバの出力のプリデコーダ線
ＦＸが、メタル３層Ｍ３を用いてサブワードドライバの
ＰＭＯＳトランジスタのソースを駆動する。このプリデ
コーダ線ＦＸも上側用、下側用と２分割される。このよ
うに１本のプリデコーダ線ＦＸＢ，ＦＸはサブワードド
ライバ領域１７上で１２８個のサブワードドライバの１
／８（１６個）に入力される（前記図６では３２個）。

【００３８】このように上側用、下側用と２分割される
ことにより、プリデコーダ線ＦＸＢ，ＦＸの負荷が１／
２となるので、消費電力を減少できる。この２分割の場
合の試算によれば、消費電力は活性化されるメモリセル
サブアレー１５内のプリデコーダ線ＦＸＢ，ＦＸのパル
ス動作のみに限定する前記図６の非分割階層形ワード線
方式の２／３となる。この値は、ワード線シャント方式
の２倍の充放電電流である。

【００３９】この場合に、パルス動作のプリデコーダ線
ＦＸＢ，ＦＸを細分化するには、一部のアドレス信号
（たとえば、２５６本のサブワード線ＳＷのメモリセル
サブアレー１５では３２本（＝２⁵）のメインワード線
ＭＷＢを半分に分けるＡ７（Ａ３〜Ａ７のうちのＡ７）
のアドレス情報）をメインローデコーダとプリデコーダ
で共通に用い、プリデコーダ線ＦＸＢ，ＦＸの選択に用
いるアドレス信号を実効的に増すことにより実現でき
る。

【００４０】レイアウトでは、サブワードドライバ群を
２つに分けるためにはサブワードドライバ領域１７の中
央に隙間を作る必要がある。２５６本のサブワード線Ｓ
Ｗの構成では１つのサブワードドライバ領域１７で１２
８個のサブワードドライバがあるが、これを６４個の群
れに分ける。中央の隙間は拡散層で１μｍ程度の距離で
ある。この隙間を作るにはサブワードドライバのビット
線方向の長さをメモリセルのピッチより少し短くして
（１／１２８μｍ）、１２８個の繰り返しの総和として
１μｍの隙間を作るのが適当と考えられる。

【００４１】サブワードドライバの構成によって、分割
数は１／２の他に、１／４、１／８など、さらに細かく
分割でき、低電力化の効果は大きい。ただし、１／４、
１／８などにすると、交差領域１８上にインバータを置
く構成が難しく、高速、小面積の階層形ワード線方式と
の両立がいまのところ難しい。

【００４２】本実施の形態のセンスアンプ群とサブデコ
ーダ群との交差領域１８に設けるＦＸドライバを複数の
メモリセルサブアレー１５間で兼用することで、その数
を削減し、低面積化することもできる。たとえば、図２
で交差領域１８のＦＸドライバを４個と半減する代わり
に、その出力のプリデコーダ線ＦＸを縦方向のメタル３
層Ｍ３だけでなく、メタル２層Ｍ２でメモリセルサブア
レー１５上またはセンスアンプ上を横方向にも延ばし、
複数のサブワードドライバ領域１７で共通に用いるもの
である。

【００４３】図３は、本発明の実施の形態におけるＦＸ
Ｂドライバと、それに関連するメインワードドライバの
回路図と動作波形図である。

【００４４】ここで、ＶＰＰとはワード線の選択電位と
なるチップ内昇圧電圧である。ＶＤＤとは、たとえば3.
３Ｖあるいは５Ｖの外部印加の電源電圧である。ＤＲＡ
Ｍの種類によっては、消費電力を下げるために内部降圧
方式をとり、電圧ＶＤＤより低い電圧ＶＬで大部分の周
辺回路を動作させる場合がある。そのときは電圧ＶＤＤ
のレベルでなく、電圧ＶＬのレベルの信号を印加するの
は当然である。

【００４５】これらのメインワードドライバ、ＦＸＢド
ライバはＶＰＰ振幅のプリチャージ信号ＸＤＰＨｋ、Ｖ
ＤＤ振幅のプリデコーダ入力ＡＸ３ｉ（ＦＸＢドライバ
はＡＸ０ｌ），ＡＸ６ｊ，ＭＳＢｋからのデコード機能
と電圧ＶＰＰの振幅へのレベル変換機能を具備してい
る。ＦＸＢドライバには本来、冗長なＡＸ６０，ＡＸ６
１，ＡＸ６２，ＡＸ６３が入力される。これらはメモリ
セルサブアレー１５の上半分、下半分を識別するための
信号で、メインローデコーダの１／３２の選択動作のた
めに本来必要である。

【００４６】この信号を利用して、ＡＸ６０，ＡＸ６１
のいずれかがＨｉｇｈのときは、メモリセルサブアレー
１５の上半分に属するメインワード線ＭＷＢのいずれか
が選択され、ＡＸ６２，ＡＸ６３のいずれかがＨｉｇｈ
のときは、メモリセルサブアレー１５の下半分に属する
メインワード線ＭＷＢのいずれかが選択される。この構
成にしても、アクセス時間のクリティカルパスの論理段
数は増加せず、アクセス時間の増加はない。

【００４７】以上の説明では、サブワード線ＳＷの数は
２５６本、すなわち２５６本のワード線が１つのセンス
アンプにつながるビット線と交差するとしたが、これに
限定されることはない。たとえば、低面積化をねらった
５１２本のサブワード線の構成とすれば、本発明の効果
はますます大きくなる。

【００４８】ここで、ＤＲＡＭの代表的な動作モードで
ある読み出し動作、書き込み動作、リフレッシュ動作、
高速カラムモードをとりあげ、それぞれの概要を簡単に
説明する。

【００４９】(1).読み出し動作この読み出し動作において、たとえばアドレスマルチプ
レクスではアドレス信号は時分割で入力するため、ロー
アドレスストローブ信号ＲＡＳＢとカラムアドレススト
ローブ信号ＣＡＳＢの２つの同期信号が必要である。Ｒ
ＡＳＢがＨｉｇｈレベルの期間は、行系回路がプリチャ
ージされる期間で、この間はチップ内部ではいかなるメ
モリ動作も行われない。一方、ＣＡＳＢがＨｉｇｈレベ
ルの期間中は、データ出力バッファやデータ入力バッフ
ァなどの列系回路がプリチャージされる期間で、この間
はチップ外部との読み出し動作、書き込み動作は行われ
ない。

【００５０】ＲＡＳＢがＬｏｗレベルになると行系回路
が活性化され、メモリ動作が始まる。続いて、ＣＡＳＢ
がＬｏｗレベルになると読み出し動作あるいは書き込み
動作が始まり、チップ外部とのデータの授受が行われ
る。このようにＤＲＡＭでは、プリチャージ期間と活性
期間が交互に繰り返される。通常、ＲＡＳＢのサイクル
時間がチップのサイクル時間となる。

【００５１】読み出し動作の指定は、書き込み制御信号
ＷＥＢをＣＡＳＢの立ち下がり時点よりも前にＨｉｇｈ
レベルにして、ＣＡＳＢが立ち上がるまでそれを保持す
ることにより行う。データがいったん出力されると、Ｃ
ＡＳＢが立ち上がるまでデータを保持する。このアクセ
ス時間には３種類あって、ＲＡＳＢおよびＣＡＳＢの立
ち下がり時点からデータ出力端子にデータが出力される
までの時間を、それぞれＲＡＳＢアクセス時間、ＣＡＳ
Ｂアクセス時間と呼び、列アドレスが確定された時点か
らデータが出力されるまでの時間をアドレスアクセス時
間と呼ぶ。

【００５２】(2).書き込み動作この書き込み動作において、アドレス信号とＲＡＳＢ，
ＣＡＳＢとの関係は、読み出し動作と同じなので省略す
る。またサイクル時間などのＲＡＳＢ，ＣＡＳＢのタイ
ミング規格も読み出し動作と全く同じである。ただし、
ライトイネーブル信号ＷＥＢをＣＡＳＢの立ち下がり時
点よりも前にＬｏｗレベルにすることによって書き込み
動作を指定する。このサイクル中はデータ出力端子は高
インピーダンス（Ｈｉｇｈ−Ｚ）状態に保持される。な
お、ＲＡＳＢをＬｏｗレベルのままの状態で、いったん
チップ外部に読み出したデータを外部で変更して再び同
じメモリセルに書き込むという、ＲｅａｄＭｏｄｉｆ
ｙＷｒｉｔｅ動作の仕様もある。

【００５３】(3).リフレッシュ動作このリフレッシュ動作においては、読み出し・書き込み
といったランダムアクセス動作中に割り込んで行うリフ
レッシュ動作と、電池バックアップ期間中のようにチッ
プ内の記憶情報を保持するためだけに行うリフレッシュ
動作がある。前者では、ＲＡＳＢｏｎｌｙリフレッ
シュと、ＣＢＲ（ＣＡＳＢｂｅｆｏｒｅＲＡＳＢ）
リフレッシュが、また後者ではセルフリフレッシュが標
準になっている。その他、データを出力しながらリフレ
ッシュを行うヒドン（ｈｉｄｄｅｎ）リフレッシュもあ
る。

【００５４】たとえば、ＲＡＳＢｏｎｌｙリフレッ
シュにおいては、読み出し・書き込み動作と同じタイミ
ング規格のＲＡＳＢ１サイクル中に、１行（ワード
線）の全メモリセルが同時にリフレッシュされる。ただ
し、ＣＡＳＢをＨｉｇｈレベルにしてチップ外部からリ
フレッシュアドレスを与えなければならない。最大リフ
レッシュ時間の期間内にアドレス信号の組み合わせでワ
ード線を順次選択してリフレッシュしなければならな
い。

【００５５】このリフレッシュのしかたには集中リフレ
ッシュと分散リフレッシュがある。集中リフレッシュ
は、最小サイクルでリフレッシュを繰り返し、この期間
はチップ外部からメモリアクセスはできないが、残りの
全期間は、リフレッシュを割り込ませず外部からメモリ
アクセスを受け付ける方法である。分散リフレッシュ
は、リフレッシュ動作の１サイクルを最大リフレッシュ
時間の期間中に等しく分散したものである。実際には分
散リフレッシュが多用されるので、リフレッシュ動作の
１サイクルが通常の読み出し・書き込み動作のサイクル
に割り込んだタイミングとなる。

【００５６】また、ＣＢＲリフレッシュにおいては、Ｃ
ＡＳＢをＲＡＳＢに先行させてＬｏｗレベルにすること
によって、リフレッシュ動作であることを内部で判定す
る。この判定パルスによって内部のリフレッシュアドレ
スカウンタからアドレスが発生し、ワード線が選ばれリ
フレッシュされる。従って、外部からアドレス信号を与
える必要はない。

【００５７】さらに、セルフリフレッシュにおいては、
通常のメモリサイクル終了後、ＣＢＲタイミングにして
ＲＡＳＢのパルス幅を、たとえば１００μｓ以上に設定
する。内部ではこの時間以上になるとリフレッシュアド
レスカウンタとリフレッシュタイマーを用いたリフレッ
シュ動作が始まり、ＣＡＳＢ，ＲＡＳＢがともにＬｏｗ
レベルである限りセルフリフレッシュが続く。リフレッ
シュされる頻度が少ないほどチップの消費電力は低くな
るが、この頻度はチップ内の温度を検出するタイマーに
よって自動的に調整される。なお、セルフリフレッシュ
から通常サイクルに移る場合には、ＲＡＳＢのプリチャ
ージ期間が必要である。

【００５８】(4).高速列アクセス動作キャッシュメモリを採用したシステムや画像メモリなど
では、行アドレスは固定したままで、列アドレスの異な
る、それも連続した列アドレスの多数ビットをアクセス
する場合が多い。列アクセスモードは、メモリセルサブ
アレーの超並列でアクセス可能な構造上の特徴を利用し
たものである。列アドレスの多数ビットのデータを高速
に処理できるので、前記した用途に近年注目されてい
る。

【００５９】この動作では、まず行アドレスによって行
（ワード）線を選択し、ワード線上の全てのメモリセル
を、センスアンプで増幅した状態でいったんそれぞれの
データ線に読み出しておく。次に、列アドレスによって
あるデータ線の読み出し情報をチップの外部に取り出
し、次に他の列アドレスによって他のデータ線の情報を
取り出すというように列アドレスを順次変えていけば、
ワード線上の全てのセル情報を連続して取り出すことが
でき、この動作は高速である。

【００６０】この場合のアクセス時間は、列アドレスが
入力してデータが出力するまでの時間、すなわち前記し
たアドレスアクセス時間そのものであり、長時間を要す
る行系回路の動作時間、たとえばワード線の駆動時間や
センス時間を考慮する必要がないためである。サイクル
時間もこの分だけ速くなる。

【００６１】書き込み動作についても、データ線に読み
出されているセル信号増幅データを、外部から与えた書
き込みデータで順次置き換えていくだけなので高速であ
る。所望のデータ線の全てに書き込みデータ電圧を印加
した後に、ワード線をオフにすることで列アクセスモー
ドの書き込みは完了する。このように、行アドレスは同
じままで、列アドレスのみを切り換える列アクセスモー
ドは種々提案されているが、ここでは代表的な高速ペー
ジモード、ニブルモード、スタティックカラムモードの
動作タイミングを説明する。

【００６２】たとえば、高速ページモードの読み出しタ
イミングにおいては、列アドレスの選択はランダムであ
り、サイクル時間はたとえば４０ｎｓである。チップ内
部ではＡＴＤ（Address Transition Detector)回路によ
って主な列系回路はサイクル毎にプリチャージされ、列
アドレスで選ばれたデータ線の読み出しデータが、デー
タ出力バッファ近くでＣＡＳＢで制御されて出力され
る。ＣＡＳＢとのアドレスセットアップ時間、アドレス
ホールド時間などの規格のために、チップとしての高速
化には限界がある。

【００６３】また、ニブルモードの読み出しタイミング
においては、たとえば４ビットのシフトレジスタ単位で
データが入出力される。ただし、２ビットのアドレス信
号を用いて４ビットの中の先頭ビットだけはランダムに
指定できる。すなわち最初の１ビット目は通常の読み出
しあるいは書き込み動作であるが、それに続く３ビット
はＣＡＳＢのクロックパルスだけで連続出力する。先頭
ビット以外は列アドレスの指定は不要である。

【００６４】このモードでは、データ出力端子近くに４
個のデータラッチ回路と、その出力を入力とする４ビッ
トのデコード機能付きリングカウンタ形シフトレジスタ
が設けられている。４個のサブアレーから並列に入力し
て４個のデータラッチ回路にいったん蓄えられた読み出
しデータは、シフトレジスタで直列に変換されてＣＡＳ
Ｂに同期して連続に外部出力される。このシフトレジス
タはもともと高速なので、ニブルモードサイクルはＣＡ
ＳＢサイクルで決まり、たとえば３５ｎｓと比較的速
い。

【００６５】さらに、スタティックカラムモードの読み
出しタイミングにおいては、同じ行アドレスのもとで列
アドレスを換えて、データ線に読み出されている増幅デ
ータの読み出し・書き込みを行うというものである。連
続サイクル中はＣＡＳＢはＬｏｗレベルのままで、アド
レス信号はｄｏｎ’ｔｃａｒｅの部分がない。ＣＡＳ
Ｂで列アドレスをラッチできないためである。列アドレ
スの指定はランダムであり、サイクル時間はアドレスの
切り換えだけで決まる。ＡＴＤ回路と列アドレスバッフ
ァの動作だけで列系回路の選択動作が行われる。

【００６６】以上のようにして、ＤＲＡＭのメモリセル
に対する読み出し動作、書き込み動作、リフレッシュ動
作、高速列アクセス動作が行われる。なお、ＤＲＡＭは
ＲＡＳＢ、ＣＡＳＢ、ＷＥＢの制御信号の立ち上がり／
下がりで制御されるのに対して、シンクロナスＤＲＡＭ
の場合はコマンドにより制御され、このコマンドはチッ
プセレクト信号ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢの
組み合わせにより定義される。

【００６７】従って、本実施の形態の半導体記憶装置に
よれば、プリデコーダ線ＦＸＢ，ＦＸをメモリセルサブ
アレー１５内で上側用、下側用に２分割することによ
り、プリデコーダ線ＦＸＢ，ＦＸの負荷が１／２となる
ので、消費電力を減少させることができる。試算によれ
ば、消費電力を前記図６の非分割による階層形ワード線
方式の２／３にすることができる。

【００６８】また、本実施の形態においては、プリデコ
ーダ線ＦＸをメモリセルサブアレー１５上またはセンス
アンプ上を横方向にも延ばし、センスアンプ群とサブデ
コーダ群との交差領域１８に設けるＦＸドライバを複数
のメモリセルサブアレー１５間で兼用することにより、
ＦＸドライバの数を削減し、低面積化を実現することが
できる。

【００６９】さらに、メモリセルサブアレー１５の上半
分／下半分に属するプリデコーダ線ＦＸＢのいずれかが
選択される構成により、アクセスのクリティカルパスの
論理段数は増加しないので、アクセス時間の増加も抑え
ることができる。

【００７０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００７１】たとえば、前記実施の形態においては、サ
ブワード線ＳＷの数は２５６本の例で説明したが、これ
に限定されるものではなく、低面積化をねらった５１２
本、さらに多くのサブワード線の構成とすることも可能
であり、この場合にはますます本発明の効果は大きくな
る。

【００７２】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野であるＤＲＡＭあ
るいはシンクロナスＤＲＡＭによる半導体記憶装置に適
用した場合について説明したが、これに限定されるもの
ではなく、ＳＲＡＭ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰ
ＲＯＭ、ＥＥＰＲＯＭなどの他の半導体記憶装置につい
ても広く適用可能である。

【００７３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７４】(1).サブワードドライバ群とプリデコーダ
線群とが複数のグループに分割され、各プリデコーダ線
群は該当のサブワードドライバ群のみを駆動するよう
に、メインワードデコーダに入力される一部のアドレス
信号をプリデコーダでも共通に用いることで、パルス動
作のプリデコーダ線群の負荷容量を小さくすることがで
きるので、消費電力を減少させることが可能となる。

【００７５】(2).２つのグループに分割して、１つのプ
リデコーダ線群は半数のサブワードドライバ群のみを駆
動するように、一部のアドレス信号をメインワードデコ
ーダとプリデコーダとで共通に用いることで、プリデコ
ーダ線の一部のみをパルス動作させる上、サブワードド
ライバ群の半分のみを制御してプリデコーダ線の負荷を
１／２にすることができるので、特に高速化、低面積化
とを両立させた低電力化が可能となる。

【００７６】(3).１つのサブワードドライバは、メイン
ワード信号（ＭＷＢ）とプリデコーダ信号（ＦＸＢ）、
その反転信号（ＦＸ）を用いて論理動作を行うが、ＦＸ
ドライバを複数のメモリセルサブアレー間で兼用してＦ
Ｘドライバの数を削減することができるので、低面積化
を実現することが可能となる。

【００７７】(4).前記(1) 〜(3) により、大容量化の傾
向にあるＤＲＡＭ、シンクロナスＤＲＡＭなどの階層形
ワード線構成の半導体記憶装置において、この階層形ワ
ード線方式のワード線ピッチの緩和による製造歩留まり
の向上が得られる利点を維持しながら、消費電力の増加
を抑制するとともに、高速化、低面積化を実現すること
が可能となる。

【図面の簡単な説明】

【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示すレイアウト図と部分拡大図である。

【図２】本発明の一実施の形態におけるメモリセルサブ
アレー内のプリデコーダ線を示すレイアウト図である。

【図３】(a),(b) は本発明の一実施の形態におけるＦＸ
Ｂドライバと、それに関連するメインワードドライバを
示す回路図と動作波形図である。

【図４】(a),(b) は本発明の前提となる半導体記憶装置
における階層形ワード線構成を示すレイアウト図と部分
拡大図である。

【図５】(a),(b) は本発明の前提となる半導体記憶装置
におけるサブワードドライバを示す回路図と動作波形図
である。

【図６】本発明の前提となる半導体記憶装置におけるメ
モリセルサブアレー内のプリデコーダ線を示すレイアウ
ト図である。

【符号の説明】

１０メモリチップ１１メインローデコーダ領域１２メインワードドライバ領域１３カラムデコーダ領域１４周辺回路／ボンディングパッド領域１５メモリセルサブアレー１６センスアンプ領域１７サブワードドライバ領域１８交差領域ＭＷＢメインワード線（反転）ＦＸＢプリデコーダ線（反転）ＦＸプリデコーダ線ＳＷサブワード線

Claims

【特許請求の範囲】

【請求項１】階層形ワード線構成の半導体記憶装置で
あって、メモリセルサブアレー領域と隣接してサブワー
ドドライバ領域とセンスアンプ領域、およびそれらの交
差領域があり、メモリセルサブアレー上を、サブワード
ドライバ群を動作させるためのメインワード線群、この
メインワード線群より少数のプリデコーダ線群が平行に
複数の前記サブワードドライバ群と直交するように配置
され、前記サブワードドライバ群と前記プリデコーダ線
群とが複数のグループに分割され、各プリデコーダ線群
は前記メモリセルサブアレー用のサブワードドライバ群
のうちの該当のサブワードドライバ群のみを駆動するよ
うに、メインワードデコーダに入力される一部のアドレ
ス信号をプリデコーダでも共通に用いることを特徴とす
る半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記サブワードドライバ群と前記プリデコーダ線群
とが２つのグループに分割され、１つのプリデコーダ線
群は半数のサブワードドライバ群のみを駆動するよう
に、前記一部のアドレス信号を前記メインワードデコー
ダと前記プリデコーダとで共通に用いることを特徴とす
る半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置であっ
て、前記プリデコーダ線群は前記サブワードドライバ領
域上で異なる層に変換され、センスアンプ群とサブワー
ドドライバ群との前記交差領域にインバータを設け、前
記プリデコーダ線を入力し、その反転信号を出力とし、
１つのサブワードドライバはメインワード信号とプリデ
コーダ信号、その反転信号を用いて論理動作を行うこと
を特徴とする半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置であっ
て、前記各サブワードドライバは、第１のＰＭＯＳトラ
ンジスタと第２、第３のＮＭＯＳトランジスタとからな
り、前記第１のＰＭＯＳトランジスタと前記第２のＮＭ
ＯＳトランジスタとのゲートは共通に前記メインワード
線に接続され、前記第１のＰＭＯＳトランジスタと前記
第２、第３のＮＭＯＳトランジスタとのドレインは共通
にサブワード線に接続され、前記第３のＮＭＯＳトラン
ジスタのゲートは前記プリデコーダ線に接続され、前記
第１のＰＭＯＳトランジスタのソースは前記プリデコー
ダ線の反転制御線に接続され、かつ前記第２、第３のＮ
ＭＯＳトランジスタのソースは０Ｖに接続されているこ
とを特徴とする半導体記憶装置。
【請求項５】請求項１、２、３または４記載の半導体
記憶装置であって、前記半導体記憶装置は、大容量のＤ
ＲＡＭであることを特徴とする半導体記憶装置。