JPS61267995A - Ｍｏｓダイナミツクメモリ装置 - Google Patents
Ｍｏｓダイナミツクメモリ装置Info
- Publication number
- JPS61267995A JPS61267995A JP61104817A JP10481786A JPS61267995A JP S61267995 A JPS61267995 A JP S61267995A JP 61104817 A JP61104817 A JP 61104817A JP 10481786 A JP10481786 A JP 10481786A JP S61267995 A JPS61267995 A JP S61267995A
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- Japan
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- mos
- node
- mos transistor
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- transfer gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は１トランジスタ／メモリセル型のＭＯＳダイ
ナミックメモリ装置に関する。
ナミックメモリ装置に関する。
（従来の技術）
近年、メモリ技術は高集積化の方向に進んでいる。これ
に伴って、メモリセルの小形化も進み、データ線に得ら
れる出力信号は小さくなり、センス回路としても微小信
号を高感度に検出するものが必要となっている。
に伴って、メモリセルの小形化も進み、データ線に得ら
れる出力信号は小さくなり、センス回路としても微小信
号を高感度に検出するものが必要となっている。
従来、知られている高感度センス回路を利用したＭＯＳ
ダイナミックメモリの一例を第１図に示す０図において
、ＢＡがセンス回路であって、一対のＭＯＳトランジス
タＱｓｔ ｔ Ｑ１０ のゲート、ドレインを交差接
続し、共通接続したソースに信号へを入れて制御するよ
うになっている。センス回路８Ａの２つのノード入、Ｂ
はそれぞれトランスファゲート用ＭＯＳトランジスタＱ
＊−Ｑ−のソースに接続され、これらトランジスタＱｔ
＝Ｑ−ｔのドレインがそれぞれデータ線ｄ１ ｙ ｄＭ
に接続されている。それぞれのデータ線ｄｔ ＊ ’ｔ
には、例えば１６にピットのダイナミックＲＡＭでは６
４個のメモリセルと１個のダミーセルが接続されている
０メモリセルはＩＷｉのＭＯＳトランジスタと１個のキ
ャパシタとからなり・図では便宜上、各データ線ｄｌｙ
ｄ！にそれぞれ１個のメモリセルＭ、Ｍ！を示しであ
る。
ダイナミックメモリの一例を第１図に示す０図において
、ＢＡがセンス回路であって、一対のＭＯＳトランジス
タＱｓｔ ｔ Ｑ１０ のゲート、ドレインを交差接
続し、共通接続したソースに信号へを入れて制御するよ
うになっている。センス回路８Ａの２つのノード入、Ｂ
はそれぞれトランスファゲート用ＭＯＳトランジスタＱ
＊−Ｑ−のソースに接続され、これらトランジスタＱｔ
＝Ｑ−ｔのドレインがそれぞれデータ線ｄ１ ｙ ｄＭ
に接続されている。それぞれのデータ線ｄｔ ＊ ’ｔ
には、例えば１６にピットのダイナミックＲＡＭでは６
４個のメモリセルと１個のダミーセルが接続されている
０メモリセルはＩＷｉのＭＯＳトランジスタと１個のキ
ャパシタとからなり・図では便宜上、各データ線ｄｌｙ
ｄ！にそれぞれ１個のメモリセルＭ、Ｍ！を示しであ
る。
また１ダミ一セルＤＭ１．ＤＭ、は基本的にメモリセル
と同様であるが、キャパシタの容量をメモリセルのそれ
より小さくシ、これに書込み用ＭＯＳトランジスタを付
加したものである。各データ線ｄ１゜ｄ、には更にプリ
チャージ用トランジスタＱｔｓ＊（＆ｓが接続されてい
る。このプリチャージ用ＭＯＳトランジスタＱｒａ ｔ
Ｑａａはトランスファゲート用ＭＯＳトランジスタＱ
□ｔ ｔ Ｑｔｔ がオンのとき、それぞれセンス回
路ＳＡの７−ドＡ、Ｂに接続される。即ち、このとき、
センス回路８Ａはプリチャージ用ＭＯＳトランジスタＱ
ｔｓｙＱｔｓを負荷とするバランス形７リツプフロツプ
と、して働くことになる。
と同様であるが、キャパシタの容量をメモリセルのそれ
より小さくシ、これに書込み用ＭＯＳトランジスタを付
加したものである。各データ線ｄ１゜ｄ、には更にプリ
チャージ用トランジスタＱｔｓ＊（＆ｓが接続されてい
る。このプリチャージ用ＭＯＳトランジスタＱｒａ ｔ
Ｑａａはトランスファゲート用ＭＯＳトランジスタＱ
□ｔ ｔ Ｑｔｔ がオンのとき、それぞれセンス回
路ＳＡの７−ドＡ、Ｂに接続される。即ち、このとき、
センス回路８Ａはプリチャージ用ＭＯＳトランジスタＱ
ｔｓｙＱｔｓを負荷とするバランス形７リツプフロツプ
と、して働くことになる。
この動作を第２図のタイムチャートを用いて説明すると
次のとおりである。なお、ＭＯＳトランジスタは全てｎ
チャンネル中エンハンスメントをトシ、’ＭＥ源はＶＤ
Ｄ＝１２Ｖ、ＶＳｓ＝ＯＶ 、Ｍ板Ｎ イアスＶＢＢ＝
−５ｖで、信号は高レベルを１”、低レベルを０” と
する。まず、プリチャージ期間ｔ。
次のとおりである。なお、ＭＯＳトランジスタは全てｎ
チャンネル中エンハンスメントをトシ、’ＭＥ源はＶＤ
Ｄ＝１２Ｖ、ＶＳｓ＝ＯＶ 、Ｍ板Ｎ イアスＶＢＢ＝
−５ｖで、信号は高レベルを１”、低レベルを０” と
する。まず、プリチャージ期間ｔ。
〜ｔ１において、信号ψ１．ψ１．ψ、を１”とし、デ
ータ線ｄ１ ＃ ｄ！およびセンス回路ＳＡのノードＡ
。
ータ線ｄ１ ＃ ｄ！およびセンス回路ＳＡのノードＡ
。
Ｂを信号ψ。（通常Ｖ）ｎ）のレベルにまでプリチャー
ジする。なお、信号ψ重、ψ、の１” レベルは電源■
ＤＤ より十分大きい値に設定する。またこの期間に信
号ψＤＷを１”としてダミーセル馬。
ジする。なお、信号ψ重、ψ、の１” レベルは電源■
ＤＤ より十分大きい値に設定する。またこの期間に信
号ψＤＷを１”としてダミーセル馬。
異にはＶｓｓ＝ＱＶの電位を書込む。そして、ψ１が“
０”になった後、φＤＩＦも０”となり、１本の路線、
例えばＷＩＩｌｌとこれと反対側のダミーセル脱出し線
ψＤＲ，が選択されてそれぞれ１”になると、メモリセ
ルＭ１とダミーセルＤＭ、の内容がそれぞれデータ線ｄ
１ とｄ、に出てくる。このとき、信号φ、は電源ＶＤ
Ｄ よりも高い電圧状態にあり、データ線ｄ１ ｓ ｄ
！上に現われた微小な電位変化はそれぞれトランスファ
ゲート用ＭＯＳトランジスタＱ１＊ ｖ Ｑｔｔを介し
てノードＡ、Ｂに転送される。
０”になった後、φＤＩＦも０”となり、１本の路線、
例えばＷＩＩｌｌとこれと反対側のダミーセル脱出し線
ψＤＲ，が選択されてそれぞれ１”になると、メモリセ
ルＭ１とダミーセルＤＭ、の内容がそれぞれデータ線ｄ
１ とｄ、に出てくる。このとき、信号φ、は電源ＶＤ
Ｄ よりも高い電圧状態にあり、データ線ｄ１ ｓ ｄ
！上に現われた微小な電位変化はそれぞれトランスファ
ゲート用ＭＯＳトランジスタＱ１＊ ｖ Ｑｔｔを介し
てノードＡ、Ｂに転送される。
その後、信号ψｐが”Ｏ”となってセンス回路ＳＡが活
性化される。このとき、ノードＡ、Ｈの電位差はＭＯＳ
トランジスタＱ、、 、 Ｑ□ の導電率の差となり、
ノードＡ、Ｂの放電速度に差が生じる。
性化される。このとき、ノードＡ、Ｈの電位差はＭＯＳ
トランジスタＱ、、 、 Ｑ□ の導電率の差となり、
ノードＡ、Ｂの放電速度に差が生じる。
この差によってノードＡ、Ｂの電位差は時間と共に大き
くなる。即ち、正帰還がかかって、例えば第３図に示す
ようにノードＡ〆１”、ノードＡＬ”０”が現われる。
くなる。即ち、正帰還がかかって、例えば第３図に示す
ようにノードＡ〆１”、ノードＡＬ”０”が現われる。
この正帰還は一方のノードＢの電位がＭＯＳトランジス
タのしきい値Ｖ、以下になったときに止まり、ノードＡ
の１”レベルはそのＩＩＥＨに保持され、ノードＢの０
” レベルはｏＶになるまで下がる。この場合、トラン
スファゲート用ＭＯＳトランジスタＱ口ｔＱｔｔは、ｍ
号％ ｔ）’″Ｏ″になる同期してψ、がＶＤＩＩよ
り十分高い状態からＶＤＤ付近まで低下する。従って一
方のＭＯＳトランジスタＱ１．は”１”状態になってい
るノードＡとデータ線ｄ１とを電気的に切離してデータ
線ｄ８の電位低下を防止するバリアとして働き、メモリ
セルへの１”レベルの再書込みｉ！王の低下を防止して
いる。また、もう一方のＭＯＳトランジスタＱｎは０１
１状態のノードＢとデータ線ｄ、とを電気的に接続した
状態に保ち、データ線ｄ、の電荷をセンス回路ＳＡのＭ
ＯＳトランジスタＱ鵞重を介して放電する。こうして、
特別な再書込み回路を製せず、再書込みを行うようにな
っている。
タのしきい値Ｖ、以下になったときに止まり、ノードＡ
の１”レベルはそのＩＩＥＨに保持され、ノードＢの０
” レベルはｏＶになるまで下がる。この場合、トラン
スファゲート用ＭＯＳトランジスタＱ口ｔＱｔｔは、ｍ
号％ ｔ）’″Ｏ″になる同期してψ、がＶＤＩＩよ
り十分高い状態からＶＤＤ付近まで低下する。従って一
方のＭＯＳトランジスタＱ１．は”１”状態になってい
るノードＡとデータ線ｄ１とを電気的に切離してデータ
線ｄ８の電位低下を防止するバリアとして働き、メモリ
セルへの１”レベルの再書込みｉ！王の低下を防止して
いる。また、もう一方のＭＯＳトランジスタＱｎは０１
１状態のノードＢとデータ線ｄ、とを電気的に接続した
状態に保ち、データ線ｄ、の電荷をセンス回路ＳＡのＭ
ＯＳトランジスタＱ鵞重を介して放電する。こうして、
特別な再書込み回路を製せず、再書込みを行うようにな
っている。
ところで、このような放電形のセンス回路の場合、上述
のように７−ドＡ、Ｂは共に放電されるため〜センス後
に１”となったレベルがプリチャージレベルより低下す
ることが問題となる。第３図はその様子を示しているが
、これはデータ線寄生容量約０．５５Ｐｒ、メモリセル
容量０．０５４ＰＦ、ダミーセル容量０．０１９ＰＦの
場合に、ブリ°チャージレベルを１２Ｖとし、データ線
ｄＩ側の１０．５Ｖが記憶内容として書込まれたメモリ
セルとデータ線ｄ、側のダミーセルとをセンスしたとき
の状態を電子計算機シミュレーションにより求めたもの
である。図から明らかなように、″１ｔルベルのデータ
線は１２Ｖから８．８ｖまで下がっている。この場合、
メモリセルへの再書込み電圧は８．８ｖとなる。
のように７−ドＡ、Ｂは共に放電されるため〜センス後
に１”となったレベルがプリチャージレベルより低下す
ることが問題となる。第３図はその様子を示しているが
、これはデータ線寄生容量約０．５５Ｐｒ、メモリセル
容量０．０５４ＰＦ、ダミーセル容量０．０１９ＰＦの
場合に、ブリ°チャージレベルを１２Ｖとし、データ線
ｄＩ側の１０．５Ｖが記憶内容として書込まれたメモリ
セルとデータ線ｄ、側のダミーセルとをセンスしたとき
の状態を電子計算機シミュレーションにより求めたもの
である。図から明らかなように、″１ｔルベルのデータ
線は１２Ｖから８．８ｖまで下がっている。この場合、
メモリセルへの再書込み電圧は８．８ｖとなる。
従って、センス回路としては８．８ｖの再書込み量でも
十分に”１” としてセンスできるような感度を持たな
ければならない。また感度が十分でないとすると、その
分だけメモリセルの容量を大きくしなければならず、こ
のことはメモリセルサイズの増大、メモリチップサイズ
の増大につながり１当然製造コストの上昇をもたらす。
十分に”１” としてセンスできるような感度を持たな
ければならない。また感度が十分でないとすると、その
分だけメモリセルの容量を大きくしなければならず、こ
のことはメモリセルサイズの増大、メモリチップサイズ
の増大につながり１当然製造コストの上昇をもたらす。
更に、再書込み電圧が低いことは製品の信頼性に大きく
影響する。
影響する。
（発明が解決しようとする問題点）
この発明は上記した点に鑑みてなされたもので、再書込
みの１”レベルの低下を防止することを目的とするもの
である。
みの１”レベルの低下を防止することを目的とするもの
である。
（問題点を解決するための手段）
本発明に係るＭＯＳダイナミックメモリ装置は、一対の
データ線と、この一対のデータ線それぞれに接続された
複数のメモリセルおよびダミーセルと、前記一対のデー
タ線それぞれに接続されたプリチャージ用ＭＯＳトラン
ジスタと、一対のＭＯＳトランジスタのゲートとドレイ
ンを交差接続したセンス回路と、このセンス回路の各ノ
ードと前記一対のデータ線との間にそれぞれ接続された
トランスファゲート用ＭＯＳトランジスタとを備え、前
記トランスファゲート用ＭＯＳトランジスタのしきい値
を前記プリチャージ用ＭＯＳトランジスタのしきい値よ
りも大きくしたことを特徴とするものである。
データ線と、この一対のデータ線それぞれに接続された
複数のメモリセルおよびダミーセルと、前記一対のデー
タ線それぞれに接続されたプリチャージ用ＭＯＳトラン
ジスタと、一対のＭＯＳトランジスタのゲートとドレイ
ンを交差接続したセンス回路と、このセンス回路の各ノ
ードと前記一対のデータ線との間にそれぞれ接続された
トランスファゲート用ＭＯＳトランジスタとを備え、前
記トランスファゲート用ＭＯＳトランジスタのしきい値
を前記プリチャージ用ＭＯＳトランジスタのしきい値よ
りも大きくしたことを特徴とするものである。
（作用）
本発明によれば、トランスファゲート用ＭＯＳトランジ
スタのしきい値をプリチャージ用ＭＯＳトランジスタの
しきい値よりも大きくしたため、センス時に１”レベル
側のトランスファゲート用ＭＯＳトランジスタを非導通
状態とすることができる。
スタのしきい値をプリチャージ用ＭＯＳトランジスタの
しきい値よりも大きくしたため、センス時に１”レベル
側のトランスファゲート用ＭＯＳトランジスタを非導通
状態とすることができる。
（実施例）
以下に本発明の一実施例を図面を用いて説明する。本実
施例のＭＯＳダイナミックメモリ装置の基本的な構成は
第１図のものと同様である。ただし、トランス７アーゲ
ート用ＭＯＳトランジスタＱ１＊ ｅ Ｑｍｔ のし
きい値ＶＴ を他のＭＯＳトランジスタのそれより高く
する。いま、イオン注入法を利用してトランスファゲー
ト用ＭＯＳトランジスタ％ ＊ Ｑｔｔのチャネル領域
にホロンを打込み、他のＭＯＳトランジスタのしきい値
１ｖに対して１これらトランスファゲート用ＭＯＳトラ
ンジスタＱｔｔ ｔ Ｑ箆のしきい値を約３ｖにした場
合につＩ／）で考える。このとき、バックバイアス効果
により１しきい値はみかけ１約４．５ｖになる。
施例のＭＯＳダイナミックメモリ装置の基本的な構成は
第１図のものと同様である。ただし、トランス７アーゲ
ート用ＭＯＳトランジスタＱ１＊ ｅ Ｑｍｔ のし
きい値ＶＴ を他のＭＯＳトランジスタのそれより高く
する。いま、イオン注入法を利用してトランスファゲー
ト用ＭＯＳトランジスタ％ ＊ Ｑｔｔのチャネル領域
にホロンを打込み、他のＭＯＳトランジスタのしきい値
１ｖに対して１これらトランスファゲート用ＭＯＳトラ
ンジスタＱｔｔ ｔ Ｑ箆のしきい値を約３ｖにした場
合につＩ／）で考える。このとき、バックバイアス効果
により１しきい値はみかけ１約４．５ｖになる。
先に説明したと同様のデータ読出し動作により、センス
回路ＳＡの一方のノードＡが１”、他方ノ７−ドＢが０
”になったとする０このとき１ノ一ド人の電位Ｖム＝
Ｖ （１）は第３図より８．６ｖであるＯまだ、トラン
スファゲート用ＭＯＳトランジスタＱ、ノケ）電位は、
信号ψ、によりセンス回路８Ａが活性化されるとＶψ、
＝１２Ｖとなる。従って、このトランスファゲート用Ｍ
ＯＳトランジスタＱ１゜か１ は、ゲートφソース間電ＥＥ♂、４ｖであってしきい値
４．５ｖより小さいから、非導通状態に保たれる。
回路ＳＡの一方のノードＡが１”、他方ノ７−ドＢが０
”になったとする０このとき１ノ一ド人の電位Ｖム＝
Ｖ （１）は第３図より８．６ｖであるＯまだ、トラン
スファゲート用ＭＯＳトランジスタＱ、ノケ）電位は、
信号ψ、によりセンス回路８Ａが活性化されるとＶψ、
＝１２Ｖとなる。従って、このトランスファゲート用Ｍ
ＯＳトランジスタＱ１゜か１ は、ゲートφソース間電ＥＥ♂、４ｖであってしきい値
４．５ｖより小さいから、非導通状態に保たれる。
このため、ノードＣの電位、即ちデータ線ｄ１の電位は
殆んど低下することなく、センス動作開始前の状態を保
持する。この様子を第３図に破線で示しである。
殆んど低下することなく、センス動作開始前の状態を保
持する。この様子を第３図に破線で示しである。
他方、″０”となったノードＢ側は、ノード電位ＶＢが
８ｖになると、トランスファゲート用ＭＯＳトランジス
タｑ、のゲート・ソース間電圧が基板バイアス効果を考
慮したしきい値に達し、このＭＯＳトランジスタＱ０は
導通する。そして、ノードＢの電位が低下するに従って
ＭＯＳトランジスタの導通状態は深くなり、ノードＤの
電位、即ちデータ線ｄ、の電位が次第に低下し、Ｏｖま
で下がる。
８ｖになると、トランスファゲート用ＭＯＳトランジス
タｑ、のゲート・ソース間電圧が基板バイアス効果を考
慮したしきい値に達し、このＭＯＳトランジスタＱ０は
導通する。そして、ノードＢの電位が低下するに従って
ＭＯＳトランジスタの導通状態は深くなり、ノードＤの
電位、即ちデータ線ｄ、の電位が次第に低下し、Ｏｖま
で下がる。
以上のようにして、再書込みの１”しセルの低下を防止
することができる。従って、センス回路の感度が同じで
あればメモリセルの容量を従来より小さくすることがで
きる。より具体的に説明すると、この実施例では１”レ
ベル側のデータ線電位をＶＤＤ＝１２Ｖに保持すること
ができ、メモリセルへの書込み量は、メモリセルのＭＯ
Ｓトランジスタのしきい値約１．５ｖ分だけ下がった１
０．５Ｖである。従来の再書込み量が９ｖであったとす
ると、この実施例のものでは従来より約１７％相当込み
量が増加している。従って、従来と同じセンスマージン
を保証するとすれば、メモリセルの容量を約１７−小さ
くすることができる。
することができる。従って、センス回路の感度が同じで
あればメモリセルの容量を従来より小さくすることがで
きる。より具体的に説明すると、この実施例では１”レ
ベル側のデータ線電位をＶＤＤ＝１２Ｖに保持すること
ができ、メモリセルへの書込み量は、メモリセルのＭＯ
Ｓトランジスタのしきい値約１．５ｖ分だけ下がった１
０．５Ｖである。従来の再書込み量が９ｖであったとす
ると、この実施例のものでは従来より約１７％相当込み
量が増加している。従って、従来と同じセンスマージン
を保証するとすれば、メモリセルの容量を約１７−小さ
くすることができる。
このことは、メモリセルの面積の縮小に直接つながり、
例えば従来、メモリセルサイズが１４．５１ｔｎＸ３０
．５μｍでメモリセルのキャパシタ面積が１１２μｍで
あったものが１メモリセルサイズを１４．５ｇｍＸ２９
．０μｍ１メモリセルのキャパシタ面積を９２μｍ”に
するこ七ができる。そして、メモリチップ内の他の内部
信号発生回路やデコーダを同じに作ったとして、従来の
チップサイズが３．１１１１１Ｘ５．７７鶴であったも
のを３．１ ｔｍ Ｘ ５．５７ｍにすることができ、
メモリチップ面積にして約３．５％の縮少になる。
例えば従来、メモリセルサイズが１４．５１ｔｎＸ３０
．５μｍでメモリセルのキャパシタ面積が１１２μｍで
あったものが１メモリセルサイズを１４．５ｇｍＸ２９
．０μｍ１メモリセルのキャパシタ面積を９２μｍ”に
するこ七ができる。そして、メモリチップ内の他の内部
信号発生回路やデコーダを同じに作ったとして、従来の
チップサイズが３．１１１１１Ｘ５．７７鶴であったも
のを３．１ ｔｍ Ｘ ５．５７ｍにすることができ、
メモリチップ面積にして約３．５％の縮少になる。
また、メモリセルサイズやメモリチップサイズを従来と
同じにすれば、１”に対するセンスマージンは１”書込
み量が増えた分だけ改善され、ダイナミックＲＡＭに必
然的に付匣するチャージ・ディティに対するマージンも
大きく改善され、製品の信頼性は向上する。
同じにすれば、１”に対するセンスマージンは１”書込
み量が増えた分だけ改善され、ダイナミックＲＡＭに必
然的に付匣するチャージ・ディティに対するマージンも
大きく改善され、製品の信頼性は向上する。
なお、以上の説明では、トランスファゲート用ＭＯＳト
ランジスタのしきい値を高くする手段として、チャネル
領域へのボロンのイオン注入法を挙げたが、ゲート酸化
膜を厚くすることでもしきい値を上げることができる。
ランジスタのしきい値を高くする手段として、チャネル
領域へのボロンのイオン注入法を挙げたが、ゲート酸化
膜を厚くすることでもしきい値を上げることができる。
特に最近は多層配線技術が進歩し、シリコンゲート・プ
ロセスでは二層のポリシリコン膜を用いる方法が一般的
になりつつある。既に商品化された１６にダイナミック
ＲＡＭでは実際に二層構造ポリシリコンによるメモリセ
ルが用いられており、トランスファゲート用ＭＯＳトラ
ンジスタについて、他のＭ’０８ トランジスタより厚
いゲート酸化膜とすることは極めて容易である。
ロセスでは二層のポリシリコン膜を用いる方法が一般的
になりつつある。既に商品化された１６にダイナミック
ＲＡＭでは実際に二層構造ポリシリコンによるメモリセ
ルが用いられており、トランスファゲート用ＭＯＳトラ
ンジスタについて、他のＭ’０８ トランジスタより厚
いゲート酸化膜とすることは極めて容易である。
本発明によれば、′１”レベル側のデータ線電位の低下
を防ぎ、再書込みの′ｌ”レベルの低下を防止すること
ができる。
を防ぎ、再書込みの′ｌ”レベルの低下を防止すること
ができる。
第１図は従来技術およびこの発明を説明するためのＭＯ
８ダイナミックＲ，ＡＭの一例を示す図、第２図はその
動作タイミングチャート、第３図は同じくセンス動作開
始後の各ノード電位変化の様子を示す図である。 ｄｌ ＊ ’ｔ・・・データ線 Ｍｌ、Ｍ、・・・メモリセル Ｄ Ｍ ＊ −Ｄ Ｍ ｔ・・・ダミーセルＳＡ・・・
センス回路 Ｑｘ＊ｅ Ｑ＊ｔ −）ランスファゲート用ＭＯＳトラ
ンジスタ。
８ダイナミックＲ，ＡＭの一例を示す図、第２図はその
動作タイミングチャート、第３図は同じくセンス動作開
始後の各ノード電位変化の様子を示す図である。 ｄｌ ＊ ’ｔ・・・データ線 Ｍｌ、Ｍ、・・・メモリセル Ｄ Ｍ ＊ −Ｄ Ｍ ｔ・・・ダミーセルＳＡ・・・
センス回路 Ｑｘ＊ｅ Ｑ＊ｔ −）ランスファゲート用ＭＯＳトラ
ンジスタ。
Claims (1)
- 一対のデータ線と、この一対のデータ線それぞれに接続
された複数のメモリセルおよびダミーセルと、前記一対
のデータ線それぞれに接続されたプリチャージ用ＭＯＳ
トランジスタと、一対のＭＯＳトランジスタのゲートと
ドレインを交差接続したセンス回路と、このセンス回路
の各ノードと前記一対のデータ線との間にそれぞれ接続
されたトランスファゲート用ＭＯＳトランジスタとを備
え、前記トランスファゲート用ＭＯＳトランジスタのし
きい値を前記プリチャージ用ＭＯＳトランジスタのしき
い値よりも大きくしたことを特徴とするＭＯＳダイナミ
ックメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104817A JPS61267995A (ja) | 1986-05-09 | 1986-05-09 | Ｍｏｓダイナミツクメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104817A JPS61267995A (ja) | 1986-05-09 | 1986-05-09 | Ｍｏｓダイナミツクメモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52088025A Division JPS6032914B2 (ja) | 1977-07-22 | 1977-07-22 | Ｍｏｓダイナミツクメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267995A true JPS61267995A (ja) | 1986-11-27 |
| JPH0156474B2 JPH0156474B2 (ja) | 1989-11-30 |
Family
ID=14390956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61104817A Granted JPS61267995A (ja) | 1986-05-09 | 1986-05-09 | Ｍｏｓダイナミツクメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267995A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287328A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Dynamic random access memory |
-
1986
- 1986-05-09 JP JP61104817A patent/JPS61267995A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287328A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Dynamic random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0156474B2 (ja) | 1989-11-30 |
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