KR960042736A - 내부 전압의 공급능력이 제어 가능한 반도체 기억장치 - Google Patents

내부 전압의 공급능력이 제어 가능한 반도체 기억장치 Download PDF

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Abstract

내부 /RAS와 외부 /CAS가 RAS 버퍼(115)와 CAS 버퍼(117)에 입력 되면 내부 /RAS 와 내부 /CAS 가 생성된다. 내부 /RAS는 클록 생성회로(119) 와 CBR모드 판정회로(121)에 입력되어, 내부 /CAS 는 CBR 모드 판정회로(121)에 입력된다. 클록 생성회로(119)는 내부 /RAS 가 입력되면 제1 및 제2의 WL 펌프(123, 125)에 펌프 클록(A)을 출력하고 제1의 WL 펌프(123)은 Vpp 전원에 전하를 공급한다. 리스레시 동작시에 /RAS의 전에 /CAS 가 입력 되면, CBR 모드 판정회로(121)는 제2의 WL 펌프(125)에 CBR 모드 신호를 입력하고, 제2의 WL펌프(125)는 펌프 클록(A)과 CBR 모드 신호를 입력되면 제1의 WL 펌프(123)와 함께 Vpp 전원에 공급한다.

Description

내부 전압의 공급능력이 제어 가능한 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 DRAM의 전체구성을 표시하는 블록도, 제2도는 제1도의 RAS 버퍼와 CAR 버퍼와 내부 전압 생성 회로의 구성을 표시하는 블록도, 제3도는 제2도의 WL 펌프의 일예인 Vpp 생성회로(승압 펌프) 룰 표시하는 회로도.

Claims (9)

  1. 각각이 행 및 열에서 되는 매트릭스 상으로 배치되는 복수의 메모리 셀을 포함하는 복수의 메모리 블록(#0∼#15)과 외부 제어 신호에 응답하여, 제1 및 제1의 모드와 다른 제2의 모드를 선택적으로 표시하는 모드 신호를 생성하는 모드신호 생성수단(121)과 상기 모드 신호에 응답하여 상기 모드 신호가 제1의 모드를 표시할 때 상기 복수의 메모리블록 중의 제1의 수의 메모리 블록을 동작시켜, 상기 모드 신호가 상기 제2의 모드를 표시할 때 상기 제1의 수보다도 많은 제2의 수의 메모리 블록을 동작 시키는 분할 동작 수단(163) 과 외부 전원 전압에 의거하여 내부 전압을 생성하여, 상기 복수의 메모리 블록 중 상기 분할 동작 수단에 의해 동작 중의 메모리 블록에 공급하는 내부 전압 생성수단(123, 125)을 포함하고, 상기 내부 전압 생성 수단은, 상기 모드신호에 응답하여 상기 제1의 모드 인때 제1의 공급 능력을 가지고상기 제2의 모드인 때 상기 제1의 공급 능력 보다는 큰 제2의 공급능력을 가지는 반도체 기억장치.
  2. 제1항에 있어서, 상기 내부 전압 생성 수단은, 상기 모드 신호에도 불구하고, 상기 분할 동작 수단에 의해동작 중의 상기 메모리 브록에 공급하기 위한 내부 전압을 생성하는 제1전압 생성수단(123)과 상기 모드 신호가 상기 제1의 모드를 표시할 때 불활성 되어, 상기 모드 신호가 상기 제2의 모드를 표시할 때 활성화 되어 상기 분할 동작 수단에의해 동작 중의 상기 제2의 수의 메모리 블록에 공급하기 위한 내부 전압을 상기 제1 전압 생성수단과 함께 생성하는 제2전압 생성수단(125)을 포함하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 내부 전압 생성수단은 더, 상기 제1 및 제2 전압 생성수단에 상기 내부 전압을 생성하기 위한 클록 신호를생성하는 클록 신호 생성수단(119)을 포함하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 내부 전압 생성 수단은, 상기 모드신호에도 불구하고, 상기 분할 동작 수단에 의해동작 중의 상기 메모리 블록이 공급하는 내부 전압을 생성하는 제1 및 제3 전압 생성수단(123, 133)과 상기 모드 신호가상기 제1의 모드를 표시할 때 불활성 되어 상기 모드 신호가 상기 제2의 모드를 표시할 때 활성화 되어 상기 분할 동작수단에 의해 동작 중의 상기 제2의 수의 메모리 블록에 공급하는 내부 전압을 상기 제1 및 제2 전압 생성 수단과 함께 생성하는 제2 및 제4 전압 생성수단(125, 135)을 포함하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 내부 전압 생성 수단은 더, 상기 제1 및 제2 전압 생성 수단에 제공하는 제1의 클록신호를 생성하는 제1 클록 신호 생성 수단(119)과, 상기 제3 및 제4 전압 생성수단에 제공하는 제2의 클록신호를 생성하는 제2 클록 신호 생성 수단(129)을 포함하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 복수의 메모리 블록의 각각이 제1의 기능회로(107)와 상기 제1의 기능회로와 다른제2의 기능 회로(111)를 포함하고, 상기 내부 전압 생성수단은, 상기 모드 신호에도 불구하고 상기 분할 동작 수단에 의해 동작중의 상기 메모리 블록의 상기 제1의 기능회로에 공급하는 제1의 내부 전압을 생성하는 제1 전압 생성 수단(123)과 상기 모드 신호가 상기 제1의 모드를 표시할 때 불활성화 되어, 상기 모드 신호가 상기 제2의 모드를 표시할 때 활성화 되어 상기 분할 동작 수단에 의해 동작 중의 상기 제2의 수의 메모리 블록의 상기 제1의 기능회로에 공급하는 제1의내부 전압을 생성하는 제2 전압 생성수단(125)과 상기 모드 신호에도 불구하고 상기 분할 동작 수단에 의해 동작 중의 상기 메모리 블록의 상기 제2의 기능회로에 공급하는 제2의 내부 전압을 생성하는(133)과, 상기 모드 신호가 상기 제1의 모드를 표시할 때 불활성화 되어, 상기 모드 신호가 상기 제2의 모드를 표시할 때 활성화 되어 상기 분할 동작 수단에 의해 동작중의 상기제2의 수의 메모리블록의 상기 제2의 기능회로에 공급하는 제2의 내부 전압을 생성하는 제4전압 생성수단을 포함하는 반도체기억장치.
  7. 제1항에 있어서, 상기 외부 제어 신호가 로우 어드레스 스트로브 신호 /RAS 와 칼럼 어드레스 스트로브 신호 /CAS 를 포함하고, 상기 로우 어드레스 스트로브 신호가 입력 된 후에 상기 칼럼 어드레스 스트로브 신호가 입력되면상기 모드 신호가 상기 제1의 모드를 표시하고, 상기 로우 어드레스 스트로브 신호가 입력되기 전에 상기 칼럼 어드레스스트로브 신호가 입력되면 상기 모드 신호가 제2의 모드를 표시하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 내부 전압은 상기 외부 전원 전압 보다도 높은 승압 전원 전압(Vpp)인 반도체 기억장치.
  9. 제1항에 있어서, 상기 내부 전압은 접지 전압 보다도 낮은 기판 전압(Vpp)인 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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