KR19980069916A - 반도체 기억장치 - Google Patents
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Abstract
본 발명에 의하면, 전원 투입 직후에서의 소비 전류를 저감한다.
초기화 회로(20)는 전원 투입에 응답하여 셀프 리프레쉬 제어 신호 발생 회로(30)를 활성화한다. 전원 투입후 셀프 리프레쉬 모드로 반도체 기억 장치가 들어가고, 외부 로우 어드레스 스트로브 신호 /RAS의 논리 상태에 관계 없이, 전원 투입후 RAS계 제어 회로(10b)는 초기 상태에 있어, 소비 전류는 스탠바이 전류 정도로 할 수 있다.
Description
본 발명은 반도체 기억 장치에 관한 것으로, 특히 내부에서 주기적으로 메모리 셀의 데이터가 리프레쉬되는 셀프 리프레쉬 모드 동작이 가능한 다이나믹형 반도체 기억 장치에 관한 것이다. 보다 특정적으로는, 이 반도체 기억 장치에 있어서의 전원 투입 직후에서의 소비 전류를 저감하기 위한 구성에 관한 것이다.
도 23은, 종래의 다이나믹형 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면이다. 도 23에 있어서, 종래의 반도체 기억 장치는, 행렬 형상으로 배열되는 복수의 메모리 셀 MC를 갖는 메모리 셀 어레이(1)와, 외부로부터의 어드레스 신호 Ad를 페치하여 내부 행어드레스 신호 및 내부 열어드레스 신호를 생성하는 어드레스 버퍼(2)와, 활성화시 이 어드레스 버퍼(2)로부터 인가되는 내부 행어드레스 신호를 디코드하고, 이 디코드 결과에 따라서 메모리 셀 어레이(1)의 대응하는 행을 선택 상태로 구동하는 행선택 회로(4)와, 활성화시 메모리 셀 어레이(1)의 메모리 셀열(비트선쌍 BL, /BL)의 데이터를 검지하여 증폭하고 또한 래치하는 센스 앰프대(6)와, 활성화시 어드레스 버퍼(2)로부터 인가되는 열어드레스 신호를 디코드하고, 메모리 셀 어레이(1)의 어드레스 지정된 열을 선택하여 내부 데이터 버스로 접속하는 열선택 회로(8)를 포함한다.
메모리 셀 어레이(1)에 있어서는, 메모리 셀의 행의 각각 대응하여 워드선 WL이 배치되고, 또한 메모리 셀의 열의 각각에 대응하여 비트선쌍 BL 및 /BL이 배치된다. 도 23에 있어서는, 1개의 워드선 WL 및 1개의 비트선 BL을 대표적으로 도시한다. 메모리 셀 MC는 정보를 저장하는 캐패시터 C와, 대응하는 워드선이 선택 상태로 되었을 때, 캐패시터 C를 대응하는 비트선 BL(또는 /BL)에 접속하는 액세스 트랜지스터 T를 포함한다.
행선택 회로(4)는 어드레스 버퍼(2)로부터의 내부 행어드레스 신호를 디코드하는 로우 디코드 회로 및 이 로우 디코드 회로의 출력 신호에 따라서 어드레스지정된 행에 대응하여 배치된 워드선 WL을 선택 상태로 구동하는 워드선 드라이브회로를 포함한다. 센스 앰프대(6)는 이 비트선쌍의 각각에 대응하여 마련되는 센스 앰프회로를 포함한다. 통상, 비트선 BL 및 /BL은 스탠바이 상태(대기 상태)에 있어서는, 예를 들면, 중간 전압 레벨로 프리차지되어 있고, 쌍을 이루는 비트선 BL 및 /BL의 한쪽에 메모리 셀의 데이터가 액티브 사이클에서 판독된다. 센스 앰프회로는, 각 대응하는 비트선쌍의 전위를 차동적으로 증폭하여 래치한다.
열선택 회로(8)는 어드레스 버퍼(2)로부터의 내부 열어드레스 신호를 디코드하는 열디코드 회로와, 이 열디코드 회로가 출력하는 열선택 신호에 따라서 메모리 셀 어레이(1)의 대응하는 열을 내부 데이터선에 접속하는 I0게이트를 포함한다.
반도체 기억 장치는 또한, 외부로부터 인가되는 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS 및 기입 인에이블 신호 /WE 에 따라서 필요로 되는 내부 제어 신호를 발생하는 내부 제어 신호 발생 회로(10)와, 이 내부 제어 신호 발생 회로(10)의 제어하에 열선택 회로(8)에 의해 선택된 메모리 셀과 외부와의 사이에서 데이터의 입출력을 실행하는 입출력 회로(12)를 포함한다.
로우 어드레스 스트로브 신호 /RAS는 메모리 사이클을 규정하는 신호이고, 스탠바이 사이클 및 액티브 사이클을 규정한다. 이 로우 어드레스 스트로브 신호 /RAS가 활성 상태의 L 레벨로 되면, 이 반도체 기억 장치에 있어서 메모리 셀 선택동작이 개시된다. 컬럼 어드레스 스트로브 신호 /CAS는 열선택 동작의 개시 타이밍을 인가하는 신호이다. 라이트 인에이블 신호 /WE는, 데이터의 기입/판독 모드를 지정하는 신호이다. 데이터의 판독 타이밍은 컬럼 어드레스 스트로브 신호 /CAS에 의해 결정되고, 선택 메모리 셀로의 데이터의 기입을 실행하는 타이밍은 컬럼 어드레스 스트로브 신호 /CAS 및 기입 인에이블 신호 /WE 양자의 활성화에 의해 결정된다. 다음에, 이 도 23에 도시하는 반도체 기억 장치의 동작을 도 24에 도시하는 파형도를 참조하여 설명한다.
로우 어드레스 스트로브 신호 /RAS가 H 레벨일 때에는, 이 반도체 기억 장치는 스탠바이 사이클에 있고, 각 내부 회로는 프리차지상태에 있다. 이 스탠바이 사이클에 있어서, 내부 회로가 프리차지 상태로 놓여질 때의 전위 레벨은 미리 정해져 있다.
로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, 액티브 사이클이 시작되어 메모리 셀 선택 동작이 시작된다. 이 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여, 어드레스 버퍼(2)는 외부로부터 인가되는 어드레스 신호 Ad를 취하고, 내부 행어드레스 신호를 형성하여 행선택 회로(4)에 인가한다. 행선택 회로(4)는 이 인가된 내부 행어드레스 신호에 따라서 메모리 셀 어레이(1)의 어드레스 지정된 행에 대응하는 워드선을 선택 상태로 구동한다. 이 선택 상태로 된 워드선 WL의 전위가 H 레벨로 상승한다. 이 선택된 워드선 WL에 접속되는 메모리 셀 MC에 있어서는, 액세스 트랜지스터 T가 도통하여, 캐패시터 C에 저장된 전하가 대응하는 비트선 BL 또는 /BL에 판독된다. 쌍을 이루는 비트선에 있어서 다른쪽의 비트선은 프리차지 전위 레벨을 유지한다. 도 24에 있어서는, 메모리 셀에 L 레벨의 데이터가 저장되어 있을 때의 비트선 BL 및 /BL의 전위변화를 도시한다. 워드선이 선택 상태로 구동되어, 비트선쌍의 전위차가 확대되면, 센스 앰프대(6)가 활성화되어, 각 비트선쌍의 전위가 차동적으로 증폭되어 래치된다.
한편, 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨로부터 L 레벨로 하강하면, 어드레스 버퍼(2)가, 외부로부터 인가되는 어드레스 신호 Ad에 따라서, 내부 열어드레스 신호를 생성하여 열선택 회로(8)에 인가한다. 열선택 회로(8)는 이 어드레스 지정된 열에 대응하는 비트선쌍을 선택하여 내부 데이터 버스에 접속한다. 입출력 회로(12)가 판독모드로 지정되어 있는 경우에는, 이 열선택 회로(8)에 의해 선택된 열상의 메모리 셀의 데이터가 출력 데이터 Q로서 출력된다.
1개의 메모리 사이클이 완료하면, 로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨로 상승하고, 내부 회로는 각각 소정의 초기 상태로 복귀한다. 즉, 선택 워드선 WL이 비선택 상태의 접지 전위 레벨로 저하하고, 또한 비트선 BL 및 /BL은 각각 소정의 중간 전위 레벨로 프리차지된다.
상술한 바와 같이, 다이나믹형 반도체 기억 장치에 있어서는, 내부 신호선/노드를 소정의 전위 레벨로 프리차지한 상태에서 액티브 사이클이 시작된다. 또한, 통상동작모드에 있어서는, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시킨 후에, 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강된다. 컬럼 어드레스 스트로브 신호 /CAS를 로우 어드레스 스트로브 신호 /RAS보다도 먼저 L 레벨로 상승시키면, 이후에 설명하는 셀프 리프레쉬 모드와 같은 특수모드가 실행된다.
도 25는 도 23에 도시하는 내부 제어 신호 발생 회로(10)에 포함되는, 로우 어드레스 스트로브 신호 /RAS에 관련되는 부분의 구성을 개략적으로 도시한 도면이다. 도 25에 있어서, 내부 제어 신호 발생 회로(10)는 로우 어드레스 스트로브 신호 /RAS와 전원 투입 검출 신호 /POR를 수신하고, 이 전원 투입 검출 신호 /POR이 활성 상태(H 레벨)일 때에 로우 어드레스 스트로브 신호 /RAS에 따라서 내부 로우 어드레스 스트로브 신호를 생성하는 RAS 버퍼(10a)와, 이 RAS 버퍼(1Oa)로부터의 내부 로우 어드레스 스트로브 신호에 따라서 로우 어드레스 스트로브 신호 /RAS에 관련되는 회로부분(RAS계 회로)의 동작을 제어하는 제어 신호를 발생하는 RAS계 제어 회로(10b)를 포함한다.
RAS 버퍼(10a)는 전원 투입 검출 신호 /POR가 H 레벨의 활성 상태에 있고 또한 로우 어드레스 스트로브 신호 /RAS가 L 레벨일 때에, 내부 로우 어드레스 스트로브 신호를 L 레벨의 활성 상태로 구동하는 게이트 회로(10aa)를 포함한다. 전원 투입 검출 신호 /POR는 외부로부터의 전원 전압이 인가되고, 이 외부 전원 전압이 일정 전압 레벨 또는 정상 상태에서 안정한 때에 활성 상태의 H 레벨로 된다.
RAS계 제어 회로(10b)는 이 로우 어드레스 스트로브 신호 /RAS에 관련되는 회로 부분, 즉 행선택동작에 관련되는 부분의 회로를 제어하는 제어 신호를 발생한다. 도 25에 있어서는, 로우 어드레스 버퍼로 인가되는 외부 어드레스 신호를 로우 어드레스 신호로서 래치하기 위한 로우 어드레스 래치 지시 신호 RAL과, 메모리 셀 어레이에 있어서 선택 워드선을 선택 상태로 구동하는 타이밍을 인가하는 워드선 구동신호 RX와, 센스 앰프대를 활성화하기 위한 센스 앰프 활성화 신호 SA를 대표적으로 도시한다. 이 RAS계 제어 회로(10b)로부터, 또한, 비트선을 소정 전위로 프리차지/이퀄라이즈하기 위한 비트선 이퀄라이즈/프리차지 신호, 행선택 회로에 포함되는 로우 디코더를 활성화하기 위한 로우 디코더 인에이블 신호등도 출력된다. 이 RAS계 제어 회로(10b)의 제어하에, 내부 로우 어드레스 스트로브 신호의 활성화시 행선택 회로(4) 및 센스 앰프대(6)가 동작하여, 선택 워드선에 접속되는 메모리 셀의 검지 증폭 및 래치 동작까지가 실행된다. 다음에 이 도 25에 도시하는 내부 제어 신호 발생 회로의 동작을 도 26 및 도 27을 참조하여 설명한다.
우선, 도 26을 참조하여, 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 설정된 상태에서, 이 반도체 기억 장치에 대하여 전원 투입이 행하여질 때의 동작에 대하여 설명한다. 시각 t1에 있어서, 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 설정된 상태에서 전원 투입이 행하여져, 외부 전원 전압 EXTVcc의 전압 레벨이 상승한다. 이 때, 아직 전원 투입시에 있어서는, 전원 투입 검출 신호 /POR는 L 레벨이고, RAS 버퍼(10a)로부터의 내부 로우 어드레스 스트로브 신호는 H 레벨에 있다. 이 상태에 있어서는, 반도체 기억 장치의 각 내부 회로는 초기 상태로 되고, 각 내부 신호선을 초기 상태로 프리차지하기 위해서 조금 큰 전류 Ic가 소비된다. 각 내부 신호선 및 내부 노드가 초기 상태로 설정된 뒤에는, 각 내부 신호선은 외부 전원 전압 EXTVcc의 전압 레벨의 상승에 따라서 소정 전위 레벨로 구동된다. 이 상태에 있어서는, 작은 스탠바이 전류만이 흐른다.
시각 t2에 있어서, 외부전원 전압 EXTVcc이 소정 전압 레벨에 도달하면(또는 일정한 전압 레벨에서 안정상태에 도달하면), 전원 투입 검출 신호 /POR가 H 레벨로 된다. RAS 버퍼(10a)에서는, 로우 어드레스 스트로브 신호 /RAS는 H 레벨이고, 따라서 게이트 회로(10aa)가 출력하는 내부 로우 어드레스 스트로브 신호는 H 레벨의 비활성 상태에 있어, 내부 회로는 스탠바이 상태를 유지한다.
시각 t3에 있어서, 예를들면 더미 사이클을 실행하기 위해서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강되면, RAS 버퍼(10a)로부터의 내부 로우 어드레스 스트로브 신호가 L 레벨로 저하하여, RAS계 제어 회로(10b)로부터의 제어 신호가 활성 상태로 구동된다. 도 26에 있어서, 로우 어드레스 스트로브 신호 /RAS에 관련되는 RAS계 회로를 제어하기 위한 신호를 RAS계 제어 신호 φRAS로서 대표적으로 도시한다. 이 RAS계 제어 신호 φRAS의 활성화에 따라서 내부 회로가 동작하여, 큰 동작 전류 Ic가 흘러, 센스 앰프(6)(도 23 참조)가 동작하여 메모리 셀 데이터의 검지 증폭 동작이 행하여진 뒤에는, 전류 Ic는 일정한 전류 레벨로 안정화된다.
따라서, 외부로부터 인가되는 로우 어드레스 스트로브 신호 /RAS를, 메모리 콘트롤러의 제어하에 H 레벨로 설정한 상태에서, 이 반도체 기억 장치에 대하여 전원 투입을 실행한 경우에는, 내부 회로를 초기 상태에 유지하여 각 내부 노드를 저소비 전류로 프리차지할 수 있다.
RAS 버퍼(10a)에 대하여만 전원 투입 검출 신호 /POR가 인가된다. 컬럼 어드레스 스트로브 신호 /CAS를 수신하는 CAS 버퍼에는, 전원 투입 검출 신호 /POR는 인가되지 않는다. 이것은, 내부에서의 컬럼 어드레스 스트로브 신호의 활성화는, 내부 로우 어드레스 스트로브 신호가 활성 상태로 된 뒤에 실행되기 때문이다.
상술한 바와 같이, 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 설정한 상태에서 전원 투입을 실행한 경우, 반도체 기억 장치 내부에 있어서는, RAS 버퍼가 출력하는 내부 로우 어드레스 스트로브 신호는 비활성 상태에 있고, 내부 회로는 스탠바이 상태를 유지하면서 전류가 공급되어, 초기 상태로 설정된다. 따라서, 전원 투입시의 소비 전류는, 전원 투입 직후에 조금 커질 뿐이어서, 충분히 작게 할 수 있다. 통상, 스탠바이시에 있어서의 반도체 기억 장치에서 흐르는 전류는, 수십μA 내지 수μA이다.
그러나, 예를 들면 시스템 전원의 상승(rise-up)시 등에 있어서, 메모리 콘트롤러가 오동작하여, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 설정한 상태에서, 이 반도체 기억 장치로의 전원 투입이 행하여지는 경우가 있다. 이 상태에 대하여 다음에 도 27를 참조하여 설명한다.
시각 t1에 있어서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 설정된 상태에서 전원 투입이 행하여진다. 시각 t1로부터 외부전원 전압 EXTVcc의 전압 레벨이 상승한다. 이 때, 아직 전원 투입 검출 신호 /POR는 L 레벨이고, RAS 버퍼(10a)로부터의 내부 로우 어드레스 스트로브 신호가 비활성 상태에 있어, 내부 회로는 스탠바이 상태에서 전류가 공급되어 소정 전위로 프리차지된다. 따라서, 이 기간에 있어서도, 시각 t1에 있어서 전원 투입시에 있어서만 내부 신호선 및 내부 노드의 충전을 위해, 조금 큰 전류가 흐르고, 이어서 안정 상태로 되어, 그 내부 신호선 및 내부 노드가 소정 전위로 프리차지된다.
시각 t2에 있어서 외부 전원 전압 EXTVcc이 소정 전압 레벨에 도달하든지 또는 일정 전압 레벨에서 안정화하면, 전원 투입 검출 신호 /POR가 H 레벨로 상승한다. 전원 투입 검출 신호 /POR의 상승에 응답하여, 게이트 회로(10aa)가 출력하는 내부 로우 어드레스 스트로브 신호가 L 레벨로 되고, RAS계 제어 회로(10b)가 활성화된다. 이에 따라, RAS계 제어 신호 φRAS가 활성 상태로 되어, 내부 회로가 동작하여 큰 전류가 흐르고, 이어서 센스 앰프 동작 완료 후, 비교적 큰 전류로 안정화된다.
따라서, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 설정한 상태에서 전원 투입을 실행한 경우, 전원 투입 검출 신호 /POR의 상승에 응답하여, 내부 회로가 동작하여 큰 동작 전류가 흐르고, 이어서 비교적 큰 전류가 흐른 상태로 안정화한다. 따라서, 전원 투입 후의 소비 전류가 커진다고 하는 문제가 발생한다.
그러므로, 본 발명의 목적은, 동작 사이클 규정 신호인 로우 어드레스 스트로브 신호 /RAS의 논리 레벨에 관계 없이, 전원 투입 직후의 소비 전류를 저감할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은, 전원을 투입하고 나서 외부로부터의 동작 사이클 규정 신호인 로우 어드레스 스트로브 신호에 따라서 내부 회로가 동작되기까지의 기간동안의 소비 전류를 저감할 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따르는 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면.
도 2는 이 실시예 1에 있어서의 반도체 기억 장치의 전원 투입 직후의 동작을 도시하는 파형도.
도 3은 본 발명의 실시예 1에 있어서의 반도체 기억 장치의 전원 투입 직후에서의 동작을 도시하는 파형도.
도 4는 본 발명의 실시예 1의 변경예의 구성을 개략적으로 도시한 도면.
도 5는 도 4에 도시하는 반도체 기억 장치의 동작을 도시하는 신호 파형도.
도 6a는 도 1에 도시하는 전원 투입 검출 회로의 구성의 일예를 도시하는 도면.
도 6b는 도 6a에 도시하는 전원 투입 검출 회로의 동작을 도시하는 파형도.
도 7은 도 1에 도시하는 더미 사이클 검출 회로의 구성의 일예를 도시한 도면.
도 8은 도 1에 도시하는 셀프 리프레쉬 제어 신호 발생 회로의 구성을 개략적으로 도시한 도면.
도 9는 도 8에 도시하는 셀프 리프레쉬 제어 신호 발생 회로의 동작을 도시하는 파형도.
도 10은 도 1에 도시하는 셀프 리프레쉬 제어 신호 발생 회로의 다른 구성을 도시한 도면.
도 11은 본 발명의 실시예 2에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.
도 12는 도 11에 도시하는 초기화 회로의 동작을 도시하는 신호 파형도.
도 13은 본 발명의 실시예 3에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.
도 14는 도 13에 도시하는 초기화 회로의 동작을 도시하는 신호 파형도.
도 15는 도 13에 도시하는 초기화 회로의 전원 투입 직후의 동작을 도시하는 신호 파형도.
도 16은 본 발명의 실시예 4에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.
도 17은 도 16에 도시하는 CBR 셀프 리프레쉬 제어 회로의 구성을 개략적으로 도시한 도면.
도 18은 도 17에 도시하는 CBR 셀프 리프레쉬 제어 회로의 동작을 도시하는 신호 파형도.
도 19는 도 16에 도시하는 회로의 동작을 도시하는 신호 파형도.
도 20은 본 발명의 실시예 5에 있어서의 내부 강압 회로의 구성을 개략적으로 도시한 도면.
도 21은 도 20에 도시하는 활성 제어 신호와 내부 로우 어드레스 스트로브 신호와의 타이밍 관계를 도시한 도면.
도 22는 도 20에 도시하는 활성 제어 신호 발생부의 구성을 개략적으로 도시한 도면.
도 23은 종래의 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면.
도 24는 도 23에 도시하는 반도체 기억 장치의 동작을 도시하는 신호 파형도.
도 25는 도 23에 도시하는 내부 제어 신호 발생 회로의 구성을 개략적으로 도시한 도면.
도 26은 도 25에 도시하는 회로의 전원 투입 직후의 동작을 도시하는 파형도.
도 27은 도 25에 도시하는 회로의 전원 투입 직후의 동작을 도시하는 파형도.
도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이
2 : 어드레스 버퍼
4 : 행선택 회로
6 : 센스 앰프대
8 : 열선택 회로
15 : RAS버퍼
20 : 초기화 회로
22 : 전원 투입 검출 회로
24 : 더미 사이클 검출 회로
26 : 게이트 회로
30 : 셀프 리프레쉬 제어 신호 발생 회로
32 : 타이머 회로
34 : 셀프 리프레쉬 제어 회로
36 : OR회로
38 : AND 회로
10b : RAS계 제어 회로
43 : 지연 회로
44 : 게이트 회로
46 : NOR 회로
48 : CAS버퍼
50 : CBR 셀프 리프레쉬 제어 회로
70 : 비교기
72 : 드라이브 트랜지스터
74 : 내부 전원선
76 : 내부 회로
80 : AND 회로
82 : 인버터
청구항 1에 대한 반도체 기억 장치는, 타이머를 포함하고, 활성화시 이 타이머의 출력 신호에 따라서 메모리 셀의 기억 데이터를 소정의 시간 간격으로 리프레쉬하기 위한 제어 신호를 발생하는 셀프 리프레쉬 제어 회로와, 전원 투입에 응답하여 이 셀프 리프레쉬 제어 회로를 활성화하는 초기화 회로를 구비한다.
청구항 2에 대한 반도체 기억 장치는, 청구항 1의 초기화 회로가, 외부로부터의 동작 사이클 지시 신호에 따라서, 이 내부 회로를 초기화하기 위한 더미 사이클이 지정된 것을 검출하기 위한 더미 사이클 검출 회로와, 더미 사이클 검출 회로로부터의 더미 사이클 검출 신호의 활성화에 응답하여 셀프 리프레쉬 제어 회로를 비활성화하는 회로를 구비한다.
청구항 3에 대한 반도체 기억 장치는, 청구항 1의 초기화 회로는, 전원 투입에 응답하여 인에이블되고, 외부로부터의 제 1 동작 사이클 규정 신호를 통과시키는 제 1 게이트 회로와, 이 제 1 동작 사이클 규정 신호에 응답하여 반도체 기억 장치의 내부 회로를 초기 상태로 두기 위한 더미 사이클이 지정된 것을 검출하여, 이검출시에, 더미 사이클 검출 신호를 활성화하는 더미 사이클 검출 수단과, 이 더미 사이클 검출 수단으로부터의 더미 사이클 검출 신호의 비활성 상태에 응답하여 제 2 동작 사이클 규정 신호를 비활성 상태로 유지하고 또한 더미 사이클 검출 신호의 활성화에 응답하여 제 2 동작 사이클 규정 신호를 통과시키는 제 2 게이트 회로와, 이들 제 1 및 제 2 게이트 회로의 출력 신호를 수신하고, 이 수신한 출력 신호가 소정의 타이밍 조건을 만족할 때, 셀프 리프레쉬 제어 회로를 활성화하는 타이밍 검출 회로를 구비한다.
청구항 4에 대한 반도체 기억 장치는, 활성화시 외부전원 전압을 강압하여 내부 전원 전압을 발생하는 내부 강압 회로를 더 포함한다. 이 내부 강압 회로는 리프레쉬 제어 회로로부터 발생되는 메모리 셀의 행을 선택 상태로 구동하기 위한 행선택 지시 신호의 활성화시 활성화된다.
전원 투입시, 반도체 기억 장치를 셀프 리프레쉬 모드로 설정하는 것에 의해, 반도체 기억 장치 내부에서, 타이머에 따라서 내부에서 소정의 시간 간격으로 셀프 리프레쉬가 실행된다. 따라서, 내부 회로, 특히 RAS계 회로는 스탠바이 상태에 있던가 또는 간헐적으로 동작할 뿐이어서, 항상 동작 상태에 놓여지는 일 없이, 전원 투입후의 평균 소비 전류를 저감할 수 있다.
또한, 셀프 리프레쉬 모드로 설정하는 것에 의해, 셀프 리프레쉬가 실행될 때까지, 반도체 기억 장치의 내부 회로를 초기 상태로 설정할 수 있어, 회로가 동작하지 않아, 소비 전류를 저감할 수 있다.
발명의 실시예
(실시예 1)
도 1은 본 발명의 실시예1에 따르는 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면이다. 도 1에 있어서, 반도체 기억 장치는 종래와 마찬가지로 복수의 메모리 셀 MC를 갖는 메모리 셀 어레이(1)와, 외부로부터의 어드레스 신호를 수신하여 내부 어드레스 신호를 생성하는 어드레스 버퍼(2)와, 인가된 어드레스 신호에 따라서 어드레스 지정된 행을 선택 상태로 구동하는 행선택 회로(4)와, 메모리 셀 어레이(1)의 선택 메모리 셀의 데이터의 검지, 증폭 및 래치를 실행하는 센스 앰프대(帶)(6)와, 메모리 셀 어레이(1)의 열을 선택하는 열선택 회로(8)와, 장치 외부와 데이터의 입출력을 실행하는 입출력 회로(12)를 포함한다.
이 반도체 기억 장치는, 또한, 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 수신하고, 내부 로우 어드레스 스트로브 신호를 생성하는 RAS 버퍼(15)와, 전원 투입시 이 반도체 기억 장치를 셀프 리프레쉬 모드로 설정하는 초기화 회로(20)와, 초기화 회로(20)의 제어하에 셀프 리프레쉬 동작에 필요한 제어 신호를 발생하는 셀프 리프레쉬 제어 신호 발생 회로(30)를 포함한다.
RAS 버퍼(15)는 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 수신하는 2단의 종속 접속된 인버터(15a 및 15b)를 포함한다. 초기화 회로(20)는 전원 노드(21)에 결합되고, 이 전원 노드에 전원 전압 Vcc이 투입된 것을 검출하면 전원 투입 검출 신호 /POR를 활성 상태로 구동하는 전원 투입 검출 회로(22)와, 이 전원 투입 검출 회로(22)의 출력 신호에 따라서 초기화되고 또한 활성화되어, 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라서 더미 사이클이 지정된 것을 검출하면 더미 사이클 검출 신호 /POR8를 활성 상태로 구동하는 더미 사이클 검출 회로(24)와, 전원 투입 검출 신호 /POR 및 더미 사이클 검출 신호 /POR8에 따라서 셀프 리프레쉬 지시 신호 SELF를 출력하는 게이트 회로(26)를 포함한다.
전원 투입 검출 회로(22)는 이 전원 노드(21)상의 전원 전압 Vcc이 소정의 전압 레벨에 도달하든지 또는 일정한 전압 레벨에서 안정화하면, 이 전원 투입 검출 신호 /POR를 활성 상태로 구동한다. 더미 사이클 검출 회로(24)는 전원 투입 검출 신호 /POR가 활성 상태에 있고 또한 로우 어드레스 스트로브 신호 /RAS가 활성화되면, 더미 사이클이 지정된 것을 검출하여, 더미 사이클 검출 신호 /POR8를 활성 상태로 한다. 이 더미 사이클은 반도체 기억 장치의 내부 회로를 확실히 초기 상태로 설정하기 위해서 실행된다. 게이트 회로(26)는 배타적 논리합 회로로 구성되고, 전원 투입 검출 신호 /POR 및 더미 사이클 검출 신호 /POR8가 같은 논리 레벨일 때에는, 셀프 리프레쉬 지시 신호 SELF를 비활성 상태로 유지한다. 즉, 셀프 리프레쉬 지시 신호 SELF는 전원 투입 검출 신호 /POR가 활성 상태에 있고 또한 더미 사이클이 지정될 때 까지의 사이에, 활성 상태로 된다.
셀프 리프레쉬 제어 신호 발생 회로(30)는 활성화시 소정의 시간 간격으로 셀프 리프레쉬 요구 신호를 출력하는 타이머 회로(32)와, 초기화 회로(20)로부터의 셀프 리프레쉬 지시 신호 SELF의 활성화에 응답하여 타이머 회로(32)를 기동하고 또한 이 타이머 회로(32)로부터의 셀프 리프레쉬 요구 신호에 따라서 리프레쉬 활성화 신호 RRAS를 출력하는 셀프 리프레쉬 제어 회로(34)와, RAS 버퍼(15)로부터의 내부 로우 어드레스 스트로브 신호와 셀프 리프레쉬 지시 신호 SELF를 수신하는 OR 회로(36)와, OR 회로(36)의 출력 신호와 리프레쉬 활성화 신호 RRAS를 수신하는 AND 회로(38)를 포함한다.
이 AND 회로(38)의 출력 신호는 RAS계 제어 회로(10b)에 인가된다. 이 RAS계 제어 회로(10b)는 종래와 마찬가지의 구성을 구비하고, 신호 /RAS에 관련되는 회로, 즉 행선택동작에 관련되는 부분의 동작을 제어한다. 도 1에 있어서는, 이 RAS계 제어 회로(10b)의 출력 신호로서, 행선택 회로(4)에 인가되는 워드선 활성화 타이밍 신호 RX 및 센스 앰프대(6)로 인가되는 센스 앰프 활성화 신호 SA를 대표적으로 도시한다.
이 반도체 기억 장치는, 또한, 셀프 리프레쉬 제어 회로(34)의 제어하에 활성화되고, 셀프 리프레쉬가 실행될 때 마다 그 카운트값을 1증분 또는 감소시키는 리프레쉬 어드레스 카운터(40)와, 셀프 리프레쉬 제어 회로(34)로부터의 전환 제어 신호 MX 에 따라서 리프레쉬 어드레스 카운터(40) 및 어드레스 버퍼(2)로부터의 어드레스중 한쪽을 선택하여 행선택 회로(4)로 인가하는 전환회로(42)를 구비한다. 전환회로(42)는 셀프 리프레쉬 모드시에 있어서는, 이 전환제어 신호 MX 에 따라서 리프레쉬 어드레스 카운터(40)로부터의 리프레쉬 어드레스를 선택하여 행선택 회로(4)로 인가한다. 다음에, 이 실시예1에 따르는 반도체 기억 장치의 동작에 대하여 도 2 및 도 3에 도시하는 파형도를 참조하여 설명한다.
우선, 도 2를 참조하여, 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 설정한 상태에서 전원 투입이 행하여진 경우의 동작에 대하여 설명한다. 시각 t0에 있어서, 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 설정한 상태에서 전원 투입이 행하여져, 전원 전압 Vcc의 전압 레벨이 서서히 상승한다. 이 상태에 있어서, RAS 버퍼(15)가 출력하는 내부 로우 어드레스 스트로브 신호는 H 레벨이고, 따라서 반도체 기억 장치는 스탠바이 상태에 있어, 전원 투입 직후, 작은 피크 전류가 흐른 뒤에 미소 전류로 안정화한다.
시각 t1에 있어서, 전원 전압 Vcc의 전압 레벨이 소정의 전압 레벨에 도달하든지 또는 일정 전압 레벨로 안정화하면, 전원 투입 검출 회로(22)로부터의 전원 투입 검출 신호 /POR가 H 레벨로 상승한다. 아직 더미 사이클이 지시되어 있지 않기 때문에, 더미 사이클 검출 신호 /POR8는 L 레벨에 있다. 따라서, 이 게이트 회로(26)로부터의 셀프 리프레쉬 지시 신호 SELF가 H 레벨로 상승하여, 셀프 리프레쉬 제어 회로(34)가 활성화된다. 이 셀프 리프레쉬 지시 신호 SELF의 H 레벨의 상승에 응답하여, OR 회로(36)의 출력 신호가 H 레벨로 되어, 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따른 RAS계 제어 회로(10b)의 제어는 정지되고, 셀프 리프레쉬 제어 회로(34)의 제어하에, RAS계 제어 회로(10b)가 제어된다.
셀프 리프레쉬 지시 신호 SELF가 소정 시간 이상(예를들면 100μs), 활성 상태로 되면 셀프 리프레쉬가 실행되어, 소정 시간 간격으로 리프레쉬 활성화 신호 RRAS가 활성 상태의 L 레벨로 설정된다. 도 2에 있어서는, 셀프 리프레쉬 지시 신호 SELF가 활성 상태로 되었을 때, 내부에서 실제의 셀프 리프레쉬 동작은 실행되고 있지 않을 때의 동작파형을 도시한다. 이 셀프 리프레쉬 동작에 대해서는 뒤에 상세히 설명한다. 따라서, 이 기간, 반도체 기억 장치는 스탠바이 상태에 있고, 그 소비 전류 Ic는 미소한 전류이다(수μA 정도).
시각 t2에 있어서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강되면, 더미 사이클 검출 회로(24)가 더미 사이클이 지정된 것을 검출하여, 더미 사이클 검출 신호 /POR8를 H 레벨로 상승시킨다. 게이트 회로(26)는 전원 투입 검출 신호 /POR 및 더미 사이클 검출 신호 /POR8가 모두 H 레벨로 되기 때문에, 셀프 리프레쉬 지시 신호 SELF를 L 레벨의 비활성 상태로 한다. 이에 따라, 셀프 리프레쉬 제어 회로(34)는 셀프 리프레쉬 동작을 정지한다. OR 회로(36)는 RAS 버퍼(15)로부터의 내부 로우 어드레스 스트로브 신호를 통과시킨다. 이에 따라, RAS계 제어 회로(10b)가 외부로부터의 로우 어드레스 스트로브 신호 /RAS의 활성화에 따라서 활성화되어, 더미 사이클시에 있어 큰 동작 전류(예를들면 수십 mA)가 흐른다. 이 더미 사이클은 통상 8회 실행된다(로우 어드레스 스트로브 신호 /RAS를 8회 활성 상태의 L 레벨로 한다). 내부 회로의 활성 상태/프리차지 상태를 반복하는 것에 의해, 각 내부 신호선 및 내부 노드를 초기 상태로 설정할 수 있다.
따라서, 이 로우 어드레스 스트로브 신호 /RAS가 H 레벨인 상태에서 전원 투입을 실행한 경우, 종래와 같은 정도의 크기의 전류가 소비될 뿐이다.
다음에, 도 3을 참조하여, 로우 어드레스 스트로브 신호 /RAS를 L 레벨의 상태로 전원 투입을 실행한 경우의 동작에 대하여 설명한다. 시각 tO에서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨인 상태에서 전원 투입을 실행한다. 이 전원 투입에 따라서, 전원 전압 Vcc의 전압 레벨이 상승한다. 이 때, RAS 버퍼(15)가 출력하는 내부 로우 어드레스 스트로브 신호가 L 레벨이고, 따라서 OR 회로(36)의 출력 신호도 L 레벨이며, AND 회로(38)를 거쳐서 RAS계 제어 회로(1Ob)가 활성 상로 된다. 따라서, 이 전원 투입 직후에 있어서는, 반도체 기억 장치가 활성 상태에서 그 내부 전원 전압의 레벨이 상승하기 때문에, 동작 전류 Ic도 이 전압 상승에 따라서 상승한다(활성 상태에 있는 회로(행선택 회로 및 센스 앰프대)에 있어서 전류가 소비되기 때문).
시각 t1에 있어서, 전원 전압 Vcc이 소정 전압 레벨로 도달하든지 또는 일정 전압 레벨로 안정화하면, 전원 투입 검출 신호 /POR가 H 레벨의 활성 상태로 된다. 이 전원 투입 검출 신호 /POR의 활성화에 응답하여, 게이트 회로(26)로부터의 셀프 리프레쉬 지시 신호 SELF가 H 레벨의 활성 상태로 되고, OR 회로(36)의 출력 신호가 H 레벨로 되어, RAS계 제어 회로(10b)는 선택 상태의 회로를 스탠바이 상태로 복귀시킨다. 이에 따라, 반도체 기억 장치 내부에 있어서의 소비 전류는 스탠바이시의 전류 레벨로 된다.
시각 t3에 있어서, 더미 사이클을 실행하기 위해서, 일단 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시킨 후, 시각 t2에 있어서 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시킨다. 이 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여, 더미 사이클 검출 회로(24)가 더미 사이클이 지정된 것을 검출하여, 더미 사이클 검출 신호 /POR8를 H 레벨의 활성 상태로 한다. 게이트 회로(26)는 전원 투입 검출 신호 /POR 및 더미 사이클 검출 신호 /POR8가 모두 H 레벨로 되기 때문에, 셀프 리프레쉬 지시 신호 SELF를 L 레벨의 비활성 상태로 한다. 이에 따라, 셀프 리프레쉬 제어 회로(34)는 셀프 리프레쉬 모드를 해제하여, 스탠바이 상태로 복귀한다. 한편, RAS계 제어 회로(10b)는 RAS 버퍼(15), OR 회로(36) 및 AND 회로(38)를 거쳐서 인가되는 내부 로우 어드레스 스트로브 신호에 따라서 행선택에 관련되는 회로 부분(RAS계 회로)를 활성화한다. 이에 따라, 큰 동작 전류가 흐른다.
도 3에 도시한 바와 같이, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 설정한 상태에서 전원 투입을 실행한 경우, 전원 투입 직후에는 큰 전류가 흐른다. 그러나, 시각 t1로부터 시각 t2의 사이에 있어서는, 반도체 기억 장치가 스탠바이 상태에 있어(리프레쉬는 실행되지 않는다고 가정한다), 이 반도체 기억 장치에서 소비되는 전류는, 예를들면 수μA 정도로 지극히 적다. 따라서, 더미 사이클이 실행되기 까지의 기간에 있어서의 소비 전류를 종래보다도 대폭 저감할 수 있다. 이 전원 투입 직후의 비교적 큰 전류에 의해, 내부 신호선이 소정의 레벨로 프리차지되어 있지 않은 것이 고려되지만, 그러나 시각 t1에 있어서, 셀프 리프레쉬 지시 신호 SELF의 활성화에 따라서, 반도체 기억 장치를 스탠바이 상태로 설정하는 것에 의해, 각 내부 신호선 및 내부 노드가 소정의 스탠바이 상태로 프리차지된다. 이 다음에 실행되는 더미 사이클에 의해, 확실히 각 신호선 및 내부 노드는 소정 전위 레벨로 프리차지된다.
(변경예)
도 4는 본 발명의 실시예1의 변경예의 구성을 도시한 도면이다. 도 4에 있어서는 리프레쉬 제어부의 구성만을 도시한다. 이 도 4에 도시하는 구성은 도 1에 도시하는 구성과 RAS 버퍼(15)의 구성이 다를 뿐이다. RAS 버퍼(15)는 로우 어드레스 스트로브 신호 /RAS와 전원 투입 검출 신호 /POR를 수신하는 게이트 회로(15c)를 포함한다. 이 게이트 회로(15c)의 출력 신호가 OR 회로(36)의 한쪽 입력에 인가된다. 다른 구성은, 도 1에 도시하는 구성과 동일므로, 대응하는 부분에는 동일 참조 번호를 부여하여 그 설명은 생략한다.
게이트 회로(15c)는 전원 투입 검출 신호 /POR가 H 레벨에 있고 또한 로우 어드레스 스트로브 신호 /RAS가 L 레벨일 때에 L 레벨의 신호를 출력한다. 따라서, 이 RAS 버퍼(15)는 종래와 마찬가지로 전원 투입이 행하여지고, 전원 전압 Vcc가 안정화한 뒤에, 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라서 내부 로우 어드레스 스트로브 신호를 생성한다. 다음에 이 도 4에 도시하는 구성의 동작을 도 5에 도시하는 파형도를 참조하여 설명한다.
시각 t0에 있어서 전원 투입이 행하여져, 전원 전압 Vcc의 전압 레벨이 상승한다. 로우 어드레스 스트로브 신호 /RAS의 H 레벨 및 L 레벨에 관계 없이, 전원 투입 검출 신호 /POR는 L 레벨이기 때문에, RAS 버퍼(15)로부터의 출력 신호는 H 레벨이고, 반도체 기억 장치의 내부 회로는 스탠바이 상태에 있다. 따라서, 시각 t0에 있어서 내부 노드의 소정 전위로의 프리차지를 위한 피크 전류가 흐른 후, 미소한 스탠바이 전류 Ic가 흐를 뿐이다.
시각 t1에 있어서, 전원 전압 Vcc가 소정 전압 레벨에 도달하든지 또는 일정 전압 레벨로 안정화하면, 전원 투입 검출 신호 /POR가 H 레벨로 상승하고, 이에 따라 셀프 리프레쉬 지시 신호 SELF가 활성 상태의 H 레벨로 된다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨에 설정되어 있을 때, RAS 버퍼(15)로부터의 출력 신호가 이 전원 투입 검출 신호 /POR의 H 레벨로의 상승에 응답하여 L 레벨로 하강한다. 그러나, OR 회로(36)는 이 셀프 리프레쉬 지시 신호 SELF에 따라서, 그 출력 신호를 H 레벨로 하고 있고, 따라서, 이 반도체 기억 장치는 스탠바이 상태를 유지한다.
시각 t2에 있어서 더미 사이클이 실행되면, 더미 사이클 검출 신호 /POR8가 H 레벨로 상승하고, 이에 따라 셀프 리프레쉬 지시 신호 SELF가 L 레벨로 되고, RAS계 제어 회로(10b)는 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라서 동작하여 RAS계 회로를 활성/비활성화하고, 더미 사이클을 실행하여 내부 신호선 및 내부 노드를 소정 전위 레벨로 프리차지한다.
이 도 5에 도시하는 파형도면으로부터 명백한 바와 같이, RAS 버퍼로서, 전원 투입 검출 신호 /POR와 로우 어드레스 스트로브 신호 /RAS를 수신하는 게이트 회로(15c)를 이용하는 것에 의해, 로우 어드레스 스트로브 신호 /RAS의 H 레벨 및 L 레벨의 전압 레벨에 관계 없이, 전원 투입 직후로부터 전원 투입 검출 신호 /POR가 H 레벨로 상승하기까지의 기간동안의 전류를 적게 할 수 있고, 이에 따라 전원 투입으로부터 더미 사이클이 실행되기까지의 기간동안의 소비 전류를 저감할 수 있다. 다음에, 각 부의 구성에 대하여 설명한다.
[전원 투입 검출 회로]
도 6a는 도 1 및 도 4에 도시하는 전원 투입 검출 회로(22)의 구성의 일예를 도시한 도면이다. 도 6a에 있어서, 전원 투입 검출 회로(22)는 전원 노드(21)와 내부 노드(22b)의 사이에 접속되는 저항 소자(22a)와, 내부 노드(21b)와 접지 노드의 사이에 접속되는 용량 소자(22c)와, 내부 노드(22b)의 전압 신호를 반전하는 인버터(22d)와, 인버터(22d)의 출력 신호를 반전하는 인버터(22e)를 포함한다. 이 인버터(22e)에서 전원 투입 검출 신호 /POR가 출력된다. 다음에, 이 도 6a에 도시하는 전원 투입 검출 회로의 동작을, 그 동작 파형도인 도 6b를 참조하여 설명한다.
시각 T0에 있어서 전원 투입이 행하여져, 전원 노드(21)의 전원 전압 Vcc의 전압 레벨이 상승한다. 이 전원 투입에 따라서 내부 노드(22b)의 전위는 저항 소자(22a)의 저항값 및 용량소자(22c)의 용량값에 의해 결정되는 시정수에 의해 완만하게 상승한다. 시각 T1에 있어서, 이 노드(22b)의 전위가 인버터(22d)의 입력 논리 임계값을 넘으면, 인버터(22d)의 출력 신호가 L 레벨로 되고, 이에 따라 인버터(22e)로부터의 전원 투입 검출 신호 /POR가 H 레벨로 상승한다.
이 저항 소자(22a)의 저항값 및 용량 소자(22c)의 용량값에 의해 결정되는 시정수가 큰 경우에는, 도 6b에 있어서 일점쇄선으로 도시하는 바와 같이, 시각 T2에 있어서 노드(22b)의 전위 레벨이 인버터(22d)의 입력 논리 임계값보다도 높게 되어, 전원 투입 검출 신호 /POR가 H 레벨로 상승한다. 이 시각 T2에 있어서 전원 투입 검출 신호 /POR를 H 레벨로 상승시키는 경우, 전원 전압 Vcc의 전압 레벨이 소정의 전압 레벨에 도달하고 또한 그 소정 전압 레벨에서 안정하게 되었을 때에, 전원 투입 검출 신호 /POR가 활성화된다. 어느 것인가 하나의 타이밍에서 전원 투입 검출 신호 /POR가 활성화되더라도 좋다.
[더미 사이클 검출 회로]
도 7은 더미 사이클 검출 회로(24)의 구성의 일예를 도시한 도면이다. 도 7에 있어서, 더미 사이클 검출 회로(24)는 전원 투입 검출 신호 /POR의 상승에 응답하여 원샷 펄스 신호를 출력하는 원샷 펄스 발생 회로(24a)와, 더미 사이클 검출 신호 /POR8의 비활성화시 활성화되고, 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여 원샷 펄스 신호를 출력하는 원샷 펄스 발생 회로(24b)와, 전원 투입 검출 신호 /POR와 원샷 펄스 발생 회로(24b)의 출력 신호를 수신하는 AND 회로(24c)와, AND 회로(24c)의 출력 신호에 따라서 셋트되고 또한 원샷 펄스 발생 회로(24a)의 출력 신호에 따라서 리셋되는 셋트/리셋 플립플롭(24d)를 포함한다. 이 셋트/리셋 플립플롭(24d)의 출력 Q로부터 더미 사이클 검출 신호 /POR8가 출력된다.
원샷 펄스 발생 회로(24a)는 전원 투입 검출 신호 /POR를 수신하는 3단의 종속 접속되는 인버터(24aa, 24ab 및 24ac)와, 전원 투입 검출 신호 /POR와 인버터(24ac)의 출력 신호를 수신하는 AND 회로(24ad)를 포함한다. 이 인버터(24aa∼24ac)의 수는 기수이면 임의이다.
원샷 펄스 발생 회로(24b), 로우 어드레스 스트로브 신호 /RAS와 인버터(24e)를 거쳐서 인가되는 더미 사이클 검출 신호 /POR8를 수신하는 NAND 회로(24ba)와, NAND 회로(24ba)의 출력 신호를 수신하는 인버터(24bb)와, 인버터(24bb)의 출력 신호를 수신하는 인버터(24bc)와, 로우 어드레스 스트로브 신호 /RAS와 인버터(24bc)의 출력 신호를 수신하는 NOR 회로(24bd)를 포함한다. 다음에 동작에 대하여 간단히 설명한다.
전원 투입 검출 신호 /POR가 L 레벨일 때에는, AND 회로(24ad)의 출력 신호는 L 레벨이다. 이 때, 인버터(24ac)의 출력 신호는 H 레벨로 된다. 전원 투입 검출 신호 /POR가 H 레벨로 상승하면, 출력 신호는 아직 H 레벨이고, AND 회로(24ad)의 출력 신호가 H 레벨로 상승한다. 인버터(24aa, 24ab 및 24ac)가 갖는 지연 시간이 경과하면, 인버터(24ac)의 출력 신호가 L 레벨로 되고, AND 회로(24ab)의 출력 신호가 L 레벨로 된다. 이 원샷 펄스 발생 회로(24a)로부터의 펄스 신호에 의해, 셋트/리셋 플립플롭(24d)가 리셋되고, 더미 사이클 검출 신호 /POR8는 L 레벨로 리셋된다. 또한, 이 전원 투입 검출 신호 /POR가 H 레벨로 상승하면, AND 회로(24c)가 인에이블되어, 원샷 펄스 발생 회로(24b)의 출력 신호를 통과시킨다.
더미 사이클이 실행되기 전에는, 더미 사이클 검출 신호 /POR8는 L 레벨이고, 인버터(24e)의 출력 신호는 H 레벨이다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨의 상태로 설정되어 있을 때에는, NAND 회로(24ba)의 출력 신호는 H 레벨이고, 이에 따라 인버터(24bc)의 출력 신호도 H 레벨이고, NOR 회로(24bb)의 출력 신호는 L 레벨이다. 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 설정될 때, NOR 회로(24bd)의 출력 신호는 L 레벨이다. 따라서, 인버터(24e)의 출력 신호가 H 레벨인동안에, NAND 회로(24ba)는 인버터로서 동작한다. 로우 어드레스 스트로브 신호 /RAS가 H 레벨로부터 L 레벨로 하강하면, 인버터(24bc)의 출력 신호는 아직 L 레벨이고, NOR 회로(24bd)의 출력 신호가 H 레벨로 상승한다. NAND 회로(24ba), 인버터(24bb 및 24bc)가 갖는 지연 시간이 경과하면, 이 인버터(24bc)의 출력 신호가 H 레벨로 상승하고, 이에 따라 NOR 회로(24bd)의 출력 신호가 L 레벨로 하강한다. 원샷 펄스 발생 회로(24a)의 펄스 신호의 펄스폭은, 인버터(24aa∼24ac)가 갖는 지연 시간에 의해 결정되고, 한편, 원샷 펄스 발생 회로(24b)가 출력하는 원샷 펄스 신호의 펄스폭은 NAND 회로(24ba) 및 인버터(24bb, 24bc)가 갖는 지연 시간에 의해 결정된다.
이 원샷 펄스 발생 회로(24b)의 출력 신호가 H 레벨로 되면, AND 회로(24c)의 출력 신호가 H 레벨로 상승하고, 셋트/리셋 플립플롭(24d)가 셋트되어, 더미 사이클 검출 신호 /POR8가 H 레벨로 상승한다. 이 더미 사이클 검출 신호 /POR8가 H 레벨로 상승하면, 인버터(24e)의 출력 신호는 L 레벨로 구동되고, 이에 따라 NAND 회로(24ba)의 출력 신호가 H 레벨로 고정된다. 따라서, 이 더미 사이클 검출 신호 /POR8가 H 레벨의 활성 상태로 된 후, 인버터(24e), NAND 회로(24ba) 및 인버터(24bb, 24bc)가 갖는 지연 시간이 경과하면, NOR 회로(24bd)의 출력 신호는 L 레벨로 고정된다. 이에 따라, 이후의 더미 사이클 및 통상 액세스시에 있어서의 이 원샷 펄스 발생 회로(24b)의 동작을 정지시켜, 그 소비 전류를 저감한다.
[셀프 리프레쉬 제어 신호 발생 회로]
도 8은 셀프 리프레쉬 제어 신호 발생 회로(30)의 구성을 개략적으로 도시한 도면이다. 도 8에 있어서, 타이머 회로(32)는 셀프 리프레쉬 지시 신호 SELF의 활성화에 응답하여 활성화되고, 예를들면 100μs의 기간을 카운트하는 타이머(32a)와, 타이머(32a)의 카운트업 신호에 응답하여 활성화되고, 소정의 리프레쉬 주기(예를들면 16μs)로 카운트하고, 카운트업 시에 카운트 업 신호를 출력하는 타이머(32b)를 포함한다. 타이머(32a)는 셀프 리프레쉬 지시 신호 SELF가 활성 상태인 동안에 활성화되고, 그 카운트 업 완료후 그 출력 신호를 활성 상태로 유지한다. 타이머(32b)는 타이머(32a)의 출력 신호가 활성 상태인 동안에 활성화되고, 카운트 업 동작을 반복하여, 카운트 업마다 카운트 업 지시 신호를 출력한다.
셀프 리프레쉬 제어 회로(34)는 타이머(32a)의 출력 신호의 활성화에 응답하여 소정의 펄스폭을 갖는 원샷 펄스 신호를 발생하는 원샷 펄스 발생 회로(34a)와, 타이머(32b)의 출력 신호의 상승에 응답하여 소정의 펄스폭을 갖는 원샷 펄스 신호를 발생하는 원샷 펄스 발생 회로(34b)와, 원샷 펄스 발생 회로(34a 및 34b)의 출력 신호를 수신하는 OR 회로(34c)와, OR 회로(34c)의 출력 신호를 수신하는 인버터(34d)를 포함한다. 회로(34a 및 34b)는 각각, 메모리 셀 어레이(1)에 있어서, 워드선을 선택하고 나서 선택 워드선에 접속되는 메모리 셀의 데이터의 검지, 증폭 및 래치가 완료하기까지의 기간 동안, H 레벨의 활성 상태로 되는 펄스 신호를 출력한다.
이들의 원샷 펄스 발생 회로(34a 및 34b)는 셀프 리프레쉬 지시 신호 SELF가 활성 상태일 때에 활성화되어 원샷 펄스 발생 동작을 실행한다. 이들의 원샷 펄스 발생 회로(34a 및 34b)의 구성으로서는, 도 7에 도시하는 원샷 펄스 발생 회로(24a 또는 24b)의 구성을 이용할 수 있다. 이 구성 대신에, 셋트/리셋 플립플롭 및 지연 회로를 이용하여 이들의 원샷 펄스 발생 회로(34a 및 34b)가 구성되더라도 좋다. 즉, 타이머(32a 또는 32b)의 출력 신호가 활성화되면 셋트되고, 지연 회로가 갖는 지연 시간 후 리셋되는 구성이 이용되더라도 좋다.
이 도 8에 도시하는 셀프 리프레쉬 제어 신호 발생 회로의 동작을 도 9에 도시하는 파형도를 참조하여 설명한다. 시각 T에서, 셀프 리프레쉬 지시 신호 SELF가 활성 상태의 H 레벨로 상승하면, 타이머(32a)가 활성화되어 카운트 동작을 실행한다. 타이머(32a)는 이 셀프 리프레쉬 지시 신호 SELF가 소정의 기간(예를들면 100μs)동안 활성 상태로 유지되면, 카운트 업 신호를 출력한다. 이에 따라, 원샷 펄스 회로(34a)가 원샷 펄스 신호를 출력하고, 이에 따라 리프레쉬 활성화 신호 RRAS가 소정 기간동안 L 레벨로 되어, 내부에서 행선택 동작이 실행된다. 이어서 타이머(32b)가 활성화되어, 소정의 주기(16μs)마다 카운트 업 신호를 출력하고, 이에 따라 리프레쉬 활성화 신호 RRAS가 L 레벨의 활성 상태로 된다. 따라서, 시각 T에서 셀프 리프레쉬 지시 신호 SELF가 활성 상태의 H 레벨로 구동되고, 100μs의 소정 시간이 경과할 때까지, 이 반도체 기억 장치는, 내부에서는 스탠바이 상태를 유지한다. 100μs가 경과하면, 셀프 리프레쉬 사이클이 시작되고, 소정의 주기로 메모리 셀 데이터의 리프레쉬가 실행된다.
따라서, 이 전원 투입 검출 신호 /POR가 H 레벨의 활성 상태로 되고 나서 100μs의 기간 동안에는, 더미 사이클이 실행되지 않은 한, 반도체 기억 장치는 스탠바이 상태를 유지할 수 있다. 셀프 리프레쉬 사이클로 들어 가고 나서 더미 사이클이 실행되는 경우, 내부에서 셀프 리프레쉬 사이클이 실행된다. 그러나, 이 셀프 리프레쉬는, 예를들면 16μs로서, 비교적 긴 주기로 실행된다. 따라서, 전원 투입 검출 신호 /POR가 활성 상태로 되고 나서 더미 사이클이 실행되기 까지의 시간이 긴 경우에 있어서도, 셀프 리프레쉬에 의해 동작 전류는 소비되지만, 이 사이의 평균 소비 전류는 작게 할 수 있다. 즉, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 고정되어 있는 경우, 반도체 기억 장치의 내부 회로는 활성 상태로 안정화되어 있어, 스탠바이 상태시보다도 훨씬 큰 전류를 흐르게 한다. 따라서, 이 활성 상태에 있어서의 정상 전류의 총합에 비해, 셀프 리프레쉬에 의해 소비되는 동작 전류의 시간 평균은 작아진다. 이에 따라, 전원 투입후 더미 사이클이 실행되기 까지의 소비 전류를 저감할 수 있다.
[셀프 리프레쉬 제어 신호 발생 회로(30)의 제 2 구성]
도 10은 셀프 리프레쉬 제어 신호 발생 회로(30)의 다른 구성을 도시한 도면이다. 도 10에 있어서, 셀프 리프레쉬 제어 신호 발생 회로(30)는 도 8에 도시하는 셀프 리프레쉬 제어 신호 발생 회로(30)의 구성에 더하여 이하의 구성을 더 구비한다. 즉, 이 셀프 리프레쉬 제어 신호 발생 회로(30)는 RAS 버퍼(15)로부터 인가되는 내부 로우 어드레스 스트로브 신호 /RASi와 도시하지 않은 CAS 버퍼로부터 인가되는 내부 컬럼 어드레스 스트로브 신호 /CASi에 따라서 CBR(CAS before RAS) 조건이 만족된 것을 검출하는 CBR 검출 회로(34e)와, CBR 검출 회로(34e)의 CBR 검출에 응답하여 셋트되고 또한 내부 로우 어드레스 스트로브 신호 /RASi의 상승에 응답하여 리셋되는 셋트/리셋 플립플롭(34f)와, 이 셋트/리셋 플립플롭(34f)의 출력 신호의 상승에 응답하여 원샷의 펄스를 발생하는 원샷 펄스 발생 회로(34g)와, 셋트/리셋 플립플롭(34f)의 출력 신호와 셀프 리프레쉬 지시 신호 SELF를 수신하는 OR 회로(34h)를 포함한다.
이 OR 회로(34h)의 출력 신호의 활성화시 타이머(32a)가 활성화되어 소정의 시간을 카운트한다. 타이머(32a)는 OR 회로(34h)의 출력 신호가 활성 상태인 동안에 카운트 동작을 실행하고, 카운트 동작 완료후 카운트 업 신호를 활성 상태로 유지한다. 이 타이머(32a)의 출력 신호는 원샷 펄스 발생 회로(34a) 및 타이머(32b)에 인가된다. 타이머(32b)는 이 타이머(32a)의 출력 신호가 활성 상태인 동안에 카운트 동작을 실행하고, 소정의 시간 간격으로 카운트 업 신호를 출력한다.
원샷 펄스 발생 회로(34a, 34b 및 34e)의 출력 신호는 OR 회로(34c)에 인가된다.
외부로부터의 로우 어드레스 스트로브 신호를 무효화하기 위한 경로에 있어서, OR 회로(36)는 RAS 버퍼(15)가 출력하는 내부 로우 어드레스 스트로브 신호 /RASi와 OR 회로(34h)의 출력 신호를 수신하여 AND 회로(38)의 한쪽 입력에 인가한다. AND 회로(38)는 다른쪽 입력에서, OR 회로(34c)의 출력 신호를 수신하는 인버터(34d)가 출력하는 리프레쉬 활성화 신호 RRAS를 수신한다. AND 회로(38)의 출력 신호는 RAS계 제어 회로로 인가된다.
이 도 10에 도시하는 셀프 리프레쉬 제어 신호 발생 회로는 종래부터 사용하고 있는 CBR 리프레쉬 모드에서 동작가능한 반도체 기억 장치의 리프레쉬 제어 신호 발생 회로를 이용하고 있다. 통상 동작 모드시에 있어서는, 컬럼 어드레스 스트로브 신호 /CAS를 로우 어드레스 스트로브 신호 /RAS보다도 빨리 L 레벨로 하강시키면, CBR 검출 회로(34e)의 출력 신호가 H 레벨로 상승하여, 셋트/리셋 플립플롭(34f)가 셋트된다. 이에 따라, 우선 최초에, CBR 검출에 따라서 CBR 리프레쉬가 실행되고, 이어서, 통상의 먼저 설명한 셀프 리프레쉬가 실행된다.
이 도 10에 도시하는 구성에 따르면, 종래의 CBR 셀프 리프레쉬 제어 회로의 구성에 있어서, 셀프 리프레쉬 지시 신호 SELF를, 셋트/리셋 플립플롭(34f)의 출력 신호를 수신하는 OR 회로(34h)로 인가하는 것에 의해, 여분의 전용 셀프 리프레쉬 제어 회로를 마련하는 일 없이, 전원 투입후 더미 사이클이 실행될 때까지 반도체 기억 장치를 셀프 리프레쉬 모드로 설정할 수 있다.
또, 이 셀프 리프레쉬 제어 신호 발생 회로에 있어서, 리프레쉬 어드레스 카운터의 동작을 제어하는 회로 부분 및 리프레쉬 어드레스를 선택하기 위한 전환제어 신호를 발생하는 부분의 구성은 나타나 있지 않다. 리프레쉬 활성화 신호 RRAS의 상승에 응답하여, 리프레쉬 어드레스 카운터의 카운트값이 갱신되면 좋고, 또한 OR 회로(34h)의 출력 신호에 따라서 전환 회로가 리프레쉬 어드레스 카운터의 출력 신호를 선택하는 구성이 이용되면 좋다.
이상과 같이, 본 발명의 실시예 1에 따르면, 전원 투입후 더미 사이클이 실행될 때까지, 반도체 기억 장치를 셀프 리프레쉬 모드로 설정하고 있기 때문에, 이 전원 투입 직후에서 더미 사이클이 실행되기 까지의 소비 전류를 로우 어드레스 스트로브 신호 /RAS의 논리 레벨에 관계 없이 저감할 수 있다.
(실시예 2)
도 11은 본 발명의 실시예 2에 따르는 반도체 기억 장치의 주요부의 구성을 도시한 도면이다. 도 11에 있어서는, 초기화 회로(20)의 구성을 도시한다. 다른 구성은 도 1 또는 도 4에 도시하는 구성과 동일하다. 도 11에 있어서, 초기화 회로(20)는 전원 노드(21)에 접속되고, 전원 전압 Vcc의 전압 레벨에 따라서 전원 투입을 검출하는 전원 투입 검출 회로(22)와, 이 전원 투입 검출 회로(22)가 출력하는 전원 투입 검출 신호 /POR에 따라서 초기화되고, 또한 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라서 더미 사이클이 지정된 것을 검출하는 더미 사이클 검출 회로(24)와, 전원 투입 검출 신호 /POR를 소정 시간 지연하는 지연 회로(43)와, 이 지연 회로(43)가 출력하는 지연 전원 투입 검출 신호 /PORD와 더미 사이클 검출 회로(24)로부터의 더미 사이클 검출 신호 /POR8를 수신하는 검출 회로(44)를 포함한다. 이 게이트 회로(44)로부터, 셀프 리프레쉬 지시 신호 SELF가 출력되어, 셀프 리프레쉬 제어 신호 발생 회로에 인가된다. 셀프 리프레쉬 제어 신호 발생 회로의 구성은 도 8 및 도 10에 도시하는 구성중 어느 것이라도 좋다. 게이트 회로(44)는 지연 전원 투입 검출 신호 /PORD가 H 레벨에 있고 또한 더미 사이클 검출 신호 /POR8가 L 레벨일 때에 셀프 리프레쉬 지시 신호 SELF를 활성 상태의 H 레벨로 구동한다. 다음에, 이 도 11에 도시하는 초기화 회로의 동작을 도 12에 도시하는 파형도를 참조하여 설명한다.
시각 tO에서, 전원 투입이 행하여져, 전원 전압 Vcc의 전압 레벨이 상승한다. 이 전원 전압 Vcc이 소정의 전압 레벨에 도달하든지 또는 일정 전압 레벨로 안정화하면, 시각 t1에 있어서 전원 투입 검출 신호 /POR가 H 레벨의 활성 상태로 된다. 지연 회로(43)가 출력하는 지연 전원 투입 검출 신호 /PORD는 L 레벨을 유지하고 있다.
지연 회로(43)가 갖는 지연 시간 Td가 경과하면, 시각 t2에 있어서 지연 전원 투입 검출 신호 /PORD가 H 레벨로 상승한다. 아직 더미 사이클이 실행되고 있지 않은 때에는, 더미 사이클 검출 신호 /POR8는 L 레벨이고, 게이트 회로(44)로부터의 셀프 리프레쉬 지시 신호 SELF가 H 레벨의 활성 상태로 상승한다.
시각 t3에 있어서 더미 사이클이 실행되면, 더미 사이클 검출 신호 /POR8가 H 레벨로 상승하고, 셀프 리프레쉬 지시 신호 SELF가 L 레벨로 저하한다.
로우 어드레스 스트로브 신호 /RAS가 L 레벨로 셋트된 상태에서 전원 투입이 행하여진 경우, 전원 투입이 행하여지는 시각 t0으로부터 지연 전원 투입 검출 신호 /PORD가 상승하는 시각 t2까지의 사이에는, 종래와 마찬가지의 전류가 소비된다. 그러나, 시각 t2까지의 사이에 더미 사이클이 실행되고 있지 않은 경우에는, 이 지연 전원 투입 검출 신호 /PORD에 따라서 셀프 리프레쉬 지시 신호 SELF가 활성 상태의 H 레벨로 되어, 반도체 기억 장치의 내부가 초기 상태로 설정된다. 따라서, 이 시각 t2로부터 시각 t3의 사이에 반도체 기억 장치의 소비 전류는, 예를들면 수μA 정도의 스탠바이 전류로 저감할 수 있어, 종래보다도 소비 전류를 저감할 수 있다. 또한, 이 시각 t2로부터 t3의 사이에 셀프 리프레쉬 동작이 실행되더라도, 그 셀프 리프레쉬는 예를 들면 16μs 간격으로 실행된다. 따라서, 평균전류로서는 적어, 그 시각 t2로부터 시각 t3까지의 사이의 소비 전류를 종래보다도 저감할 수 있다.
지연 회로(43)가 갖는 지연 시간의 경과전에 더미 사이클이 실행되는 경우에는 셀프 리프레쉬 모드로는 들어가지 않는다. 따라서, 더미 사이클의 실행이 이 지연 회로(34)가 갖는 지연 시간 Td로 규정하는 시간보다도 지연되고 있을 때에, 이 실시예 2에 따라서 소비 전류를 저감할 수 있다.
이상과 같이, 본 발명의 실시예 2에 따르면, 더미 사이클 실행이 소정 시간보다도 늦은 때에, 반도체 기억 장치를 셀프 리프레쉬 모드로 설정하고 있기 때문에, 이 반도체 기억 장치의 소비 전류를 저감할 수 있다.
(실시예 3)
도 13은 본 발명의 실시예 3에 따르는 반도체 기억 장치의 주요부의 구성을 도시한 도면이다. 도 13에서는 초기화 회로(20)의 구성을 도시한다. 이 도 13에 있어서, 초기화 회로(20)는, 더미 사이클 검출 회로(24)로부터의 더미 사이클 검출 신호 /POR8와 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 수신하는 NOR 회로(46)를 포함한다. 이 NOR 회로(46)로부터 셀프 리프레쉬 지시 신호 SELF가 출력된다. 전원 투입 검출 신호 /POR는 셀프 리프레쉬 동작을 제어하기 위해서는 이용되지 않는다. 단지 더미 사이클 검출 회로(24)를 초기화 및 활성화하기 위해서 이 전원 투입 검출 신호 /POR가 이용된다. 다음에, 이 도 13에 도시하는 초기화 회로의 동작을 도 14 및 도 15를 참조하여 설명한다.
우선, 도 14에 있어서, 시각 t0에 있어서 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 설정한 상태에서 전원 투입이 행하여져, 전원 전압 Vcc의 전압 레벨이 상승한다. 전원 전압 Vcc의 전압 레벨이 소정 전압 레벨 이상에 도달하든지 또는 일정 레벨로 안정화하면, 시각 t1에 있어서, 전원 투입 검출 신호 /POR가 H 레벨로 하강한다. 로우 어드레스 스트로브 신호 /RAS는 H 레벨로 유지되어 있기 때문에, NOR 회로(46)부터의 셀프 리프레쉬 지시 신호 SELF는 L 레벨로 고정되어 있다.
시각 t2에 있어서 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하여 더미 사이클이 시작된다. 이 더미 사이클 실행에 따라서 더미 사이클 검출 회로(24)로부터의 더미 사이클 검출 신호 /POR8가 H 레벨로 상승한다. 이 상태에 있어서도 셀프 리프레쉬 지시 신호 SELF는 L 레벨을 유지한다.
이 도 13에 도시하는 초기화 회로의 구성에 있어서는, 로우 어드레스 스트로브 신호 /RAS가 H 레벨인 상태에서 전원 투입이 행하여진 경우는, 이 반도체 기억 장치의 셀프 리프레쉬 모드로의 설정은 실행되지 않는다. 로우 어드레스 스트로브 신호 /RAS는 H 레벨이고 반도체 기억 장치의 내부 회로는 초기 상태에 있으므로, 전원 투입 직후에 조금의 피크 전류가 흐를지라도, 거의 모든 기간동안 스탠바이 전류, 즉 지극히 미소한 전류가 흐를 뿐이다.
다음에, 도 15에 도시하는 바와 같이 시각 t0에 있어서, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 설정한 상태로 전원 투입을 실행한다. 이 전원 투입에 따라서, OR 회로(46)의 동작 전원 전압이 상승하면, 더미 사이클 검출 신호 /POR8 및 로우 어드레스 스트로브 신호 /RAS가 함께 L 레벨이기 때문에, 셀프 리프레쉬 지시 신호 SELF가 H 레벨로 되어, 그 전압 레벨이 전원 전압 Vcc의 전압의 상승에 따라서 상승한다.
시각 t1에 있어서, 전원 투입 검출 신호 /POR가 H 레벨로 상승한다. 이 상태에 있어서는, 셀프 리프레쉬 지시 신호 SELF는 H 레벨에 있어, 반도체 기억 장치는 리프레쉬 모드에 들어가 있다. 따라서, 이 구성에 있어서는 전원 투입이 행하여지는 시각 t0으로부터 내부 로우 어드레스 스트로브 신호는 H 레벨의 비활성 상태로 유지되기 때문에, 내부 회로는 단지 스탠바이 상태로 유지된다. 따라서, 전원 투입 직후부터 이 반도체 기억 장치의 소비 전류를 저감할 수 있다.
시각 t2에 있어서, 그 전에, 일단 H 레벨로 상승해져 있는 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하여 더미 사이클이 시작된다. 이 더미 사이클실행에 따라서, 더미 사이클 검출 신호 /POR8가 H 레벨의 활성 상태로 되어, 셀프 리프레쉬 지시 신호 SELF가 비활성 상태의 L 레벨로 하강한다. 이에 따라, 외부로부터의 로우 어드레스 스트로브 신호 /RAS에 따라서 RAS계 제어 회로가 동작하여, 내부 회로의 초기화가 실행된다.
전원 투입 직후의 소비 전류가 증대하는 것은, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 설정된 상태에서 전원 투입이 행하여졌을 때이다. 따라서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨에서 전원 투입이 행하여진 때에, 반도체 기억 장치를 셀프 리프레쉬 모드로 설정하는 것에 의해, RAS계 제어 회로에 인가되는 내부 로우 어드레스 스트로브 신호를 H 레벨의 비활성 상태로 하여 내부 회로를 초기 상태로 유지할 수 있다. 따라서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨에서 전원 투입이 행하여지더라도, 로우 어드레스 스트로브 신호 /RAS가 H 레벨에서 전원 투입이 행하여졌을 때와 같은 정도로까지 소비 전류를 저감할 수 있다(셀프 리프레쉬 동작이 실행되지 않을 때) .
시각 t1에서 시각 t2의 사이에, 내부에서 셀프 리프레쉬가 실행되었다고 해도, 셀프 리프레쉬는 예를들면 16μs의 주기로 실행된다. 따라서, 이 사이의 평균 전류는 작아, 항상 내부 회로를 활성 상태로 유지하여, 활성 상태에서의 정상 전류가 흐르는 경우에 비해, 그 소비 전류를 저감할 수 있다.
이상과 같이, 본 발명의 실시예 3에 따르면, 전원 투입시에, 로우 어드레스 스트로브 신호 /RAS가 L 레벨일 때에는 셀프 리프레쉬 모드가 설정되도록 구성하고 있기 때문에, 전원 투입 직후로부터 더미 사이클이 실행되기 까지의 사이에는, 로우 어드레스 스트로브 신호 /RAS의 논리 레벨에 관계 없이, 내부 회로를 스탠바이 상태로 설정할 수 있어, 소비 전류를 저감할 수 있다. 또한, 셀프 리프레쉬가 실행되더라도 그 평균소비 전류는 작아서, 마찬가지의 소비 전류 저감의 효과가 얻어진다.
(실시예 4)
도 16은 본 발명의 실시예 4에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 16에 있어서, 반도체 기억 장치는 전원 투입 검출 회로(22)로부터의 전원 투입 검출 신호 /POR와 외부로부터의 로우 어드레스 스트로브 신호 /RAS를 받아 내부 로우 어드레스 스트로브 신호 /RASi를 출력하는 RAS 버퍼(15)와, 더미 사이클 검출 회로(24)로부터의 더미 사이클 검출 신호 /POR8와 외부로부터의 컬럼 어드레스 스트로브 신호 /CAS를 받아 내부 컬럼 어드레스 스트로브 신호 /CASi를 생성하는 CAS 버퍼(48)와, 내부 로우 어드레스 스트로브 신호 /RASi와 내부 컬럼 어드레스 스트로브 신호 /CASi를 받아, 셀프 리프레쉬 모드가 지정될 때에 셀프 리프레쉬에 필요하게 되는 제어 신호를 RAS계 제어 회로에 인가하는 CBR 셀프 리프레쉬 제어 회로(50)를 포함한다.
전원 투입 검출 회로(22) 및 더미 사이클 검출 회로(24)는 이전의 실시예 1 내지 3에 도시하는 구성과 동일하다. RAS 버퍼(15)는 전원 투입 검출 신호 /POR가 H 레벨에 있고 또한 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 L 레벨일 때에 내부 로우 어드레스 스트로브 신호 /RASi를 L 레벨로 구동하는 게이트 회로(15c)를 포함한다. CAS 버퍼(48)는 외부로부터의 컬럼 어드레스 스트로브 신호 /CAS 및 더미 사이클 검출 신호 /POR8가 모두 H 레벨일 때에 내부 컬럼 어드레스 스트로브 신호 /CASi를 H 레벨로 설정하는 AND 회로(48a)를 포함한다.
CBR 셀프 리프레쉬 제어 회로(50)는 이 내부 로우 어드레스 스트로브 신호 /RASi의 하강보다도 빨리 내부 컬럼 어드레스 스트로브 신호 /CASi가 L 레벨로 하강되어 있을 때에는, 셀프 리프레쉬 모드가 지정된다고 판정하여, 셀프 리프레쉬에 필요한 제어 신호를 생성하여 RAS계 제어 회로에 인가한다.
도 17은 도 16에 도시하는 CBR 셀프 리프레쉬 제어 회로(50)의 구성을 개략적으로 도시한 도면이다. 도 17에 있어서, CBR 셀프 리프레쉬 제어 회로(50)는 내부 로우 어드레스 스트로브 신호 /RASi와 내부 컬럼 어드레스 스트로브 신호 /CASi를 받아 CBR 조건이 만족된 것을 검출하는 CBR 검출 회로(50a)와, 이 CBR 검출 회로(50a)로부터의 CBR 조건 검출 지시에 응답하여 셋트되고, 또한 내부 로우 어드레스 스트로브 신호 /RASi의 상승에 응답하여 리셋되는 셋트/리셋 플립플롭(50b)와, 셋트/리셋 플립플롭(50b)으로부터의 셀프 리프레쉬 지시 신호 φCBR의 활성화시 활성화되고, 타이머 회로(50c)를 기동하여 소정의 시간 간격으로 리프레쉬 활성화 신호 RRAS를 출력하는 리프레쉬 제어 회로(50d)와, 셀프 리프레쉬 지시 신호 φCBR와 내부 로우 어드레스 스트로브 신호 /RASi를 수신하는 OR 회로(50e)와, 리프레쉬 제어 회로(50d)로부터의 리프레쉬 활성화 신호 RRAS와 OR 회로(50e)의 출력 신호를 수신하는 AND 회로(50f)를 포함한다. AND 회로(50f)에서 RAS계 제어 회로로 내부 동작 활성화 신호가 인가된다.
CBR 검출 회로(50a) 및 셋트/리셋 플립플롭(50b)의 구성은, 예를들면 일본국 특허 공개 평성 제3-272088호 공보에 나타나 있는 바와 같이 주지이고, 내부 컬럼 어드레스 스트로브 신호 /CASi가 내부 로우 어드레스 스트로브 신호 /RASi보다도 빠른 타이밍에서 하강하면 셀프 리프레쉬 지시 신호 φCBR가 H 레벨의 활성 상태로 된다. 타이머 회로(50c) 및 리프레쉬 제어 회로(50d)의 구성은 이전의 도 10에 도시하는 구성과 동일하고, 도 10에 도시하는 구성으로부터 OR 회로(30h)가 제거되어, 셋트/리셋 플립플롭(34f)의 출력 신호가 타이머(32a)로 직접 인가된다. 다음에, 도 18을 참조하여, 통상 동작시, 이 CBR 셀프 리프레쉬 제어 회로의 동작에 대하여 설명한다.
도 18에 있어서, 시각 t10에 있어서 외부 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강되고, 이어서 시각 tl1에 있어서 외부 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강된다. 이 조건에서는, CBR 조건이 만족되고 있어, CBR 검출 회로(50a)가 CBR 검출 지시 신호를 출력하고, 따라서 셋트/리셋 플립플롭(50b)이 셋트되어, 셀프 리프레쉬 지시 신호 φCBR가 H 레벨의 활성 상태로 된다.
이 셀프 리프레쉬 지시 신호 φCBR의 상승에 응답하여, 리프레쉬 제어 회로(50d)는 소정의 시간폭을 갖는 리프레쉬 활성화 신호 RRAS를 출력한다. 이 셀프 리프레쉬 지시 신호 φCBR의 상승에 응답하여 실행되는 셀프 리프레쉬 동작은 통상, 「CBR 리프레쉬」라고 불리우고 있다. 로우 어드레스 스트로브 신호 /RAS 및 외부컬럼 어드레스 스트로브 신호 /CAS를 함께 L 레벨로 유지한 상태가 소정 시간(예를들면 100μs) 유지되면, 셀프 리프레쉬 사이클로 들어가고, 시각 t12로부터 소정의 시간 간격(예를들면 16μs)으로 리프레쉬 활성화 신호 RRAS가 소정 시간 L 레벨로 하강하여 행선택 동작 및 메모리 셀 데이터의 검지 증폭 및 재기입이 실행된다. 도 18에 있어서는, 시각 t12 및 시각 t13에 있어서 실행되는 리프레쉬 동작을 도시하지만, 시각 t14에 있어서 외부 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승될 때까지 내부에서 주기적으로 리프레쉬 동작이 반복하여 실행된다.
시각 t14에 있어서 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승하면,셋트/리셋 플립플롭(50b)이 리셋되어 셀프 리프레쉬 지시 신호 φCBR는 L 레벨의 비활성 상태로 되어 리프레쉬 동작이 완료한다.
이 도 18에 도시하는 바와 같이, CBR 셀프 리프레쉬 모드에 있어서는, 외부 로우 어드레스 스트로브 신호 /RAS의 하강에 동기하여 CBR 리프레쉬가 실행된 뒤, 시각 t12까지의 사이에, 이 반도체 기억 장치는 스탠바이 상태로 된다. 다음에, 도 19를 참조하여, 도 16에 도시하는 초기화 회로의 동작에 대하여 설명한다.
외부 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 설정한 상태에서, 시각 t0에 있어서 전원 투입이 행하여져, 전원 전압 Vcc의 전압 레벨이 상승한다. 이 전원 투입시, 외부 컬럼 어드레스 스트로브 신호 /CAS의 논리 레벨이 H 레벨 및 L 레벨중 어느 것인가에 관계 없이, 더미 사이클 검출 신호 /POR8는 L 레벨이기 때문에, 내부 컬럼 어드레스 스트로브 신호 /CASi는 L 레벨에 설정되고 있다(도 16의 CAS 버퍼(48) 참조).
한편, 도 16에 도시하는 바와 같이, 로우 어드레스 스트로브 신호 /RAS가 L 레벨이면, 전원 투입시에, 전원 투입 검출 신호 /POR는 L 레벨이기 때문에, RAS 버퍼(15)로부터의 외부 로우 어드레스 스트로브 신호 /RASi는 H 레벨이다. 따라서, 이 전원 투입에 따라서 내부 로우 어드레스 스트로브 신호 /RASi의 전압 레벨이 상승한다. 이 전원 전압 Vcc이 소정 전압 레벨로 도달하든가 또는 일정 전압 레벨로 안정화하면, 전원 투입 검출 신호 /POR가 H 레벨로 상승한다. 이 때, 내부 로우 어드레스 스트로브 신호 /RASi도 소정의 H 레벨에 도달하여 있다. 전원 투입 검출 신호 /POR가 H 레벨로 상승하면, 도 16에 도시하는 바와 같이 RAS 버퍼(15)로부터의 내부 로우 어드레스 스트로브 신호 /RASi가 L 레벨로 하강한다. 따라서, CBR 셀프 리프레쉬 제어 회로(50)에는, CBR 조건에서 내부 로우 어드레스 스트로브 신호 /RASi 및 내부 컬럼 어드레스 스트로브 신호 /CASi가 인가된다. 이에 따라, 셀프 리프레쉬 지시 신호 φCBR가 H 레벨로 되어, 이 반도체 기억 장치가 셀프 리프레쉬 모드로 들어 간다.
시각 t3에 있어서, 외부 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 상승시켜서 더미 사이클에 준비한다. 이 외부 로우 어드레스 스트로브 신호 /RAS의 상승에 응답하여, 내부 로우 어드레스 스트로브 신호 /RASi도 H 레벨로 상승하여, CBR 셀프 리프레쉬 제어 회로(50)는 셀프 리프레쉬 모드를 해제한다. 이 셀프 리프레쉬 모드의 해제에 의해, 반도체 기억 장치는 스탠바이 상태에 있다(내부 로우 어드레스 스트로브 신호 /RASi가 H 레벨에 있다).
이어서, 시각 t2에 있어서, 더미 사이클을 실행하기 위해서, 외부 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 하강시키면, 더미 사이클 검출 회로(24)로부터의 더미 사이클 검출 신호 /POR8가 H 레벨로 상승한다. 이에 따라, CAS 버퍼(48)는 외부로부터 인가되는 컬럼 어드레스 스트로브 신호 /CAS에 따른 내부 컬럼 어드레스 스트로브 신호 /CASi를 생성한다(도 19에 있어서는, 컬럼 어드레스 스트로브 신호 /CASi가 H 레벨로 설정되는 상태를 도시한다). 내부에서의 컬럼 어드레스 스트로브 신호 /CASi에 관련되어 동작하는 회로 부분은 내부 로우 어드레스 스트로브 신호 /RASi가 활성 상태일 때에 동작이 가능하다. 따라서, 시각 t3으로부터 시각 t2의 사이에는, 내부 로우 어드레스 스트로브 신호 /RASi가 H 레벨로 상승하고 있어 내부 컬럼 어드레스 스트로브 신호 /CASi가 L 레벨이더라도 아무런 문제는 없이 내부 회로는 스탠바이 상태에 있다. 이것은 전원 투입시에 있어서의 CAS계 회로의 동작에 대하여 마찬가지이다. 따라서, 전원 투입시에, 외부 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 설정되어 있더라도, 반도체 기억 장치는 스탠바이 상태에서 전원 투입이 행하여지는 것으로 되어, 초기전류는 지극히 작다.
또한, 시각 t1에 있어서, 셀프 리프레쉬 지시 신호 φCBR가 H 레벨로 상승하면, 내부에서 CBR 리프레쉬가 실행되어 큰 동작 전류가 흐른다.
이 동작 전류로서는, 종래의, 외부 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 설정하여 전원 투입을 실행하였을 때와 마찬가지의 전류가 흐른다. 그러나, 이 CBR 리프레쉬가 완료하면 반도체 기억 장치는 스탠바이 상태로 복귀하기 때문에, 다음 셀프 리프레쉬가 실행될 때까지, 극히 작은 스탠바이 전류밖에 흐르지 않는다. 한편, 종래에 있어서는, 내부 로우 어드레스 스트로브 신호 /RASi가 L 레벨로 유지되기 때문에, 액티브시에 있어서의 큰 안정전류가 흐른다. 따라서, 평균적으로 보면, 내부적으로 셀프 리프레쉬 모드에 들어가 있으면, 소비 전류를 종래보다도 저감할 수 있다.
이 더미 사이클 검출 신호 /POR8가 L 레벨인 동안에는, CBR 리프레쉬가 금지되는 구성이 이용되더라도 좋다. 이 때에는, 소비 전류를 더욱 저감할 수 있다. 더미 사이클 개시 신호 /POR8가 L 레벨일 때에, CBR 리프레쉬를 금지하는 구성은 리프레쉬 제어 회로(50d)에 있어서, 셀프 리프레쉬 지시 신호 φCBR의 상승에 응답하여 원샷 펄스를 발생하는 회로(도 12의 회로(34g) 참조)를 더미 사이클 검출 신호 /POR8가 H 레벨로 되었을 때에만 원샷 펄스를 발생하도록 구성하면 좋다.
시각 t1로부터 시각 t3까지의 시간이 길면, 내부에서 셀프 리프레쉬가 실행된다. 이 셀프 리프레쉬는 소정의 시간 간격마다 실행된다. 따라서, 셀프 리프레쉬시에 비교적 큰 동작 전류가 흐르더라도, 평균적으로 보면, 종래의, 활성 상태로 유지한 상태에서의 안정 전류의 총합보다도 작아, 소비 전류를 저감할 수 있다. 또, 전원 투입시, 외부 로우 어드레스 스트로브 신호 /RAS를 H 레벨로 설정하고 있을 때에는, 내부 로우 어드레스 스트로브 신호 /RASi도 H 레벨로 설정되기 때문에, 도 19에서 일점 쇄선으로 도시하는 바와 같이, CBR 조건은 만족되지 않기 때문에 셀프 리프레쉬 지시 신호 φCBR는 L 레벨에 있다. 따라서, 반도체 기억 장치가 항상 스탠바이 상태에 있어, 작은 스탠바이 전류만을 소비한다.
더미 사이클이 시작될 때에, 내부 로우 어드레스 스트로브 신호 /RASi가 외부 로우 어드레스 스트로브 신호 /RAS에 따라서 L 레벨로 하강하지만, 그 때에는, 내부 컬럼 어드레스 스트로브 신호 /CASi가 H 레벨로 상승하고 있고, 이 최초의 더미 사이클에서 CBR 조건이 만족되는 일 없이, 확실하게 더미 사이클이 외부로부터의 로우 어드레스 스트로브 신호 /RAS 에 따라서 실행된다.
이상과 같이, 본 발명의 실시예 4에 따르면, 외부로부터의 로우 어드레스 스트로브 신호 /RAS가 L 레벨에서 전원 투입이 실행되었을 때에는, 내부에서 셀프 리프레쉬 모드로 들어가도록 구성하고 있기 때문에, 더미 사이클이 실행되기 까지의 반도체 기억 장치에 있어서의 소비 전류를 종래보다도 저감할 수 있다.
(실시예 5)
도 20은 본 발명의 실시예 5에 따르는 반도체 기억 장치의 주요부의 구성을 도시한 도면이다. 도 20에 있어서는 RAS계 제어 회로에 의해 제어되는 회로 부분을 도시한다. 도 20에 있어서, 반도체 기억 장치는 외부 전원 노드(61a)와 한쪽 동작 전원 전압으로서 동작하여, 기준 전압 Vref와 내부 전원선(74)상의 내부 전원 InVcC를 비교하는 비교기(70)와, 이 비교기(70)의 출력 신호에 따라서 외부 전원 노드(61b)에서 내부 전원선(74)으로 전류를 공급하는 p채널 MOS 트랜지스터로 구성되는 드라이브 트랜지스터(72)를 포함한다. 비교기(70)는 활성화시에, 이 기준전압 Vref와 내부 전원선(74)상의 내부 전원 전압 InVcC를 비교하는 비교회로(70a)와, 활성 제어 신호 ACT의 활성화시 비교기(70a)에 대한 전류 경로를 형성하는 전류원 트랜지스터(70b)를 포함한다. 이 활성 제어 신호 ACT는 이전의 실시예 1 내지 4에 있어서 도시한 RAS계 제어 회로로부터 내부 로우 어드레스 스트로브 신호에 동기하여 발생된다.
내부 전원선(74)에는 내부 회로(76)가 결합되고, 내부 회로(76)는 이 내부 전원선(74)상의 내부 전원 전압 InVcC를 한쪽 동작 전원 전압으로 하여 동작한다. 이 내부 회로(76)는 로우 어드레스 스트로브 신호 /RAS에 동기하여 동작하는 RAS계회로를 포함하고, 예를들면 행선택 회로 및 센스 앰프대를 포함한다.
비교기(70)는 활성 제어 신호 ACT가 비활성 상태의 L 레벨일 때에는 비활성화되고, 그 출력 신호를 외부 전원 전압 ExVcc 레벨로 상승시켜, 드라이브 트랜지스터(72)를 오프 상태로 유지한다. 이 활성 제어 신호 ACT가 H 레벨의 활성 상태로 되면 비교기(70)는 활성화되어, 비교회로(70a)가 기준전압 Vref와 내부 전원 전압 InVcc과의 비교동작을 실행한다. 내부 전원 전압 InVcc이 기준전압 Vref보다도 높은 경우에는, 비교회로(70a)의 출력 신호는 H 레벨이므로, 드라이브 트랜지스터(72)는 비도통 상태에 있다. 한편, 내부 전원 전압 InVcc이 기준 전압 Vref보다도 낮은 경우에는, 이 비교 회로(70a)의 출력 신호가 H 레벨로부터 저하하여, 드라이브 트랜지스터(72)가 그 콘덕턴스에 따라서 전원 노드(61b)에서 내부 전원선(74)으로 전류를 공급하여 내부 전원 전압 InVcc의 전압 레벨을 상승시킨다. 따라서, 이 내부 전원 전압 InVcc은 기준전압 Vref의 레벨로 유지된다.
내부 전원 전압 InVcc이 저하할 가능성이 있는 것은, 내부 회로(76)가 동작하여, 내부 전원선(74)에 큰 동작 전류가 흐를 때이다. 이 내부 회로(76)가 동작할때에 맞추어서 활성 제어 신호 ACT를 활성 상태로 한다. 이에 따라, 내부 회로(76)의 동작시에서의 큰 동작 전류에 기인하는 내부 전원 전압 InVcc의 저하를 보상한다. 내부 회로(76)의 스탠바이 상태시에 있어서는, 내부 전원선(74)에 있어서 극히 작은 리크 전류만이 흐른다. 따라서, 이 상태에 있어서 활성 제어 신호 ACT는 비활성 상태의 L 레벨로 되어, 비교기(70)에 있어서의 소비 전류를 저감한다.
이 비교기(70)가 내부 회로(76)의 동작시에 발생하는 큰 동작 전류를 보상하기 위해서, 비교적 고속 응답이 요구되고, 또한 드라이브 트랜지스터(72)도 큰 전류 구동력을 갖고 있다. 따라서, 이 비교기(70)는 동작시에, 예를들면 수 mA 정도의 비교적 큰 동작 전류를 소비한다.
도 21은 활성 제어 신호 ACT의 발생 순서를 도시한 도면이다. 도 21에 도시하는 바와 같이 노멀 모드(nomal mode)에 있어서는, 활성 제어 신호 ACT는 내부 로우 어드레스 스트로브 신호 /RASi의 하강 및 상승에 동기하여 활성/비활성화된다. 셀프 리프레쉬 모드에 있어서는, 이 활성 제어 신호 ACT는 리프레쉬 활성화 신호 RRAS의 활성화에 동기하여 활성화된다. 따라서, 이 도 20에 도시하는 바와 같은 비교기(70)와 드라이브 트랜지스터(72)로 구성되는 내부 강압 회로의 구성에 대하여 이전의 실시예 1 내지 4의 구성을 적용하면, 전원 투입시에 있어, 외부 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 설정되더라도, 활성 제어 신호 ACT는 스탠바이 상태의 L 레벨로 되어, 이 비교기(70)에 있어서 항상 수 mA 정도의 전원이 흐르는 것을 방지할 수 있어, 전원 투입 직후의 소비 전류를 저감할 수 있다. 전원 투입 직후 셀프 리프레쉬 모드로 반도체 기억 장치가 들어 간 경우, 활성 제어 신호는 리프레쉬 활성화 신호 RRAS에 동기하여 활성화/비활성화되기 때문이다. 로우 어드레스 스트로브 신호 /RAS가 H 레벨에서 전원 투입이 행하여진 경우에는, 그 활성 제어 신호 ACT는 이전의 실시예 1 내지 4의 설명으로부터 명백한 바와 같이, 비활성 상태의 L 레벨을 유지한다.
도 22는 활성 제어 신호 ACT 발생부의 구성의 일예를 개략적으로 도시한 도면이다.
도 22에 있어서, 이 활성 제어 신호 ACT는 RAS계 제어 회로로부터 발생된다. 활성 제어 신호 발생부는 리프레쉬 활성화 신호 RRAS를 한쪽 입력에서 수신하는 AND 회로(80)와, 이 AND 회로(80)의 출력 신호를 반전하는 인버터(82)를 포함한다. AND 회로(80)의 다른쪽 입력에는 셀프 리프레쉬 지시 신호(SELF 또는 φCBR)와 RAS 버퍼로부터의 내부 로우 어드레스 스트로브 신호를 수신하는 OR 회로의 출력 신호가 인가된다. 이 AND 회로(80)는, 따라서 도 4에 도시하는 AND 회로(38) 또는 도 7에 도시하는 AND 회로(50f)에 대응한다. 인버터(82)가 RAS계 제어 회로에 포함되어, 내부 RAS계 회로 활성화시에, 활성 제어 신호 ACT를 활성화한다.
이상과 같이, 본 발명의 실시예 5에 따르면, 외부 전원 전압으로부터 내부 전원 전압을 생성하는 내부 강압 회로의 활성/비활성을, 내부 로우 어드레스 스트로브 신호에 동기하여 실행하고 있고, 전원 투입 직후, 로우 어드레스 스트로브 신호 /RAS의 논리 레벨에 관계 없이, 이 내부 강압 회로에 있어서의 소비 전류를 저감할 수 있다.
또, 상기 실시예 1 내지 5에 있어서는, 신호 /RAS에 관련되는 회로로서, 행선택 회로, 센스 앰프대 및 비트선/이퀄라이즈 회로 및 내부 강압 회로를 도시하고 있다. 그러나, 신호 /RAS에 응답하여 동작하여 전류를 소비하는 회로는 모두 이 RAS계 제어 회로에 의해 제어된다.
이상과 같이, 본 발명에 따르면, 전원 투입 직후, 반도체 기억 장치는 셀프 리프레쉬 모드로 설정하고 있기 때문에, 전원 투입 직후 반도체 기억 장치가 스탠바이 상태에 있는 시간을 길게 할 수 있어, 소비 전류를 저감할 수 있다.
청구항 1에 관한 발명에 따르면, 전원 투입에 응답하여 셀프 리프레쉬 제어 회로를 활성화하고 있기 때문에, 전원 투입 직후, 반도체 기억 장치가 스탠바이 상태에 있는 기간을 길게 할 수 있어, 소비 전류를 저감할 수 있다.
청구항 2에 관한 발명에 따르면, 더미 사이클 검출시에 있어서는, 이 셀프 리프레쉬 제어 회로를 비활성화하고 있기 때문에, 확실하게 외부로부터의 더미 사이클 지시 신호에 따라서 더미 사이클을 실행할 수 있다.
청구항 3에 관한 발명에 따르면, 제 1의 동작 사이클 규정 신호와 제 2 동작사이클 규정 신호의 전원 투입시에 있어서의 타이밍에 따라서 셀프 리프레쉬 제어 회로를 활성화하고 있기 때문에, 통상의 셀프 리프레쉬 제어 회로를 이용할 수 있어, 용이하게 구성 요소의 수를 증가시키는 일 없이, 내부 회로가 활성 상태로 들어 갈 가능성이 있을 때에 전원 투입후 셀프 리프레쉬 모드를 설정할 수 있다.
청구항 4에 관한 발명에 따르면, 셀프 리프레쉬 제어 회로가 행선택 지시 신호를 발생하는 회로를 포함하며, 이 행선택 지시 신호에 따라서 내부 강압 회로의 활성/비활성화를 제어하고 있기 때문에, 전원 투입 직후, 이 내부 강압 회로를 확실하게 스탠바이 상태에 둘 수가 있어서, 내부 강압 회로에 있어서의 소비 전류를 저감할 수 있다.
Claims (4)
- 복수의 메모리 셀을 갖는 반도체 기억 장치에 있어서,타이머를 포함하고, 활성화시 상기 타이머의 출력 신호에 따라서 상기 복수의 메모리 셀의 기억 데이터를 소정의 시간 간격으로 리프레쉬하기 위한 제어 신호를 발생하는 셀프 리프레쉬 제어 회로와,외부로부터 전원 전압이 상기 반도체 기억 장치로 투입되는 것에 응답하여, 상기 셀프 리프레쉬 제어 회로를 활성화하는 초기화 회로를 포함하는 반도체 기억 장치.
- 제 1 항에 있어서,상기 초기화 회로는외부로부터 인가되는 동작 사이클 지시 신호에 따라서, 상기 반도체 기억 장치의 내부 회로를 초기화하기 위한 더미 사이클이 지정된 것을 검출하기 위한 더미 사이클 검출 회로와,상기 더미 사이클 검출 회로로부터의 더미 사이클 검출 신호의 활성화에 응답하여 상기 셀프 리프레쉬 제어 회로를 비활성화하는 회로를 더 포함하는 반도체 기억 장치.
- 제 1 항에 있어서,상기 초기화 회로는,상기 전원 투입에 응답하여 인에이블되어, 외부로부터 인가되는 제 1 동작 사이클 규정 신호를 통과시키는 제 1 게이트 회로와,상기 제 1 동작 사이클 규정 신호에 응답하여 상기 반도체 기억 장치의 내부 회로를 초기 상태로 두기 위한 더미 사이클이 지정된 것을 검출하여, 이 검출시, 더미 사이클 검출 신호를 활성화하는 더미 사이클 검출 수단과,상기 더미 사이클 검출 수단으로부터의 더미 사이클 검출 신호의 비활성 상태에 응답하여, 제 2 동작 사이클 규정 신호를 비활성 상태로 유지하고, 또한 상기더미 사이클 검출 신호의 활성 상태에 응답하여 상기 제 2 동작 사이클 규정 신호를 통과시키는 제 2 게이트 회로와,상기 제 1 및 제 2 게이트 회로의 출력 신호를 수신하고, 이 수신한 출력 신호가 소정의 타이밍 조건을 만족할 때, 상기 셀프 리프레쉬 제어 회로를 활성화하는 타이밍 검출 회로를 포함하는 반도체 기억 장치.
- 제 1 내지 제 3 항 중 어느 한 항에 있어서,활성화시 상기 외부로부터의 전원 전압을 강압하여 내부 전원 전압을 발생하는 내부 강압 회로를 더 포함하며,상기 복수의 메모리 셀은 행렬 형상으로 배열되고,상기 셀프 리프레쉬 제어 회로는, 활성화시 상기 복수의 메모리 셀의 행을 선택 상태로 구동하기 위한 행선택 지시 신호를 발생하는 수단을 포함하며,상기 행선택 지시 신호의 활성화시 상기 내부 강압 회로가 활성화되는 반도체 기억 장치.
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