KR100511901B1 - 노이즈 감쇄 회로 - Google Patents

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KR100511901B1 KR10-1999-0025270A KR19990025270A KR100511901B1 KR 100511901 B1 KR100511901 B1 KR 100511901B1 KR 19990025270 A KR19990025270 A KR 19990025270A KR 100511901 B1 KR100511901 B1 KR 100511901B1
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Abstract

본 발명은 노이즈 상쇄 회로에 관한 것으로, 데이타 출력 버퍼가 출력단으로 제 2논리 신호를 출력할 때 데이타 출력 초기의 일정구간동안 제 1논리 신호를 상기 출력단으로 출력시키는 언더슈트 감쇄 수단과, 상기 데이타 출력 버퍼가 출력단으로 제 1논리 신호를 출력할 때 데이타 출력 초기의 일정구간동안 제 2논리 신호를 상기 출력단으로 출력시키는 오버슈트 감쇄 수단과, 상기 오버슈트 감쇄 수단 및 상기 언더슈트 감쇄 수단의 동작을 각각 제어하는 신호를 발생시키는 제어신호 발생수단으로 구성되어 있으므로, 고속으로 동작하는 반도체 메모리 소자의 데이타 출력단에 노이즈가 발생할 경우 노이즈가 일어나는 짧은 순간에 노이즈와 위상이 반대인 펄스 신호를 발생시켜 노이즈를 상쇄시킬 수 있는 효과가 있다.

Description

노이즈 감쇄 회로{Noise decrease circuit}
본 발명은 노이즈 감쇄 회로에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 데이타 출력단에 있어서, 데이타 출력시 발생하는 노이즈에 의한 오동작 및 스피드 지연을 방지하기 위해 노이즈가 일어나는 짧은 순간에 노이즈와 위상이 반대인 펄스 신호를 발생시켜 노이즈를 상쇄시키도록 한 노이즈 감쇄 회로에 관한 것이다.
도 1은 종래에 일반적으로 사용되고 있는 데이타 출력 버퍼의 회로도로서, 메모리 셀로부터 독출된 데이타가 '로우' 레벨을 가질때 출력 노드(Nd1)로 전원전압(Vcc)을 스위칭하는 풀업 드라이버단(P1)과, 상기 메모리 셀로부터 독출된 데이타가 '하이' 레벨을 가질때 상기 출력 노드(Nd1)로 전원전압(Vcc)을 스위칭하는 풀다운 드라이버단(N1)으로 구성된다. 상기 구성을 갖는 데이타 출력 버퍼는, 메모리 셀로 부터의 데이타 신호를 완충하여 데이타 핀으로 전달해 주는 역할을 한다.
그런데, 이와 같이 구성된 종래의 데이타 출력 회로에 있어서는, 반도체 소자가 고집적화되고 반도체 칩의 크기가 감소됨에 따라 소자의 전원전압(Vcc) 파워라인이나 접지전압(Vss) 파워라인에서 발생하는 노이즈(noise)의 폭 또한 증가하고, 이에따라 칩 내부의 회로와 칩 외부로 출력되는 신호 사이에서 인터페이스(interface) 역할을 하는 데이타 출력 버퍼가 예기치 않게 발생된 노이즈에 의해 오동작하는 경우가 발생한다.
또한, 종래의 데이타 출력 버퍼는 도 2a 및 도 2b에 도시한 출력 파형에서와 같이, 클럭 신호(CLK)가 인에이블 되어도 메모리 셀에서부터 데이타 출력 버퍼까지 어느정도 시간지연이 있고, 데이타 출력시 출력 파형에 오버슈트(overshoot)('가')와 언더슈트(undershoot)('나')가 존재하여 노이즈를 유발하는 문제점이 있었다. 더구나, 날로 고속화 되는 메모리 소자에 있어서 클럭 주파수가 빨라짐에 따라 이러한 현상은 더욱 심각해져 메모리 소자의 동작 성능을 저하시키는 원인이 되었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 고속으로 동작하는 반도체 메모리 소자의 데이타 출력단에 노이즈가 발생할 경우 노이즈가 일어나는 짧은 순간에 노이즈와 위상이 반대인 펄스 신호를 발생시켜 노이즈를 상쇄시킨 노이즈 감쇄 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 노이즈 감쇄 회로는,
적어도, 풀업 및 풀다운 드라이버단으로 구성된 데이타 출력 버퍼를 포함하는 반도체 메모리 장치에 있어서,
상기 데이타 출력 버퍼가 출력단으로 제 2논리 신호를 출력할 때 데이타 출력 초기의 일정구간동안 제 1논리 신호를 상기 출력단으로 출력시키는 언더슈트 감쇄 수단과,
상기 데이타 출력 버퍼가 출력단으로 제 1논리 신호를 출력할 때 데이타 출력 초기의 일정구간동안 제 2논리 신호를 상기 출력단으로 출력시키는 오버슈트 감쇄 수단과,
상기 오버슈트 감쇄 수단 및 상기 언더슈트 감쇄 수단의 동작을 각각 제어하는 신호를 발생시키는 제어신호 발생수단을 구비한 것을 특징으로 한다.
상기 구성에 더하여, 상기 제 1논리 신호는 '하이' 레벨 신호이고, 상기 제 2논리 신호는 '로우' 레벨 신호인 것이 바람직하다.
그리고, 상기 언더슈트 감쇄 수단은 PMOS 트랜지스터이고, 상기 오버슈트 감쇄 수단은 NMOS 트랜지스터인 것이 바람직하다.
또한, 상기 제어신호 발생수단은 상기 데이타 출력 버퍼의 출력 신호가 '하이' 전위 레벨을 가질때 상기 오버슈트 감쇄 수단을 동작시키기 위한 포지티브 전위를 갖는 에지 신호를 발생하고, 상기 데이타 출력 버퍼의 출력 신호가 '로우' 전위 레벨을 가질때 상기 언더슈트 감쇄 수단을 동작시키기 위한 네가티브 전위를 갖는 에지 신호를 발생하도록 구성된 것이 바람직하다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3는 본 발명에 의한 노이즈 감쇄 회로도로서, 메모리 셀로부터 독출된 데이타를 완충시켜 데이타 출력핀으로 전송해 주는 데이타 출력 버퍼부(20)와, 상기 데이타 출력 버퍼부(20)의 동작을 제어하는 내부 제어 회로부(10)와, 상기 데이타 출력 버퍼부(20)의 출력단에 노이즈가 발생하였을 경우 발생된 노이즈와 위상이 반대인 신호를 발생시켜 노이즈를 상쇄시키는 노이즈 상쇄 회로부(30)와, 상기 노이즈 상쇄 회로부(30)의 동작을 제어하기 위한 감쇄회로 제어부(40)로 구성된다.
상기 데이타 출력 버퍼부(20)는 종래의 경우와 마찬가지로, 메모리 셀로부터 독출된 데이타가 '로우' 레벨을 가질때 출력 노드(Nd1)로 전원전압(Vcc)을 스위칭하는 풀업 드라이버단(P1)과, 상기 메모리 셀로부터 독출된 데이타가 '하이' 레벨을 가질때 상기 출력 노드(Nd1)로 전원전압(Vcc)을 스위칭하는 풀다운 드라이버단(N1)으로 구성된다
그리고, 상기 노이즈 감쇄 회로부(30)는 상기 데이타 출력 버퍼부(20)가 출력단(Nd1)으로 '하이(Vcc)' 데이타를 출력할 때 데이타를 출력하는 초기의 일정 구간동안 접지전압(Vss)을 공급하는 오버슈트 감쇄단(N2)과, 상기 데이타 출력 버퍼부(20)가 상기 출력단(Nd1)으로 '로우(Vss)' 데이타를 출력할 때 데이타를 출력하는 초기의 일정 구간동안 전원전압(Vcc)을 공급하는 언더슈트 감쇄단(P2)으로 구성된다.
더 상세한 구성은 도 3에 도시한 바와 같이, 상기 감쇄회로 제어부(40)로부터 출력된 제어신호(ΦScus)에 의해 전원전압(Vcc)을 출력 노드(Nd1)로 스위칭해 주는 PMOS 트랜지스터(P2)와, 상기 감쇄회로 제어부(40)로부터 출력된 제어신호(ΦScos)에 의해 접지전압(Vss)을 출력 노드(Nd1)로 스위칭해 주는 NMOS 트랜지스터(N2)로 구성된다.
도 4a 내지 도 4c는 상기 노이즈 감쇄 회로부(30)의 동작 타이밍을 나타낸 것으로, 도 4a는 클럭 신호를, 도 4b는 데이타 출력 버퍼부(20)의 출력 파형을, 도 4c는 상기 노이즈 감쇄 회로부(30)의 출력 파형을 각각 도시한 것이다.
도시한 바와 같이, 데이타 출력 신호의 초기 구간에 발생한 언더슈트('나')를 상쇄시키기 위해 도 4c에서는 상기 언더슈트와 위상이 반대인 전원전압을 일정구간동안 출력단으로 출력할 수 있도록 '하이'에지 펄스를 나타낸 것이다.
도 5는 본 발명에 의한 노이즈 감쇄 회로부(30)를 제어하기 위한 감쇄회로 제어부(40)를 도시한 회로도로서, 클럭 신호를 입력하여 일정시간 지연후 노드(Nd5)로 출력하는 직렬연결된 2개의 인버터(INV3,INV4)와, 상기 노드(Nd5)의 신호를 입력하여 일정시간 지연후 반전된 신호를 노드(Nd6)로 출력하는 직렬연결된 3개의 인버터(INV5∼INV7)와, 상기 노드(Nd5 및 Nd6)의 신호를 논리연산하여 일정구간 네가티브 전위를 갖는 에지신호를 노드(Nd7)로 출력하는 NAND 게이트(NA1)와, 상기 NAND 게이트(NA1)의 출력 신호(Nd7)를 반전시켜 노드(Nd8)로 출력하는 인버터(INV8)로 구성된다.
그리고, 데이타 출력버퍼 인에이블 신호(ΦOE)에 의해 데이타 신호(Data)를 노드(Nd2)로 전달하는 전달 게이트(P3,N3)와, 상기 노드(Nd2)의 신호를 반전시켜 노드(Nd3)로 출력하는 인버터(INV1)와, 상기 노드(Nd3)의 신호를 반전시켜 노드(Nd4)로 출력하는 인버터(INV2)와, 상기 노드(Nd4)가 로우, 상기 노드(Nd3)가 하이일때 상기 노드(Nd7)의 신호를 출력 신호(ΦScus)로 전달하는 전달 게이트(P4,N4)와, 상기 노드(Nd3)가 로우, 상기 노드(Nd4)가 하이일때 상기 노드(Nd8)의 신호를 출력 신호(ΦScos)로 전달하는 전달 게이트(P4,N4)를 추가로 구성한다.
상기 감쇄회로 제어부(40)는 도시한 바와 같이, 독출된 데이타 신호가 '하이' 전위 레벨을 가질때 상기 노이즈 감쇄 회로부(30)의 NMOS 트랜지스터(N2)를 동작시키기 위한 포지티브 전위를 갖는 에지 신호(ΦScos)를 발생하고, 상기 독출된 데이타 신호가 '로우' 전위 레벨을 가질때 상기 노이즈 감쇄 회로부(30)의 PMOS 트랜지스터(P2)를 동작시키기 위한 네가티브 전위를 갖는 에지 신호(ΦScus)를 발생하도록 구성하였다.
상기 구성에 의한 본 발명에 의한 감쇄회로 제어부(40)는 상기 데이타 출력 버퍼의 출력 신호가 '하이' 전위 레벨을 가질때 상기 오버슈트 감쇄 수단을 동작시키기 위한 포지티브 전위를 갖는 에지 신호(ΦScos)를 발생하고, 상기 데이타 출력 버퍼의 출력 신호가 '로우' 전위 레벨을 가질때 상기 언더슈트 감쇄 수단을 동작시키기 위한 네가티브 전위를 갖는 에지 신호(ΦScus)를 발생한다.
이상에서 설명한 바와 같이, 본 발명에 의한 노이즈 상쇄 회로에 의하면, 데이타 출력 버퍼가 출력단으로 제 2논리 신호를 출력할 때 데이타 출력 초기의 일정구간동안 제 1논리 신호를 상기 출력단으로 출력시키는 언더슈트 감쇄 수단과, 상기 데이타 출력 버퍼가 출력단으로 제 1논리 신호를 출력할 때 데이타 출력 초기의 일정구간동안 제 2논리 신호를 상기 출력단으로 출력시키는 오버슈트 감쇄 수단과, 상기 오버슈트 감쇄 수단 및 상기 언더슈트 감쇄 수단의 동작을 각각 제어하는 신호를 발생시키는 제어신호 발생수단으로 구성되어 있으므로, 고속으로 동작하는 반도체 메모리 소자의 데이타 출력단에 노이즈가 발생할 경우 노이즈가 일어나는 짧은 순간에 노이즈와 위상이 반대인 펄스 신호를 발생시켜 노이즈를 상쇄시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 데이타 출력 버퍼 회로도
도 2a 및 도 2b는 종래 기술에 따른 데이타 출력 버퍼의 출력 파형도
도 3는 본 발명에 의한 노이즈 감쇄 회로도
도 4a 내지 도 4c는 본 발명에 의한 노이즈 감쇄 회로의 동작 타이밍도
도 5는 본 발명에 의한 노이즈 감쇄 회로를 제어하기 위한 노이즈 감쇄 제어 회로도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 내부제어 회로부 20 : 데이타 출력 버퍼부
30 : 노이즈 감쇄 회로부 40 : 감쇄회로 제어부

Claims (5)

  1. 적어도, 풀업 및 풀다운 드라이버단으로 구성된 데이타 출력 버퍼를 포함하는 반도체 메모리 장치에 있어서,
    상기 데이타 출력 버퍼가 출력단으로 제 2논리 신호를 출력할 때 데이타 출력 초기의 일정구간동안 제 1논리 신호를 상기 출력단으로 출력시키는 언더슈트 감쇄 수단과,
    상기 데이타 출력 버퍼가 출력단으로 제 1논리 신호를 출력할 때 데이타 출력 초기의 일정구간동안 제 2논리 신호를 상기 출력단으로 출력시키는 오버슈트 감쇄 수단과,
    상기 오버슈트 감쇄 수단 및 상기 언더슈트 감쇄 수단의 동작을 각각 제어하는 신호를 발생시키는 제어신호 발생수단을 구비한 것을 특징으로 하는 노이즈 감쇄 회로.
  2. 제 1항에 있어서,
    상기 제 1논리 신호는 '하이' 레벨 신호이고,
    상기 제 2논리 신호는 '로우' 레벨 신호인 것을 특징으로 하는 노이즈 감쇄 회로.
  3. 제 1항에 있어서,
    상기 언더슈트 감쇄 수단은 PMOS 트랜지스터인 것을 특징으로 하는 노이즈 감쇄 회로.
  4. 제 1항에 있어서,
    상기 오버슈트 감쇄 수단은 NMOS 트랜지스터인 것을 특징으로 하는 노이즈 감쇄 회로.
  5. 제 1항에 있어서,
    상기 제어신호 발생수단은
    상기 데이타 출력 버퍼의 출력 신호가 '하이' 전위 레벨을 가질때 상기 오버슈트 감쇄 수단을 동작시키기 위한 포지티브 전위를 갖는 에지 신호를 발생하고,
    상기 데이타 출력 버퍼의 출력 신호가 '로우' 전위 레벨을 가질때 상기 언더슈트 감쇄 수단을 동작시키기 위한 네가티브 전위를 갖는 에지 신호를 발생하도록 구성된 것을 특징으로 하는 노이즈 감쇄 회로.
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