KR0172543B1 - 신호 전달 장치 - Google Patents

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KR0172543B1
KR0172543B1 KR1019950066083A KR19950066083A KR0172543B1 KR 0172543 B1 KR0172543 B1 KR 0172543B1 KR 1019950066083 A KR1019950066083 A KR 1019950066083A KR 19950066083 A KR19950066083 A KR 19950066083A KR 0172543 B1 KR0172543 B1 KR 0172543B1
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Abstract

신호 전달 장치는 반도체 메모리에 있어서 적어도 2개 이상의 전송라인에서의 커플링 잡음의 발생을 방지하여 데이터가 정확하게 전송될 수 있도록 한다. 이를 위하여, 상기 신호 전달 장치는 인접한 전송라인을 서로 다른 전압레벨을 갖는 상이한 논리상태로 구동하여 기생 커플링 캐패시터를 경유하게 될 잡음성분이 상쇄되도록 한다.

Description

신호 전달 장치
제1도는 종래의 반도체 메모리에 사용된 신호 전달 장치의 회로도.
제2도는 제1도에 도시된 회로의 각부분에 대한 동작 파형도.
제3도는 본 발명의 실시예에 따른 반도체 메모리의 신호 전달 장치의 회로도.
제4도는 제3도에 도시된 회로의 각부분에 대한 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
50 내지 56 : 제1 내지 제4 프리-드라이버
58 내지 64 : 제1 내지 제4 프리 차지 회로
66 내지 72 : 제1 내지 제4 포스트 드라이버
74 내지 80 : 제1 내지 제4 지연기
C1 내지 C3 : 캐패시터 MN1 내지 MN8 : NMOS 트랜지스터
INV1 내지 INV6 : 인버터 MP1 내지 MP8 : PMOS 트랜지스터
본 발명은 반도체 메모리에 있어서, 적어도 2 개 이상의 전송라인을 통하여 신호를 전송하는 신호 전달 장치에 관한 것으로, 특히 적어도 2 개 이상의 전송라인간의 커플링 노이즈(Coupling Noise)를 상쇄시켜 신호를 정확하게 전달할 수 있는 신호 전달 장치에 관한 것이다.
통상의 반도체 메모리는 다수 비트의 어드레스 신호를 내부회로쪽으로 전달하거나 또는 외부회로 및 내부회로간의 사이에서 다수 비트의 데이터의 양방향 통신을 중계하기 위한 신호 전달 장치를 구비한다. 이를 위하여, 상기 신호 전달 장치는 적어도 2개 이상의 전송라인을 이용한다. 그러나, 상기 두 개 이상의 전송라인의 사이에는 기생 용량성 성분이 존재하게 되고, 상기 기생 용량성 성분은 신호가 전송라인과 인접한 전송라인에 잡음을 발생시킨다. 이는 원하지 않은 다른 데이터가 전송라인들을 경유하여 전송되도록 하는 문제점을 야기시킨다. 이러한 종래의 신호 전달 장치를 첨부한 제1도 및 제2도를 참조하여 상세히 설명하기로 한다.
제1도는 제1 내지 제4 입력라인들(11 내지 17) 및 제1 내지 제4 전송라인들(19 내지 25)의 사이에 각각 접속된 제1 내지 제4 프리-드라이버(Pre-driver, 10 내지 16)와, 상기 제1 내지 제4 전송라인(19 내지 25)에 각각 접속된 제1 내지 제4 프리-차지(Precharge) 회로(18 내지 24)를 구비하는 종래의 신호 전달 장치가 설명되어 있다. 상기 제1 및 제2 입력라인(11, 13)은 제1 진위 및 보수의 데이터 신호(D1,/D1)를 각각 입력하고, 상기 제3 및 제4 입력라인(15, 17)은 제2 진위 및 보수의 데이터 신호(D2,/D2)를 각각 입력한다. 상기 제1 및 제2 진위의 데이터 신호(D1, D2)는 각각 1의 논리값을 갖는 제1 및 제2 데이터가 출력될 경우에 로우논리를 유지하고, 그리고 0의 논리값을 갖는 제1 및 제2 데이터가 출력될 경우에는 상기 제1 및 제2 보수의 데이터 신호(/D1,/D2)가 로우논리를 유지한다.
상기 제1 내지 제4 프리-드라이버들(10 내지 16)은 각각 상기 제1 내지 제4 입력라인(11 내지 17)에 로우논리의 데이터를 완충하고 완충된 데이터를 상기 제1 내지 제4 전송라인(19 내지 25)에 공급한다. 이를 위하여, 상기 제1 내지 제4 프리-드라이버들(10 내지 16)은 각각 하나의 인버터(INV1 내지 INV4) 및 하나의 NMOS 트랜지스터(MN1 내지 MN4)를 구비한다. 실제로, 상기 제1 입력라인(11)에 로우논리의 제1 진위 데이터 신호(D1)이 공급된 경우, 상기 NMOS 트랜지스터(MN1)은 로우논리를 갖는 상기 인버터(INV1)의 출력신호에 의하여 턴-온(Turn-on)되어 기저전압(Vss)이 상기 제1 전송라인(19)에 공급되도록 한다. 이와 같은 형태로, 상기 제2 내지 제4 프리-드라이버(12 내지 16)도 상기 제2 내지 제4 입력라인(13 내지 17)에 로우논리의 데이터가 공급될 때 상기 제2 내지 제4 전송라인(21 내지 25)에 기저전위가 공급되도록 한다.
한편, 상기 제1 내지 제4 프리 차지 회로(18 내지 24)는 각각, 상기 제1 내지 제4 전송라인(19 내지 25)을 경유하여 로우논리의 데이터가 전송된 후 일정기간 동안, 상기 제1 내지 제4 전송라인(19 내지 25)이 전원전압(Vcc)을 유지하도록 한다. 이를 위하여, 상기 제1 내지 제4 프리차지 회로(18 내지 24)는 하나의 지연기(34 내지 40) 및 하나의 PMOS 트랜지스터(MP1 내지 MP4)를 구비한다. 예를 들어, 상기 제1 전송라인(19)에서 로우논리의 데이터의 전송이 완료된 경우, 상기 제1 프리 차지 회로(18)에 포함된 지연기(34)는 상기 제1 전송라인(19)상의 데이터를 자신의 전달지연시간 만큼 지연시킨다. 이 결과, 상기 지연기(34)의 출력 신호를 자신의 게이트쪽으로 입력하는 PMOS 트랜지스터(MP1)는 상기 NMOS 트랜지스터(MN1)이 턴-오프(Turn-off)된 시점으로 부터 상기 지연기(34)의 전달지연시간 만큼의 기간동안 턴-온되어 전원전압(Vcc)이 상기 제1 전송라인(19)에 공급되도록 한다. 이와 같은 형태로, 상기 제2 내지 제4 프리 차지 회로(20 내지 24)들도 상기 제2 내지 제4 전송라인(21 내지 25)이 전원전압(Vcc)으로 각각 프리 차지되도록 한다.
그리고 상기 종래의 신호 전달 장치는 상기 제1 전송라인(19 내지 25) 및 제1 내지 제4 출력라인(27 내지 33)의 사이에 각각 접속된 제1 내지 제4 포스트-드라이버(Post-driver, 26 내지 32)를 추가로 구비한다. 상기 제1 내지 제4 포스트-드라이버(26 내지 32)는 각각 상기 제1 내지 제4 전송라인(19 내지 25)으로 부터의 로우논리의 데이터를 반전시키고 반전된 데이터가 상기 제1 내지 제4 출력라인(27 내지 33)에 공급되도록 한다. 이를 위하여, 상기 제1 내지 제4 포스트-드라이버(26 내지 32)는 하나의 PMOS 트랜지스터(MP5 내지 MP8) 및 하나의 NMOS 트랜지스터(MN5 내지 MN8)로 각각 구성된다. 즉, 상기 PMOS 트랜지스터들(MP5 내지 MP8)은 각각 상기 제1 내지 제4 전송라인(19 내지 25)로 부터 로우논리의 데이터가 자신들의 게이트쪽으로 각각 인가될 경우, 턴-온 되어 상기 전원전압(Vcc)이 상기 제1 내지 제4 출력라인(27 내지 33)에 공급되도록 한다. 그리고 상기 NMOS 트랜지스터들(MN5 내지 MN8)은 제어라인(35)로 부터 자신들의 게이트쪽으로 하이논리의 초기화 신호가 인가될 경우, 턴-온 되어 기저전압(Vss)이 상기 제1 내지 제4 출력라인(27 내지 33)에 공급되도록 한다. 이결과, 상기 제1 내지 제4 출력라인(27 내지 33)은 모두 로우논리의 상태로 초기화 된다.
또한, 상기 제1 내지 제4 전송라인(19 내지 25)에 각각 접속된 제1 내지 제4 캐패시터(C1 내지 C4)와 그리고 상기 제1 출력라인(27 내지 33)에 각각 접속된 제8 내지 제11 캐패시터(C8 내지 C11)는 상기 제1 내지 제4 전송라인(19 내지 25, 27 내지 33)에 각각 존재하는 기생 캐패시터를 모델링한 것이다. 그리고 상기 제1 및 제2 전송라인(19,21)의 사이에 접속된 제5 캐패시터(C5), 상기 제2 및 제3 전송라인(21,23)의 사이에 접속된 제6 캐패시터(C6), 그리고 상기 제3 및 제4 전송라인(23,25)의 사이에 접속된 제7 캐패시터(C7)는 상기 전송라인들(19 내지 25)의 사이에 존재하는 기생 커플링 캐패시터들을 모델링한 것이다. 상기 제5 내지 제7 캐패시터(C5 내지 C7)는 상기 전송라인들(19 내지 25)간의 전류통로를 형성시키는 문제점을 야기시킨다. 이로 인하여, 신호가 전송되는 전송라인과 인접한 전송라인에 잡음을 발생시켜 못된 데이터가 출력라인에 전달되도록 한다.
실제로, 제2도에 도시된 바와 같이, 로우논리의 펄스를 갖는 제1 및 제2 진위 데이터 신호(D1,D2)가 제1 및 제3 입력라인(11,15)에 공급되고, 그리고 하이논리를 갖는 제1 및 제2 보수 데이터 신호(/D1,/D2)가 제2 및 제4 입력라인(13,17)에 공급되었다고 하자. 이 경우, 상기 제1 및 제3 전송라인(19,23)에는 기저전압(Vss)을 갖는 로우논리의 데이터가 각각 발생된다. 그리고 제2 및 제4 전송라인(21,25)에는 상기 전원전압(Vcc) 보다 일정전압(△V) 만큼 낮은 전압을 유지하게 된다. 상기 제2 및 제4 전송라인(21,25)이 상기 전원전압(Vcc)을 유지하지 못함으로 인하여 상기 제2 및 제4 출력라인(29,33)에 잘못된 하이논리의 데이터가 발생될 수 있게 된다. 이로 인하여, 반도체 메모리의 신뢰성이 저하된다.
따라서, 본 발명의 목적은 적어도 2개 이상의 전송라인에서 커플링 잡음의 발생을 방지하여 정확한 데이터를 전송할 수 있는 신호 전달 장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 신호 전달 장치는 제1 데이터 신호의 특정논리에 응답하여 제1 전송라인을 경유하여 제1 전압레벨을 갖는 제1 논리의 데이터 신호가 전송되도록 하는 제1 프리-드라이버와, 상기 제1 논리의 데이터 신호가 상기 제1 전송라인을 경유하여 전송된 후 상기 제1 전송라인이 제2 전압레벨을 유지하도록 프리차지하는 제1 프리차지 수단과, 제2 데이터 신호의 특정논리에 응답하여 제2 전송라인를 경유하여 제2 전압레벨을 갖는 제2 논리의 데이터 신호가 전송되도록 하는 제2 프리-드라이버와, 상기 제2 논리의 데이터 신호가 상기 제2 전송라인을 경유하여 전송된 후 상기 제2 전송라인이 제1 전압레벨을 유지하도록 프리차지하는 제2 프리차지 수단을 구비한다.
이하, 본 발명의 실시예를 첨부한 제3도 및 제4도를 참조하여 상세히 설명하기로 한다.
제3도를 참조하면, 제1 내지 제4 입력라인들(51 내지 57) 및 제1 내지 제4 전송라인들(59 내지 65)의 사이에 각각 접속된 제1 내지 제4 프리-드라이버(Pre-driver, 50 내지 56)를 구비하는 본 발명의 실시예에 따른 신호 전달 장치가 설명되어 있다. 상기 제1 및 제2 입력라인(51,53)은 제1 진위 및 보수의 데이터 신호(D1,/D1)를 각각 입력하고, 상기 제3 및 제4 입력라인(55,57)은 제2 진위 및 보수의 데이터 신호(D2,/D2)를 각각 입력한다. 상기 제1 및 제2 진위의 데이터 신호(D1,D2)는 각각 1의 논리값을 갖는 제1 및 제2 데이터가 출력될 경우에 로우논리를 유지하고, 그리고 0의 논리값을 갖는 제1 및 제2 데이터가 출력될 경우에는 상기 제1 및 제2 보수의 데이터 신호(/D1,/D2)가 로우논리를 유지한다.
상기 제1 및 제2 프리-드라이버들(50,52)은 각각 상기 제1 및 제2 입력라인(51 내지 53)상의 로우논리의 데이터를 완충하고 완충된 데이터를 상기 제1 및 제2 전송라인(59 내지 61)에 공급한다. 이를 위하여, 상기 제1 및 제2 프리-드라이버들(50,52)은 각각 하나의 인버터(INV1,INV2) 및 하나의 NMOS 트랜지스터(MN1,MN2)를 구비한다. 실제로, 상기 제1 입력라인(51)에 로우논리의 제1 진위 데이터 신호(D1)이 공급된 경우, 상기 NMOS 트랜지스터(MN1)은 로우논리를 갖는 상기 인버터(INV1)의 출력신호에 의하여 턴-온(Turn-on)되어 기저전압(Vss)이 상기 제1 전송라인(59)에 공급되도록 한다. 이와 같은 형태로, 상기 제2 프리-드라이버(52)도 상기 제2 입력라인(53)에 로우논리의 데이터가 공급될 때 상기 제2 전송라인(51)에 기저전위가 공급되도록 한다.
상기 제3 제4 프리-드라이버들(54 및 56)은 각각 상기 제3 및 제4 입력라인(55 내지 57)상의 로우논리의 데이터를 반전시켜 반전된 데이터가 상기 제3 및 제4 전송라인(63 내지 65)에 공급되도록 한다. 이를 위하여, 상기 제3 및 제4 프리-드라이버들(54 및 56)은 각각 두 개의 인버터들(INV3 및 INV4, INV5 및 INV6) 및 하나의 PMOS 트랜지스터(MP1,MP2)를 구비한다. 상기 제3 입력라인(55)에 로우논리의 제2 진위 데이터 신호(D2)가 공급된 경우, 상기 PMOS 트랜지스터(MP1)은 상기 두 개의 인버터(INV3,INV4)에 의하여 완충된 로우논리의 상기 제2 진위 데이터 신호(D2)에 의하여 턴-온 되어 전원전압(Vcc)이 상기 제3 전송라인(63)에 공급되도록 한다. 이와 같은 형태로, 상기 제4 프리-드라이버(56)도 상기 제4 입력라인(57)상의 로우논리의 제2 보수의 데이터 신호(/D2)가 공급될 때 상기 제4 전송라인(65)에 기저전위가 공급되도록 한다.
그리고 상기 신호 전달 장치는 상기 제1 내지 제4 전송라인(59 내지 65)에 각각 접속된 제1 내지 제4 프리-차지(Precharge) 회로(58 내지 64)를 추가로 구비한다. 상기 제1 및 제2 프리 차지 회로(58,60)는 각각, 상기 제1 및 제2 전송라인(59 내지 61)을 경유하여 로우논리의 데이터가 전송된 후 일정기간 동안, 상기 제1 및 제2 전송라인(59 내지 61)에 전원전압(Vcc)이 공급되도록 한다. 이를 위하여, 상기 제1 및 제2 프리차지 회로(58 내지 60)는 하나의 지연기(74 내지 80) 및 하나의 PMOS 트랜지스터(MP3,MP4)를 구비한다. 예를 들어, 상기 제1 전송라인(59)에서 로우논리의 데이터의 전송이 완료된 경우, 상기 제1 프리 차지 회로(58)에 포함된 지연기(74)는 상기 제1 전송라인(59) 상의 데이터를 자신의 전달지연시간 만큼 지연시킨다. 이 결과, 상기 지연기(74)의 출력신호를 자신의 게이트쪽으로 입력하는 PMOS 트랜지스터(MP3)는 상기 NMOS 트랜지스터(MN1)이 턴-오프(Trun-off)된 시점으로 부터 상기 지연기(74)의 전달지연시간 만큼의 기간동안 턴-온되어 전원전압(Vcc)이 상기 제1 전송라인(59)에 공급되도록 한다. 이와 같은 형태로, 상기 제2 프리 차지 회로(60)도 상기 제2 전송라인(61)이 전원전압(Vcc)으로 프리 차지 되도록 한다.
상기 제3 및 제4 프리 차지 회로(62,64)는 각각, 상기 제3 및 제4 전송라인(63,65)을 경유하여 하이논리의 데이터가 전송된 후 일정기간 동안, 상기 제3 및 제4 전송라인(63,65)에 기저전압(Vss)이 공급되도록 한다. 이를 위하여, 상기 제3 및 제4 프리 차지 회로(62,64)는 하나의 지연기(78,80) 및 하나의 NMOS 트랜지스터(MN3,MN4)를 구비한다. 실질적으로, 상기 제3 전송라인(63)에서 하이논리의 데이터의 전송이 완료된 경우, 상기 제3 프리 차지 회로(62)에 포함된 지연기(78)는 상기 제3 전송라인(63)상의 데이터를 자신의 전달지연시간 만큼 지연시킨다. 이 결과, 상기 지연기(78)의 출력신호를 자신의 게이트쪽으로 입력하는 NMOS 트랜지스터(MN3)는 상기 PMOS 트랜지스터(MP1)이 턴-오프(Turn-off)된 시점으로 부터 상기 지연기(78)의 전달지연시간 만큼의 기간동안 턴-온되어 상기 기저전압(Vss)이 상기 제3 전송라인(63)에 공급되도록 한다. 이와 같은 형태로, 상기 제4 프리 차지 회로(64)도 상기 제4 전송라인(65)이 상기 기저전압(Vss)으로 프리 차지되도록 한다.
또한, 상기 신호 전달 장치는 상기 제1 전송라인(59 내지 65) 및 제1 내지 제4 출력라인(67 내지 73)의 사이에 각각 접속된 제1 내지 제4 포스트-드라이버(66 내지 72)를 추가로 구비한다.
상기 제1 및 제2 포스트-드라이버(66,68)는 각각 상기 제1 및 제2 전송라인(59,61)으로 부터의 로우논리의 데이터를 반전시키고 반전된 데이터가 상기 제1 및 제2 출력라인(67,69)에 공급되도록 한다. 이를 위하여, 상기 제1 및 제2 포스트-드라이버(66,68)는 하나의 PMOS 트랜지스터(MP5,MP6) 및 하나의 NMOS 트랜지스터(MN5,MN6)로 각각 구성된다. 즉, 상기 PMOS 트랜지스터들(MP5,MP6)은 각각 상기 제1 및 제2 전송라인(59,61)로 부터 로우논리의 데이터가 자신들의 게이트쪽으로 각각 인가될 경우, 턴-온 되어 상기 전원전압(Vcc)이 상기 제1 및 제2 출력라인(67,69)에 공급되도록 한다. 그리고 상기 NMOS 트랜지스터들(MN5,MN6)은 제어라인(35)로 부터 자신들의 게이트쪽으로 하이논리의 초기화 신호가 인가될 경우, 턴-온 되어 기저전압(Vss)이 상기 제1 및 제2 출력라인(67,69)에 공급되도록 한다. 이 결과, 상기 제1 및 제2 출력라인(67,69)은 모두 로우논리의 상태로 초기화 된다.
상기 제3 및 제4 포스트-드라이버(70,72)는 각각 상기 제1 및 제2 전송라인(63,65)으로 부터의 하이논리의 데이터를 반전시키고 반전된 데이터가 상기 제3 및 제4 출력라인(71,73)에 공급되도록 한다. 이를 위하여, 상기 제3 및 제4 포스트-드라이버(70,72)는 하나의 PMOS 트랜지스터(MP7,MP8) 및 하나의 NMOS 트랜지스터(MN7,MN8)로 각각 구성된다. 즉, 상기 NMOS 트랜지스터들(MN7,MN8)은 각각 상기 제3 및 제4 전송라인(63,65)로 부터 하이논리의 데이터가 자신들의 게이트쪽으로 각각 인가될 경우, 턴-온 되어 상기 기저전압(Vss)이 상기 제3 및 제4 출력라인(71,73)에 공급되도록 한다. 그리고 상기 PMOS 트랜지스터들(MP7,MP8)은 인버터(INV7)로 부터 자신들의 게이트쪽으로 로우논리의 반전된 초기화 신호가 인가될 경우, 턴-온 되어 상기 전원전압(Vcc)이 상기 제3 및 제4 출력라인(71,73)에 공급되도록 한다. 이 결과, 상기 제3 및 제4 출력라인(71,73)은 모두 하이논리의 상태로 초기화 된다.
마지막으로, 상기 제1 및 제2 전송라인(59,61)의 사이에 접속된 제1 캐패시터(C1), 상기 제2 및 제3 전송라인(61,63)의 사이에 접속된 제2 캐패시터(C2), 그리고 상기 제3 및 제4 전송라인(63,65)의 사이에 접속된 제3 캐패시터(C3)는 상기 전송라인들(59 내지 65)의 사이에 존재하는 기생 커플링 캐패시터들을 모델링한 것이다. 상기 제1 내지 제3 캐패시터(C5 내지 C7)는 상기 전송라인들(19 내지 25)간의 전류통로를 형성시키는 기능을 할 수 없게 된다. 이는 두 개의 데이터 신호가 각각의 전송선로에서 서로 상반된 논리상태로 전송됨으로 인하여 데이터 신호가 전송되지 않는 전송선로쪽으로 인가될 잡음성분이 서로 상쇄되는 것에 기인한다.
예를 들어, 제4도에 도시된 바와 같이, 로우논리의 펄스를 갖는 제1 및 제2 진위 데이터 신호(D1,D2)가 제1 및 제3 입력라인(51,55)에 공급되고, 그리고 하이논리를 갖는 제1 및 제2 보수 데이터 신호(/D1,/D2)가 제2 및 제4 입력라인(53,57)에 공급되었다고 하자. 이 경우, 상기 제1 전송라인(59)에는 기저전압(Vss)을 갖는 로우논리의 데이터가 발생되고, 그리고 상기 제3 전송라인(63)에는 상기 전원전압(Vcc)을 갖는 하이논리의 데이터가 발생된다. 이 때, 상기 제1 전송라인(59)으로 부터 상기 제2 전송라인(61)쪽으로 인가될 음(-)의 잡음신호는 상기 제3 전송라인(63)으로 부터 상기 제2 전송라인(61)쪽으로 인가될 양(+)의 잡음신호에 의하여 상쇄된다. 이로 인하여, 상기 제2 전송라인(61)은 상기 전원전압(Vcc)을 그대로 유지하게 된다.
상술한 바와 같이, 본 발명의 신호 전달 장치는 적어도 2개 이상의 전송선로를 서로 다른 논리 상태로 구동하며 커플링 잡음을 상쇄시킬 수 있다. 이로 인하여, 본 발명의 신호 전달 장치는 데이터를 정확하게 전달할 수 있고, 아울러 반도체 메모리의 신뢰성을 향상시킬 수 있는 잇점을 제공한다.

Claims (6)

  1. 제1 및 제2 데이터 신호를 전송하기 위한 제1 및 제2 전송라인을 구비한 반도체 메모리에 있어서, 상기 제1 데이터 신호의 특정논리에 응답하고 상기 제1 전송라인를 경유하여 제1 전압레벨을 갖는 제1 논리의 데이터 신호가 전송되도록 하는 제1 프리-드라이버와, 상기 제1 논리의 데이터 신호가 상기 제1 전송라인을 경유하여 전송된 후 상기 제1 전송라인이 제2 전압레벨을 유지하도록 프리차지하는 제1 프리차지 수단과, 상기 제2 데이터 신호의 특정논리에 응답하고 상기 제2 전송라인를 경유하여 제2 전압레벨을 갖는 제2 논리의 데이터 신호가 전송되도록 하는 제2 프리-드라이버와, 상기 제2 논리의 데이터 신호가 상기 제2 전송라인을 경유하여 전송된 후 상기 제2 전송라인이 제1 전압레벨을 유지하도록 프리차치하는 제2 프리차지 수단을 구비한 것을 특징으로 하는 신호 전달 장치.
  2. 제1항에 있어서, 상기 제1 전압레벨이 기저전압으로 설정되고, 상기 제2 전압레벨이 전원전압으로 설정된 것을 특징으로 하는 신호 전달 장치.
  3. 제2항에 있어서, 상기 제1 및 제2 프리-드라이버가 상기 제1 및 제2 데이터 신호의 로우논리에 응답하도록 된 것을 특징으로 하는 신호 전달 장치.
  4. 제3항에 있어서, 상기 제1 프리-드라이버가 상기 제1 데이터 신호를 반전시키는 인버터와, 상기 인버터의 출력신호에 선택적으로 구동되어 상기 제1 전송라인에 기저전압이 공급되도록 하는 NMOS 트랜지스터를 구비하고, 상기 제2 프리-드라이버가 상기 제2 데이터 신호에 의하여 선택적으로 구동되어 상기 제1 전송라인에 상기 전원전압이 공급되도록 하는 PMOS 트랜지스터를 구비한 것을 특징으로 하는 신호 전달 장치.
  5. 제4항에 있어서, 상기 제2 프리-드라이버가 상기 PMOS 트랜지스터에 공급될 상기 제2 데이타 신호를 완충하도록 직렬 접속된 두개의 인버터를 추가로 구비한 것을 특징으로 하는 신호 전달 장치.
  6. 제3항에 있어서, 상기 제1 프리 차지 수단이, 상기 제1 전송라인상의 데이터를 일정시간 지연시키는 제1 지연기와 그리고 상기 제1 지연기의 출력신호에 의하여 상기 제1 전송라인에 전원전압을 선택적으로 공급하기 위한 PMOS 트랜지스터를 구비하고, 상기 제2 프리 차지 수단이, 상기 제2 전송라인상의 데이터를 일정시간 지연시키는 제2 지연기와 그리고 상기 제2 지연기의 출력신호에 의하여 상기 제2 전송라인에 기저전압을 선택적으로 공급하기 위한 NMOS 트랜지스터를 구비한 것을 특징으로 하는 신호 전달 장치.
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