KR970077998A - 동기화 반도체 메모리에 사용하기 위한 제어된 지연 회로 - Google Patents
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Abstract
기준 회로와, 내부 회로를 제어하는 지연 회로, 및 기준 딜레이의 지연량을 외부 동기 회로의 사이클과 비교하고, 그 비교의 결과에 기초해서 지연 회로의 지연 시간을 자동으로 조정하는 비교 및 조정 수단을 포함하는, 동기화 반도체 메모리에 사용하기 위한 제어된 지연 회로.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 동기화 반도체 메모리에 사용하기 위한 본 발명에 따른 제어된 지연회로의 제1구체예의 회로도이다. 제12도는 동기화 반도체 메모리에 사용하기 위한 본 발명에 따른 제어된 지연회로의 제2 구체예의 회로도이다.
Claims (4)
- 동기화 반도체 메모리에 사용하기 위한 제어된 지연 회로에 있어서, 기준 딜레이와, 내부 회로를 제어하는 지연 회로, 및 기준 딜레이의 지연량을 외부 동기 신호의 사이클과 비교하고, 그 비교의 결과에 기초해서 지연 회로의 지연 시간을 자동으로 조정하는 비교 및 조정 수단을 포함하는 것을 특징으로 하는 제어된 지연 회로.
- 제1항에 있어서, 상기 비교 및 조정 수단은, 모드 레지스터 조정할 때에, 상기 기준 딜레이의 지연량을, 외부 동기 신호의 사이클과 자동적으로 비교하도록 구성된 것을 특징으로 하는 제어된 지연 회로.
- 동기화 반도체 메모리에 사용하기 위한 제어된 지연 회로에 있어서, 이 반도체 장치 칩 내에, 조정 가능한 지연량을 갖고, 지연된 내부 동기 신호를 출력하기 위한 내부 동기 신호를 수신하는 지연 회로와; 서로 다른 지연시간들을 갖는 다수의 지연된 신호를 출력하기 위한 외부 동기 신호를 수신하는 기준 딜레이와; 설계된 지연값과 실제 지연값 사이의 대-소 관계를 결정할 수 있도록, 다수의 지연신호의 각각을 외부 동기 신호의 상태변화 말단과 비교하기 위한 다수의 지연된 신호와 외부 동기 신호를 수신하는 비교수단; 및 지연된 내부 동기 신호의 실제 지연량을 설계된 지연량에 가깝게 만들 수 있도록, 상기 비교수단에 의해 주어진 실제 지연값과 설계된 지연값 사이의 대-소 관계에 기초해서 지연 회로의 조정 가능한 지연량을 조정하는 조정 수단을 포함하는 것을 특징으로 하는 제어된 지연 회로.
- 제3항에 있어서, 상기 기준 딜레이는 다수의 지연된 신호들 중의 하나가 최소 사이클 시간과 같은 지연 시간을 갖도록 구성된 것을 특징으로 하는 제어된 지연 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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