KR100721192B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 외부 클럭과 내부 신호간의 타이밍 차이를 일정하게 유지함으로써 셋업 타임을 효과적으로 제어하는데 적당한 반도체 메모리 장치에 관한 것으로, 외부 신호를 입력받아 버퍼링하는 버퍼부와, 상기 버퍼부의 출력 신호를 제 1 지연시간동안 지연하는 제 1 지연부와, 상기 제 1 지연부의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 1 타이밍 검출부와, 상기 버퍼부의 출력 신호를 제 2 지연시간동안 지연하는 제 2 지연부와, 상기 제 2 지연부의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 2 타이밍 검출부와, 상기 버퍼부의 출력 신호를 제 3 지연시간동안 지연하는 제 3 지연부와, 상기 제 3 지연부의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 3 타이밍 검출부와, 상기 제 1, 2, 3 타이밍 검출부의 출력 신호를 입력받아 외부 신호의 지연경로를 선택하여 내부 클럭에 동기화된 신호를 출력하는 지연경로 선택부를 포함하여 구성되는 것을 특징으로 한다.
셋업 타임
Description
도 1 및 2는 종래의 반도체 메모리 장치를 설명하기 위한 도면
도 3은 본 발명에 의한 반도체 메모리 장치를 나타낸 도면
도 4는 본 발명에 의한 반도체 메모리 장치의 지연경로 선택부를 나타낸 도면
도 5는 본 발명에 의한 반도체 메모리 장치의 동작을 나타낸 파형도
도면의 주요 부분에 대한 부호의 설명
31 : 버퍼부 32a,32b,32c : 제 1,2,3 지연부
33a,33b,33c:제1,2,3타이밍 검출부 34a : 제 1 래치부
34b : 제 3 래치부 35,42 : 제 1 인버터
36 : NAND 연산부 37,45 : 제 2 인버터
38 : 제 2 래치부 39 : 제 3 인버터
41 : 제 1 NOR 연산부 43 : 제 1 NMOS 트랜지스터
44 : 제 2 NOR 연산부 46 : 제 2 NMOS 트랜지스터
47 : 제 3 NMOS 트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 외부 클럭과 내부 신호간의 타이밍 차이를 일정하게 유지함으로써 셋업 타임을 효과적으로 제어하는데 적당한 반도체 메모리 장치에 관한 것이다.
통상적으로, 동기형 반도체 메모리 장치는 고속의 동작을 수행하기 위해 외부로부터 공급되는 어드레스 신호 및 제어 신호와 같은 외부 신호를 수신하여 칩 내부에서 필요로 하는 레벨의 내부 신호를 생성하는 버퍼를 채용하고 있다.
이러한 버퍼의 채용에 의해, 상기 버퍼의 출력을 수신하게 되는 칩 내의 각 디바이스는 결국 상기 외부 신호에 맞추어 동작되는 양상이다.
그러나, 상기와 같은 버퍼는 단순히 외부로부터 공급되는 외부 신호를 지연하여 칩의 내부에서 필요로 하는 신호을 발생하는 것이므로, 외부 신호와 상기 내부 클럭의 위상차가 필연적으로 발생된다.
이러한 위상차로 인하여, 외부 신호의 인가 시 칩 내부의 동작은 항상 상기 위상차 만큼 늦게 동작하게 된다.
따라서, 외부로부터 공급되는 외부 신호와 동일한 위상을 가지기 위한 내부 클럭, 즉 외부로부터 공급되는 외부 신호에 완전히 동기되어 상기 외부 신호와 위상차가 0인 클럭을 생성하기 위한 연구가 본 분야에서 꾸준히 진행되어 왔는데 그중 하나가 위상지연 동기회로이다.
한편, 상기 동기형 반도체 메모리 장치 중 동기 디램의 성능향상은 시스템의 구축환경에 따라 물리적으로 결정되어 진다.
이하 , 첨부도면을 참조하여 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
일 예로서 도 1을 참조하면, SDRAM(1)과 CPU(3)간에는 데이터 버스(2)가 있을 경우, SDRAM(1)에서 출력되어 데이터 버스(2)에 입력되는 제 1 신호 및 상기 데이터 버스(2)에서 출력되어 CPU(3)로 입력되는 제 2 신호가 도 2의 파형으로서 각기 나타난다.
여기서, 외부 신호를 기준으로 상기 SDRAM(1)에서 출력되는 데이터의 출력속도는 도 2에서 tAC가 되는데 이것이 바로 억세스 타임이다.
상기 tAC의 제어는 수 나노초이하로 제어가 가능하나 tDelay은 시스템 보오드에 의해 물리적으로 결정되며 하나의 데이터 라인에 연결되어 있는 동기 디램의 갯수에 따라 변화된다.
결국 상기 tDelay의 증가는 상기 CPU(3)에서의 데이터의 tSET-UP을 취약하게 하고, 데이터의 tHOLD은 마진을 많게 한다.
즉, 외부 신호의 사이클 타임은 상기 tAC+tDelay+tSET-UP에 의해 정해지다.
2000메가헤르츠 이상의 고성능 시스템의 경우에 상기 사이클 타임은 5나노초 이하가 되어야하며, 이때 상기 tDelay는 시스템 성능을 결정한다고 할 수 있다.
통상적으로 사용되는 칩세트의 경우 tDelay은 1에서 3나노초까지 변화한다.
결국 1나노초에서 200메가헤르츠로 동작하는 시스템의 메모리를 확장하게 되면 143메가헤르츠로 동작하게 된다고 할 수 있다.
이러한 이유는 상기 에스디램의 억세스 타임이 고정적으로 결정되어 있는데 서 기인한다.
그러나, 상기와 같은 종래의 반도체 메모리 장치는 다음과 같은 문제점이 있다.
버퍼 이후 단에 전달되는 내부 클럭의 시간 차이를 보상하기 위해 버퍼 이후 단에 외부 신호에 대한 지연시간을 유동적으로 부여해줌으로써, 내부 클럭의 지연시간의 차이 변화와 지연의 불안정한 구현으로 인하여 외부 신호와 내부 클럭 간의 동기화를 불안정화 시킨다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 외부 클럭과 내부 신호의 시간 차이를 제어함으로써, 셋업 타임을 제어할 수 있도록 한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 외부 신호를 입력받아 버퍼링하는 버퍼부와, 상기 버퍼부의 출력 신호를 제 1 지연시간동안 지연하는 제 1 지연부와, 상기 제 1 지연부의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 1 타이밍 검출부와, 상기 버퍼부의 출력 신호를 제 2 지연시간동안 지연하는 제 2 지연부와, 상기 제 2 지연부의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 2 타이밍 검출부와, 상기 버퍼부의 출력 신호를 제 3 지연시간동안 지연하는 제 3 지연부와, 상기 제 3 지연부의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 3 타이밍 검출부와, 상기 제 1, 2, 3 타이밍 검출부의 출력 신호를 입력받아 외부 신호의 지연경로를 선택하여 내부 클럭에 동기화된 신호를 출력하는 지연경로 선택부를 포함하여 구성되는 것을 특징으로 한다.
이하 , 첨부도면을 참조하여 본 발명에 따른 반도체 메모리 장치를 설명하면 다음과 같다.
도 3는 본 발명에 의한 반도체 메모리 장치를 설명하기 위한 회로도이고 도 4는 본 발명에 의한 반도체 메모리 장치의 지연경로 선택부를 나타낸 회로도이다.
도 3에 도시한 바와 같이, 외부 신호를 입력받아 버퍼링하여 출력하는 버퍼부(31)와, 상기 버퍼부(31)의 출력 신호를 입력받아 제 1 지연시간동안 지연하여 출력하여 제 1 지연부(32a)와, 상기 제 1 지연부(32a)의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 1 타이밍 검출부(33a)와, 상기 버퍼부(31)의 출력 신호를 입력받아 제 2 지연시간동안 지연하여 출력하는 제 2 지연부(32b)와, 상기 제 2 지연부(32b)의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 2 타이밍 검출부(33b)와, 상기 버퍼부(31)의 출력 신호를 입력받아 제 3 지연시간동안 지연하여 출력하는 제 3 지연부(32c)와, 상기 제 3 지연부(32c)의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 3 타이밍 검출부(33c)와, 상기 제 1, 2, 3 타이밍 검출부(33a)(33b)(33c)의 출력 신호를 입력받아 내부 클럭과 동기화시키기 위해 외부 신호의 지연경로를 선택하는 지연경로 선택부를 포함하여 구성된다.
여기서, 각각의 상기 제 1, 2, 3 타이밍 검출부(33a)(33b)(33c)는 지연된 외 부 신호를 입력받아 내부 클럭에 의해 래치시키는 제 1 래치부(34a)와, 상기 제 1 래치부(34a)의 출력 신호를 반전시키는 제 1 인버터(35)와, 상기 제 1 인버터(35)의 출력 신호 및 내부 클럭을 입력받아 연산하는 NAND 연산부(36)와, 상기 NAND 연산부(36)의 출력 신호를 반전시키는 제 2 인버터(37)와, 상기 제 2 인버터(37)의 출력 신호 및 리셋 신호를 입력받아 래치시키는 제 2 래치부(38)와, 상기 제 2 래치부(38)의 출력 신호를 반전시키는 제 3 인버터(39)와, 상기 제 3 인버터(39)의 출력 신호를 입력받아 내부 클럭에 의해 래치시키는 제 3 래치부(34b)로 구성된다.
상기 제 1, 3 래치부(34a)(34b)는 인버터 래치를 포함하며, 상기 제 2 래치부(38)는 NOR 게이트 래치로 이루어진다.
또한, 상기 제 1, 2, 3 지연부(32a)(32b)(32c)는 짝수개의 인버터로 구성되며, 각각 서로 다른 지연시간을 갖는다.
그리고, 도 4에 도시한 바와 같이, 상기 지연경로 선택부는 상기 제 1, 2 타이밍 검출부(33a)(33b)의 출력 신호를 입력받아 연산하는 제 1 NOR 연산부(41)와, 상기 제 1 NOR 연산부(41)의 출력 신호를 반전시키는 제 1 인버터(42)와, 상기 제 1 인버터(42)의 출력 신호에 의해 제 1 타이밍 검출부(33a)의 동기신호를 출력단으로 출력하는 제 1 NMOS 트랜지스터(43)와, 상기 제 2, 3 타이밍 검출부(33b)(33c)의 출력 신호를 입력받아 연산하는 제 2 NOR 연산부(44)와, 상기 제 2 NOR 연산부(44)의 출력 신호를 입력받아 반전시키는 제 2 인버터(45)와, 상기 제 2 인버터(45)의 출력 신호에 의해 제 2 타이밍 검출부(33b)의 동기신호를 출력단으로 출력하는 제 2 NMOS 트랜지스터(46)와, 상기 제 3 타이밍 검출부(33c)의 출력 신호 에 의해 제 3 타이밍 검출부(33c)의 동기신호를 출력단으로 출력하는 제 3 NMOS 트랜지스터(47)로 구성된다.
첨부도면을 참조하여 상기와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 5는 본 발명에 따른 반도체 메모리 장치의 설명하기 위한 파형도이다.
도 5에 도시한 바와 같이, 버퍼부(31)를 지난 외부 신호가 제 1, 2, 3 지연부(32a)(32b)(32c)를 통해 각각의 서로 다른 지연시간을 가진 후, 각각의 신호들은 제 1, 2, 3 타이밍 검출부(33a)(33b)(33c)를 통해 내부 클럭의 제어를 받게 된다.
예를 들어, 상기 제 1, 2 지연부(32a)(32b)의 출력 신호는 내부 클럭이 인가되기 전에 각각 제 1, 2 타이밍 검출부(33a)(33b)로 인가되고, 상기 제 3 지연부(32c)의 출력 신호는 내부 클럭이 인가된 후에 제 3 타이밍 검출부(33c)로 인가된다고 할 때, 상기 제 1, 2 지연부(32a)(32b)의 출력 신호는 각각 상기 제 1, 2 타이밍 검출부(33a)(33b)의 NAND 연산부에서 내부 클럭과 만나 동기화된 신호를 출력한다.
따라서, 외부 신호가 제 2 지연부(32b)를 지난 후에도 충분히 내부 클럭의 제어를 받을 수 있고, 제 3 지연부(32c)를 지난 후에는 내부 클럭의 제어를 받을 수 없다.
즉, 버퍼부(31)를 지난 외부 신호와 내부 클럭과의 타이밍 차이는 제 2 지연부(32b)의 지연시간이 된다.
이후, 지연경로 선택부는 상기와 같은 외부 신호와 내부 클럭과의 타이밍 차 이에 따라 지연시간을 조절하여 내부 클럭에 동기화된 신호를 출력한다.
상기와 같은 본 발명에 의한 반도체 메모리 장치는 다음과 같은 효과가 있다.
버퍼를 지난 외부 신호와 내부 클럭의 타이밍의 차이를 검출하여 이를 지연경로에 적용함으로써, 외부 변수에 의한 변화없이 어떤 상황에서도 두 신호간의 차이를 일정하게 유지할 수 있고, 핀(Pin)별 차이도 최소화할 수 있어 각각의 신호들의 셋업 타임을 효과적으로 제어할 수 잇다.
Claims (3)
- 외부 신호를 입력받아 버퍼링하는 버퍼부와,상기 버퍼부의 출력 신호를 제 1 지연시간동안 지연하는 제 1 지연부와,상기 제 1 지연부의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 1 타이밍 검출부와,상기 버퍼부의 출력 신호를 제 2 지연시간동안 지연하는 제 2 지연부와,상기 제 2 지연부의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 2 타이밍 검출부와,상기 버퍼부의 출력 신호를 제 3 지연시간동안 지연하는 제 3 지연부와,상기 제 3 지연부의 출력 신호를 동기화시킬 내부 클럭의 타이밍을 검출하는 제 3 타이밍 검출부와,상기 제 1, 2, 3 타이밍 검출부의 출력 신호를 입력받아 외부 신호의 지연경로를 선택하여 내부 클럭에 동기화된 신호를 출력하는 지연경로 선택부를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 각각의 상기 제 1, 2, 3 타이밍 검출부는 지연된 외부 신호를 내부 클럭에 따라 래치시키는 제 1 래치부와, 상기 제 1 래치부의 출력 신호를 반전시키는 제 1 인버터와, 상기 제 1 인버터의 출력 신호 및 내부 클럭을 연산하는 NAND 연산부와, 상기 NAND 연산부의 출력 신호를 반전시키는 제 2 인버터와, 상기 제 2 인버터의 출력 신호 및 리셋 신호를 입력받아 래치시키는 제 2 래치부와, 상기 제 2 래치부의 출력 신호를 반전시키는 제 3 인버터와, 상기 제 3 인버터의 출력 신호를 내부 클럭에 따라 래치시키는 제 3 래치부로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 지연경로 선택부는 제 1, 2 타이밍 검출부의 출력 신호를 연산하는 제 1 NOR 연산부와, 상기 제 1 NOR 연산부의 출력 신호를 반전시키는 제 1 인버터와, 상기 제 1 인버터의 출력 신호에 의해 제 1 타이밍 검출부의 동기신호를 출력하는 제 1 NMOS 트랜지스터와, 상기 제 2, 3 타이밍 검출부의 출력 신호를 연산하는 제 2 NOR 연산부와, 상기 제 2 NOR 연산부의 출력 신호를 반전시키는 제 2 인버터와, 상기 제 2 인버터의 출력 신호에 의해 제 2 타이밍 검출부의 동기신호를 출력하는 제 2 NMOS 트랜지스터와, 상기 제 3 타이밍 검출부의 출력 신호에 의해 제 3 타이밍 검출부의 동기신호를 출력하는 제 3 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038912A KR100721192B1 (ko) | 2001-06-30 | 2001-06-30 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038912A KR100721192B1 (ko) | 2001-06-30 | 2001-06-30 | 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030002168A KR20030002168A (ko) | 2003-01-08 |
| KR100721192B1 true KR100721192B1 (ko) | 2007-05-23 |
Family
ID=27712800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010038912A KR100721192B1 (ko) | 2001-06-30 | 2001-06-30 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100721192B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010019153A (ko) * | 1999-08-25 | 2001-03-15 | 김영환 | 반도체 메모리의 어드레스 신호 발생부 |
-
2001
- 2001-06-30 KR KR1020010038912A patent/KR100721192B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010019153A (ko) * | 1999-08-25 | 2001-03-15 | 김영환 | 반도체 메모리의 어드레스 신호 발생부 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030002168A (ko) | 2003-01-08 |
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