KR890011215A - 일치판정회로 - Google Patents

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KR890011215A
KR890011215A KR1019880017726A KR880017726A KR890011215A KR 890011215 A KR890011215 A KR 890011215A KR 1019880017726 A KR1019880017726 A KR 1019880017726A KR 880017726 A KR880017726 A KR 880017726A KR 890011215 A KR890011215 A KR 890011215A
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노부오 다고
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아오이 죠이치
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다케다이 마사다카
도시바 마이콤 엔지니어링 가부시키가이샤
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Abstract

내용 없음

Description

일치판정회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예를 도시한 4비트인 두데이터의 비교판정을 하는 일치판정회로의 회로구성도.
제2도는 제1도에 도시한 회로의 과도적 동작을 나타내는 타이밍챠트.
제3도는 본 발명의 다른 실시예를 나타내는 4비트 3데이터의 비교를 행하는 일치판정회로의 회로구성도.
* 도면의 주요부분에 대한 부호의 설명
T1, T2 : 일치판정금지시에 도통상태로 되는 제어용 MOS 트랜지스터
A0-A3, B0-B3, C0-C3 : 입력데이터
Q: 출력 CLK : 클럭
1, 2 : 인버터 3 : 노아회로

Claims (1)

  1. 클럭신호를 게이트입력으로 하는 제1 P챈널트랜지스터(T3)와, 어떤 비트의 기준 데이터를 게이트입력으로 하는 제2 P챈널트랜지스터(T11), 해당비트의 비교데이터를 반전시켜 반전된 데이터를 게이트입력으로하는 제3 P챈널트랜지스터(T19)를 각각 직렬접속시킨 비트비교부를 다수비트분 갖추어 비트비교부의 각 출력을 제1출력선에 오아배선 접속하여 이 제1출력선이 상기 클럭신호에 의해 신호레벨이 낮아지게 되는 제1비교부와; 상기 클럭신호를 반전시켜 반전된 신호를 게이트입력으로 하는 제1 N챈널트랜지스터(T7)와, 어떤 비트의 기준 데이터를 게이트 입력으로 하는 제2 N챈널트랜지스터(T15), 해당비트이 비교데이터를 반전시켜 반전된 데이터를 게이트입력으로 하는 제3 N챈널트랜지스터(T23)를 각각 직렬접속시킨 비트비교부를 다수비트분 갖추어 비트비교부의 각 출력을 제2출력선에 오아배선 접속하여 이 제1출력선이 상기 클럭신호의 반전신호에 의해 신호레벨이 높아지게 되는 제2비교부 및; 상기 제1출력선이 로우레벨 또는 상기 제2출력선이 하이레벨인 때에 일치출력를 발생하는 출력부로 구성된 일치판정회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880017726A 1987-12-28 1988-12-28 일치판정회로 KR910008519B1 (ko)

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Application Number Priority Date Filing Date Title
JP82-335737 1987-12-28
JP33573787 1987-12-28
JP62-335737 1987-12-28

Publications (2)

Publication Number Publication Date
KR890011215A true KR890011215A (ko) 1989-08-14
KR910008519B1 KR910008519B1 (ko) 1991-10-18

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ID=18291911

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EP (1) EP0322885A3 (ko)
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Publication number Publication date
KR910008519B1 (ko) 1991-10-18
EP0322885A3 (en) 1989-08-30
US4885544A (en) 1989-12-05
EP0322885A2 (en) 1989-07-05

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