KR950004643B1 - 반도체 논리회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 논리회로
제1도(a) 및 제1도(b)는 본 발명에 따른 반도체 논리회로의 실시예.
제2도(a)는 제1도(a), (b)에 도시된 각 멀티플랙서의 상세도.
제2도(b)는 제1도(a), (b)에 도시된 각 클럭제어형 인버터의 상세도.
제3도는 종래 기술에 따른 논리회로의 구성도.
제4도(a)는 제3도에 도시된 4입력 셀랙터의 상세도.
제4도(b)는 제3도에 도시된 3입력 셀랙터의 상세도.
제4도(c)는 제3도에 도시된 2입력 셀랙터의 상세도이다.
* 도면의 주요부분에 대한 부호의 설명
10∼12 : 멀틱플렉서 50∼53 : AND게이트
60∼62 : OR 게이트 I : 인버터
200∼214, 300∼320, 400∼426, 500∼520, 700∼717, 900∼911 : CMOS 전송게이트
600∼605, 800∼804, 1000∼1002 : 클럭제어형 인버터
2000∼2031 : 출력구동기
SGNX,EX,EP :제어신호 SEψ : 입력
EPψ : 출력 N,T : 노드
P1∼P5 : P채널 트랜지스터 N1∼N5 : N채널 트랜지스터
Z : 출력단 S,A,A0,A1 : 입력단
ψ,ψ : 클럭입력단
[산업상의 이용분야]
본 발명의 반도체 논리회로에 관한 것으로, 특히 마이크로 프로세서와 같은 LSI용 4비트, 8비트 또는 16비트의 데이터를 32비트 데이터를 확장하는 논리기능을 갖춘 반도체 논리 회로에 관한 것이다.
[종래의 기술 및 그 문제점]
특정 비트길이의 데이터를 다른 비트길이의 데이터로 확장하여 데이터처리를 행할 필요가 있는 경우가 자주 있는 바, 이와 같은 비트확장을 실현하는 종래의 논리회로가 제3도에 되시되어 있다. 즉, 제3도는 4비트, 8비트 또는 16비트의 데이터로 32비트 데이터로 확장하는 논리회로인 바, 도시된 논리회로에 있어서, 입력데이터(D0∼D31)에 대해 확장할 비트길이에 따라서 제어신호(EX4,EX8,EX16)을 인가함으로써 32비트 데이터(Z0∼Z31)로 출력하도록 구성되어 있다. 여기서, 예컨대 입력데이터로서 1011의 4비트 데이터가 D28=1, D29=0, D30=1, D31=1로서 인가된 것으로 할 경우, 4비트 데이터를 32비트 데이터로 확정하는 것이므로 제어신호는 EX4만이 "1"로 되고, 다른 제어신호는 모두 "0"으로 된다. 또 4입력 셀렉터(100∼115)와 3입력 셀렉터(116∼123) 및 2입력 셀렉터(124∼127)는 제어신호(EX4)=1에 의해 4비트 입력데이터중 MSB, 즉 D28을 선택하여 출력한다. 따라서 출력(Z0∼Z27)에는 D28의 "1"이 출력됨과 더불어 Z28∼Z31에는 D28∼D31이 그대로 출력되므로 출력(Z0∼Z31)에는 「111…11011」(28개의 "1"과 "1011")이 나타나서 4비트 데이터가 32비트 데이터로 되는 비트확장이 행해진다.
마찬가지로, 8비트 입력데이터를 32비트 데이터로 확장하는 경우에는 입력(D24∼D31)으로 예컨대, 「10010101」을 인가함과 더불어 제어신호(EX8)만을 "1"로 하면 2입력 셀렉터(124∼127)가 입력데이터(D24∼D27)를 선택하므로 출력(Z24∼Z27)을 그대로 출력하는 한편 4입력 셀렉터(100∼115) 및 3입력 셀렉터(116∼123)는 8비트 입력데이터의 MSB "1"을 선택해서 Z0∼Z23으로 출력한다. 따라서 24개의 "1"과 하위 8비트「10010101」이 그대로 출력되어 8비트에 32비트로의 확장이 행해진다. 한편, 16비트 입력데이터를 32비트로 확장할 경우에도 상기한 것과 마찬가지로 방식으로 데이터확장이 이루어진다.
그러나 종래 기술에 따른 비트확장을 위한 논리회로는 4입력 셀렉터 3입력 셀렉터 및 2입력 셀렉터회로를 이용하기 때문에 하드웨어의 관점에서 치수가 크게 되고 칩면적도 필연적으로 크게 되지 않을 수 없었다.
예컨대 제4도(a), (b), (c)는 제3도에 도시되 논리회로를 구성하는 각 4입력 셀렉터, 3입력 셀렉터 및 제2입력 셀렉터의 구체적인 회로예를 나타낸 것인데, 이와 같은 셀렉터회로를 CMOS 트랜지스터회로로 구성하면 4입력 셀렉터의 경우에는 제4도(a)처럼 20소자, 3입력 셀렉터의 경우에는 제4도(b)처럼 14소자, 또 2입력 셀렉터의 경우에는 제4도(c)에 도시한 것처럼 10소자가 필요하기 때문에 논리회로가 하드웨어적으로 크게 되어 버린다.
[발명의 목적]
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로, 소자수를 대폭 저감할 수 있는 확장논리회로기능을 갖춘 반도체 논리회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체회로는, 각 P채널 트랜지스터 및 N채널 트랜지스터의 소오스끼리와 드레인끼리가 접속되어 구성된 다수의 CMOS 전송게이트쌍과, 확장할 비트수에 따라서 직렬로 접속되어 각 단에 배치됨과 더불어 특정단의 전송게이트의 소오스전극 또는 드레인전극에 출력단자가 접속된 다수의 클럭제어형 인버터를 구비하여 구성되고, 상기 각 클럭제어형 인버터의 입력단자가 서로 접속된 구성으로 되어 있다.
(작용)
상기와 같은 회로구성으로 된 본 발명은 비트확장을 행할 때 예컨대 8비트 데이터에서 32비트 데이터로 확장하는 경우, 확장할 비트를 상위 비트단에 전달함에 있어 클럭제어형 인버터를 이용해서 3비트마다 병렬로 전달함으로써 확장동작을 고속으로 행할 수 있다.
또한 본 발명에 있어서는 순수하게 비트확장/제로확장(bit擴張/Zero擴張)동작만을 행하는 부분의 소자수를 동일한 규모로 비트확장하는 종래 기술에 따른 소자소와 비교해서 약 60%정도로 저감할 수가 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도(a) 및 제1(b)는 본 발명에 따른 비트확장용 논리회로의 구성을 나타낸 도면으로, 제1도(a)의 좌측의 각 단자가 제1도(b)의 우측의 각 단자에 접속되어 있는 것으로 한다. 도면중 참조부호 10, 11, 12는 멀티플렉서, 200∼214, 300∼322, 400∼426, 500∼520, 700∼717, 900∼911은 각 CMOS 전송게이트를 각각 나타내고 있는데, 상기 각 전송게이트는 P채널 트랜지스터와 N채널 트랜지스터쌍의 소오스전극끼리 접속되고 또한 드레인전극끼리 접속된 구성으로 되어 있다.
그리고 상기 CMOS 전송게이트는 직렬로 접속되어 1개의 단을 구성하고 있다. 그 단이 확장할 비트수(본 실시예의 경우 32비트)에 대응되게 배치되어 있다.
또한 참조부호 600∼605, 800∼804, 1000∼1002는 클럭제어형 인버터를 나타내고 있는데, 각 단의 각 클럭 제어형 인버터의 입력단자는 서로 접속된 구성으로 되어 있다. 또 참조부호 2000∼2031은 출력구동기이고, 50∼53은 AND 게이트, 61, 62는 NOR게이트, 나머지 I1∼I6는 통상의 인버터를 나타낸다.
또한 각 멀티플렉서(10∼12)의 상세한 구성은 제2도(a)에 도시된 바와 같이 입력단(S)이 P채널 트랜지스터(P1,P2) 및 N채널 트랜지스터(N1,N2)의 게이트전극에 각각 접속되고, 선택입력단(Aψ)은 P채널 트랜지스터(P3)와 N채널 트랜지스터(N3)에, 선택입력단(A1)은 P채널 트랜지스터(P4)와 N채널 트랜지스터(N4)에, P채널 트랜지스터에, P채널 트랜지스터(P1)와 N채널 트랜지스터(N1)의 드레인전극의 출력은 P채널 트랜지스터(P5)와 N채널 트랜지스터(N5)의 게이트 전극에 각각 접속되며, P채널 트랜지스터(P2)와 N채널 트랜지스터(N5) 및 N채널 트랜지스터(N2)와 P채널 트랜지스터(P5)의 드레인전극의 출력단은 P채널 트랜지스터(P6)와 N채널 트랜지스터(N6)의 게이트전극에 접속되고, 이 P채널 트랜지스터(P6)와 N채널 트랜지스터(N6)의 드레인전극에 최종출력단(Z)이 접속된 구성으로 되어 있다.
또한 각 클럭제어형 인버터(600∼604)의 상세한 구성은 제2도(b)에 도시된 바와 같이 그 입력단(A)이 P채널 트랜지스터(P1) 및 N채널 트랜지스터(N1)의 게이트 전극에, 클럭입력단(ψ)이 P채널 트랜지스터(P2)의 게이트전극에, 클럭입력단(ψ)이 N채널 트랜지스터(N2)의 게이트전극에 입력되고, 이 P채널 트랜지스터(P2) 및 N채널 트랜지스터(N2)의 공통접속점으로부터 출력(Z)이 출력되도록 구성으로 되어 있다.
이하, 제1도(a), (b) 및 제2도(a), (b)를 참조하여 그 동작을 설명한다.
제어신호(SGNX)는 부호확장을 행할 경우 "1"이 인가되고, 제로확장인 경우 "0"이 인가되며, 제어신호(EP)는 확장동작인 경우 "1", 그렇지 않은 경우 "0"이 인가된다. 또한, EX16은 16비트 입력을 32비트로 확장하는 경우에는 "1", 그렇지 않은 경우에는 "0"이 인가된다. 이와 마찬가지로 EX8 또는 EX4는 각각 8비트 입력 및 4비트 입력을 32비트로 확장하는 경우에만 "1"이 인가되고, 그렇지 않은 경우에는 "0"이 인가된다.
예컨대, 8비트 입력데이터를 32비트 데이터로 부호확장하는 경우에는 SGNX=1, EP=1, EX8=1로 되고 다른 제어신호는 모두 0으로 된다. 구체적으로, 지금 「10010101」인 8비트데이터가 입력(SEψ0∼SEψ23)은 무사되고, 제1도(a)의 출력(EPψ28∼EPψ31)이 그대로 나타난다. 이때, EX8=1이기 때문에 노드(N270)는 로우레벨(0레벨)로 되어 멀티플랙서(10)의 입력단(S)은 0으로 되므로 입력단(10)의 입력(SEψ27)이 선택되고 출력(EPψ27)에는 입력(SEψ27)의 신호가 전달된다.
또한, EX4=0에 의해 CMOS 전송게이트(424∼426)가 ON되는 한편, 상기 게이트(518∼520)가 OFF되므로 출력(EPψ24∼EPψ26)에는 입력(SEψ24∼SEψ26)의 신호가 전달된다. 따라서 하위 8비트 출력(EPψ24∼EPψ31)에는 대응되는 입력이 그대로 전달된다.
한편 멀티플렉서(11)은 EX16=0이고 EP=1이므로, 노드(N230)가 높은 레벨(1레벨)로 되기 때문에 그 S입력 단자에는 1이 입력되어 그 입력단(A1)쪽 입력이 선택되고 입력(SEψ24)신호가 노드(N23)로 출력된다.
이때 EX=0이므로 전송게이트(423)는 ON으로 되는 한편, 전송게이트(517)는 OFF되어 클럭제어형 인버터(604)가 고입피던스출력을 발생함으로써 노드(T23)에는 노드(N23)의 신호가 나타난다. 따라서 출력(EPψ23)에는 출력구동기(23)을 통해 입력(SEψ24)의 신호가 전달되고, 이 보다 상위비트에 해당되는 비트(0∼22)는 EX8=1이기 때문에, 전송게이트(300∼322)기 OFF됨으로써 입력(SEψ0∼SEψ22)신호는 출력(EPψ0∼EPψ22)에는 전달되지 않는다.
그러나 전송게이트(700∼717)가 ON되기 때문에, 클럭제어형 인버터(800∼804) 및 인버터(14)에 의해 노드(T0∼T22)에는 노드(T23)의 신호, 즉 입력(SEψ24)이 전달되어지므로 출력(EPψ0∼EPψ23)은 모두 SEψ24=1로 같게 된다. 따라서 출력(EPψ0∼EPψ23)은 모두 SEψ24=1로 같게 된다. 따라서 출력(EPψ0∼EPψ31)에는 24개의 "1" 및 「10010101」이 나타나서 8비트 입력을 32비트로 확장하게 된다.
또한, 8비트 입력의 제로확장을 행함에는 SGNX=0으로 함으로써 멀티플렉서(11)의 선택입력단(A1)이 0으로 고정되기 때문에 그 S입력=1에 의해 입력단(A1)의 입력이 선택되고 노드(N23)는 0출력으로 되어 노드(T23)에 그대로 전달된다. 이 노드(T23)의 신호는 노드(T0∼T22)로 전달되므로 출력(EPψ0∼EPψ31)으로 출력되어 제로확장이 실현된다.
이상과 같이 하여 여타의 각 비트확장이 이루어지는 것을 알 수 있으므로, 4비트 및 16비트를 32비트로 확장하는 설명을 생략하기로 한다.
또한, 확장동작을 행하지 않는 경우에는 EP=0, EX=0, EX8=0, EX16=0으로 되므로 입력(SEψ0∼SEψ31)이 그대로 출력(EPψ0∼EPψ31)으로 출력된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따른 반도체 논리회로에 있어서는 순수한 비트확장/제로확장동작만을 행하는 부분의 소자수는 286개로 되어 종래의 셀렉터회로를 구성하는 소자수인 472개와 비교해서 61% 정도로 저감할 수 있다.
또한 비트확장/제로확장의 선택을 행하는 AND 게이트(50,51) 및 출력구동기(2000∼2031)를 덧붙여서 비교하여도 본 발명의 소자수눈 414개로 되어 88%까지 소자수를 저감할 수 있다.
이와 같이 확장할 비트로 상기 비트단에 전달하는데 클럭제어형 인버터(600∼604, 800∼804, 1000∼1002)를 이용해 4비트마다 병렬로 전달시킴으로써 고속으로 비트확장/제로확장이 행해진다.

Claims (3)

  1. 각 P채널 트랜지스터 및 N채널 트랜지스터의 소오스끼리와 드레인끼리가 접속되어 다수의 CMOS 전송 게이트쌍(200∼214, 300∼322, 400∼426, 500∼520, 700∼717, 900∼911)이 구성되고, 이들 전송게이트쌍(200∼214, 300∼322, 400∼426, 500∼520, 700∼717, 900∼911)이 직렬로 접속되어 1개의 단이 구성되며, 이 단에는 상기 전송게이트쌍의 소오스전극에 그 출력단자가 접속되면서 그 입력딘지가 상호 접속된 클럭제어형인버터(600∼605, 800∼804)가 배치된 것을 특징으로 하는 반도체 논리회로.
  2. 제1항에 있어서, 확장할 비트수를 표시하는 신호(EX4∼EX14)를 기초로 상기 전송게이트쌍(200∼214, 300∼322, 400∼426, 500∼520, 700∼717, 900∼911) 및 클럭제어형 인버터(600∼604, 800∼804)가 제어됨으로써 입력 비트 데이터의 비트확장이 행해지도록 된 것을 특징으로 하는 반도체 논리회로.
  3. 제2항에 있어서, 상기 입력 비트 데이터는 4비트, 8비트 및 16비트이고 이들중 어느 것이든 비트길이를 32비트 데이터로 확장하도록 된 것을 특징으로 하는 반도체 논리 회로.
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