JPH07105727B2 - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH07105727B2 JPH07105727B2 JP63197171A JP19717188A JPH07105727B2 JP H07105727 B2 JPH07105727 B2 JP H07105727B2 JP 63197171 A JP63197171 A JP 63197171A JP 19717188 A JP19717188 A JP 19717188A JP H07105727 B2 JPH07105727 B2 JP H07105727B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体論理回路、特にマイクロプロセッサ等の
LSI用の４ビット,8ビット，または16ビットのデータを3
2ビットデータに拡張する論理機能を有する半導体論理
回路に関するものである。
LSI用の４ビット,8ビット，または16ビットのデータを3
2ビットデータに拡張する論理機能を有する半導体論理
回路に関するものである。
（従来の技術） 特定のビット長のデータを他のビット長のデータに拡張
してデータ処理を行なう必要のある場合がよくある。こ
のようなビット拡張を実現する従来の論理回路を第３図
に示す。
してデータ処理を行なう必要のある場合がよくある。こ
のようなビット拡張を実現する従来の論理回路を第３図
に示す。
すなわち第３図は４ビット,8ビット，あるいは16ビット
のデータを32ビットデータに拡張する論理回路である。
同図の論理回路において、入力データＤφ〜D31に対
し、拡張したいビット長に応じて制御信号EX4,EX8,EX16
を加えることにより32ビットデータZ0〜Z31にして出力
する構成となっている。
のデータを32ビットデータに拡張する論理回路である。
同図の論理回路において、入力データＤφ〜D31に対
し、拡張したいビット長に応じて制御信号EX4,EX8,EX16
を加えることにより32ビットデータZ0〜Z31にして出力
する構成となっている。
ここで、例えば入力データとして1011の４ビットデータ
がD28＝1,D29＝0,D30＝1,D31＝１として与えられたとす
る。この場合、４ビットデータを32ビットデータに拡張
するのであるから制御信号はEX4のみが“1"にされ、他
の制御信号はすべて“0"にされる。４入力セレクタ100
〜115、３入力セレクタ116〜123、および２入力セレク
タ124〜127は制御信号EX4＝１により４ビット入力デー
タのうちMSB、すなわちD28を選択し出力する。したがっ
て出力Ｚφ〜Z27にはD28の“1"が出力されると共にZ28
〜Z31にはD28〜D31がそのまま出力されるので、出力Z0
〜Z31には「111……11011」（28個の１プラス1011）が
現われ、４ビットデータの32ビットデータへのビット拡
張が行なわれる。
がD28＝1,D29＝0,D30＝1,D31＝１として与えられたとす
る。この場合、４ビットデータを32ビットデータに拡張
するのであるから制御信号はEX4のみが“1"にされ、他
の制御信号はすべて“0"にされる。４入力セレクタ100
〜115、３入力セレクタ116〜123、および２入力セレク
タ124〜127は制御信号EX4＝１により４ビット入力デー
タのうちMSB、すなわちD28を選択し出力する。したがっ
て出力Ｚφ〜Z27にはD28の“1"が出力されると共にZ28
〜Z31にはD28〜D31がそのまま出力されるので、出力Z0
〜Z31には「111……11011」（28個の１プラス1011）が
現われ、４ビットデータの32ビットデータへのビット拡
張が行なわれる。
同様に、８ビット入力データを32ビットデータに拡張す
る場合には、入力D24〜D31へ、例えば「10010101」を与
えると共に、制御信号EX8のみを“1"にすれば２入力セ
レクタ124〜127が入力データD24〜D27を選択するので出
力Z24〜Z27をそのまま出力する。一方、４セレクタ100
〜115および３入力セレクタ116〜123は、８ビット入力
データのMSB“1"を選択してZ0〜Z23に出力する。したが
って24個の“1"と下位の８ビット「100010101」がその
まま出力され８ビットから32ビットへの拡張が行なわれ
る。16ビット入力データの32ビットへの拡張についても
同様である。
る場合には、入力D24〜D31へ、例えば「10010101」を与
えると共に、制御信号EX8のみを“1"にすれば２入力セ
レクタ124〜127が入力データD24〜D27を選択するので出
力Z24〜Z27をそのまま出力する。一方、４セレクタ100
〜115および３入力セレクタ116〜123は、８ビット入力
データのMSB“1"を選択してZ0〜Z23に出力する。したが
って24個の“1"と下位の８ビット「100010101」がその
まま出力され８ビットから32ビットへの拡張が行なわれ
る。16ビット入力データの32ビットへの拡張についても
同様である。
（発明が解決しようとする課題） しかしながら従来技術によるビット拡張のための論理回
路は４入力セレクタ、３入力セレクタ、２入力セレクタ
回路を用いているためにハードウェアの点で寸法が大と
なり、チップ面積も必然的に大きくなるざるを得なかっ
た。
路は４入力セレクタ、３入力セレクタ、２入力セレクタ
回路を用いているためにハードウェアの点で寸法が大と
なり、チップ面積も必然的に大きくなるざるを得なかっ
た。
例えば第４図（ａ），（ｂ），（ｃ）は第３図に示す論
理回路を構成する各４入力セレクタ、３入力セレクタ、
２入力セレクタの具体的な回路例を示すが、このような
セレクタ回路をCMOSトランジスタ回路で構成すると、４
入力セレクタの場合には第４図（ａ）のように20素子、
３入力セレクタの場合には第４図（ｂ）のように14素
子、また２入力セレクタの場合には、第４図（ｃ）に示
すように10素子が必要であるため、論理回路がハードウ
エア的に大となってしまっていた。
理回路を構成する各４入力セレクタ、３入力セレクタ、
２入力セレクタの具体的な回路例を示すが、このような
セレクタ回路をCMOSトランジスタ回路で構成すると、４
入力セレクタの場合には第４図（ａ）のように20素子、
３入力セレクタの場合には第４図（ｂ）のように14素
子、また２入力セレクタの場合には、第４図（ｃ）に示
すように10素子が必要であるため、論理回路がハードウ
エア的に大となってしまっていた。
従って、本発明の目的は、素子数を大幅に低減すること
ができる拡張論理機能を有する半導体論理回路を提供す
ることである。
ができる拡張論理機能を有する半導体論理回路を提供す
ることである。
［発明の構成］ （課題を解決するための手段） 本発明による半導体論理回路は、複数のビット信号から
なる入力データの上位に一定のビット信号を複数個加
え、データ幅を拡張する半導体論理回路であって、前記
入力データを受ける複数の入力信号線と、前記入力信号
線の特定の信号線よりも下位の入力信号線について前記
入力データをそのまま出力する様に前記複数の入力信号
線と接続された複数の出力信号線と、拡張動作を示す制
御信号線と、前記特定の入力信号線の上位側に隣接する
前記入力信号線及び前記出力信号線に接続され、前記制
御信号線がアクティブの時は、前記一定のビット信号
を、前記特定の入力信号線より上位側に隣接する前記出
力信号線に出力し、前記制御信号線がアクティブでない
時は、前記特定の入力信号線の上位側に隣接する前記入
力信号線上の信号を、やはり前記特定の入力信号線の上
位側に隣接する前記出力信号線に出力する選択回路と、
前記特定の入力信号線の上位側に隣接する前記入力信号
線よりも上位に位置する前記入力信号線とこれらに対応
する前記出力信号線との間に設けられ、前記制御信号線
がアクティブでない時は、前記入力信号線上の信号を対
応する前記出力信号線に出力し、前記制御信号線がアク
ティブの時は、前記特定の入力信号線の上位側に隣接す
る前記入力信号線よりも上位に位置する前記入力信号線
と対応する前記出力信号線を分離する複数の第１のスイ
ッチ手段と、前記特定の入力信号線よりも上位に位置す
る前記出力信号線の隣接する信号線に設けられ、前記制
御信号線がアクティブでない時は、前記隣接する出力信
号線間を分離し、前記制御信号線がアクティブの時は、
前記特定の入力信号線上の信号を前記選択回路を介して
前記隣接する出力信号線の夫々に転送する複数の第２の
スイッチ手段とを備え、前記第１のスイッチ手段は、１
対のMOSFETからなるトランスファゲードで構成されてい
る。
なる入力データの上位に一定のビット信号を複数個加
え、データ幅を拡張する半導体論理回路であって、前記
入力データを受ける複数の入力信号線と、前記入力信号
線の特定の信号線よりも下位の入力信号線について前記
入力データをそのまま出力する様に前記複数の入力信号
線と接続された複数の出力信号線と、拡張動作を示す制
御信号線と、前記特定の入力信号線の上位側に隣接する
前記入力信号線及び前記出力信号線に接続され、前記制
御信号線がアクティブの時は、前記一定のビット信号
を、前記特定の入力信号線より上位側に隣接する前記出
力信号線に出力し、前記制御信号線がアクティブでない
時は、前記特定の入力信号線の上位側に隣接する前記入
力信号線上の信号を、やはり前記特定の入力信号線の上
位側に隣接する前記出力信号線に出力する選択回路と、
前記特定の入力信号線の上位側に隣接する前記入力信号
線よりも上位に位置する前記入力信号線とこれらに対応
する前記出力信号線との間に設けられ、前記制御信号線
がアクティブでない時は、前記入力信号線上の信号を対
応する前記出力信号線に出力し、前記制御信号線がアク
ティブの時は、前記特定の入力信号線の上位側に隣接す
る前記入力信号線よりも上位に位置する前記入力信号線
と対応する前記出力信号線を分離する複数の第１のスイ
ッチ手段と、前記特定の入力信号線よりも上位に位置す
る前記出力信号線の隣接する信号線に設けられ、前記制
御信号線がアクティブでない時は、前記隣接する出力信
号線間を分離し、前記制御信号線がアクティブの時は、
前記特定の入力信号線上の信号を前記選択回路を介して
前記隣接する出力信号線の夫々に転送する複数の第２の
スイッチ手段とを備え、前記第１のスイッチ手段は、１
対のMOSFETからなるトランスファゲードで構成されてい
る。
（作用） 上記のような回路構成としたことにより、ビット拡張を
行なう際、例えば８ビットデータから32ビットデータへ
拡張する場合などにおいて、拡張すべきビットを上位ビ
ット段に伝達するのにクロックドインバータを用いて３
ビット毎に並列に伝達させることによってビット拡張動
作を高速で行なうことができる。
行なう際、例えば８ビットデータから32ビットデータへ
拡張する場合などにおいて、拡張すべきビットを上位ビ
ット段に伝達するのにクロックドインバータを用いて３
ビット毎に並列に伝達させることによってビット拡張動
作を高速で行なうことができる。
また、本発明においては純粋にビット拡張／ゼロ拡張動
作のみを行なう部分の素子数は、同じビット拡張を行な
う従来技術による素子数と比較して約60％程度に低減す
ることができる。
作のみを行なう部分の素子数は、同じビット拡張を行な
う従来技術による素子数と比較して約60％程度に低減す
ることができる。
（実施例） 第１図（ａ）および第１図（ｂ）は本発明によるビット
拡張用の論理回路の構成を示し、第１図（ａ）の左側の
各端子が第１図（ｂ）の右側の各端子に接続されている
ものとする。同図中10,11,12はマルチプレクサ、200〜2
14,300〜322,400〜426,500〜520,700〜717,900〜911は
各CMOSトランスファゲートを示し、該各トランスファゲ
ートはＰチャンネルトランジスタとＮチャンネルトラン
ジスタ対のソース電極どうし、ドレイン電極どうしが接
続されている。
拡張用の論理回路の構成を示し、第１図（ａ）の左側の
各端子が第１図（ｂ）の右側の各端子に接続されている
ものとする。同図中10,11,12はマルチプレクサ、200〜2
14,300〜322,400〜426,500〜520,700〜717,900〜911は
各CMOSトランスファゲートを示し、該各トランスファゲ
ートはＰチャンネルトランジスタとＮチャンネルトラン
ジスタ対のソース電極どうし、ドレイン電極どうしが接
続されている。
そして、上記CMOSトランスファゲートは、直列に接続さ
れて１つの段を構成しており、その段が拡張すべきビッ
ト数（この場合、32ビット）に対応して配設されてい
る。
れて１つの段を構成しており、その段が拡張すべきビッ
ト数（この場合、32ビット）に対応して配設されてい
る。
また、600〜604,800〜804,1000〜1002はクロックドイン
バータを示し、各段の各クロックドインバータの入力端
子は互に接続された構成になっている。2000〜2031は出
力ドライバ、50〜53はアンドゲート、61,62はオアゲー
ト、残りのI1〜I6は通常のインバータを示す。
バータを示し、各段の各クロックドインバータの入力端
子は互に接続された構成になっている。2000〜2031は出
力ドライバ、50〜53はアンドゲート、61,62はオアゲー
ト、残りのI1〜I6は通常のインバータを示す。
なお、各マルチプレクサ10〜12の詳細な構成は第２図
（ａ）に示すようにＳ入力はＰチャンネルトランジスタ
P1,P2およびＮチャンネルトランジスタN1,N2のゲート電
極にそれぞれ接続され、選択入力ＡφはP3,N3および選
択入力A1はP4,N4、それにP1,N1のドレイン電極の出力は
P5,N5のゲート電極に接続され、P2とN5およびN2とP5の
ドレイン電極の出力はP6とN6のゲート電極に接続され、
後者のドレイン電極から最終出力Ｚが取出されるように
なっている。
（ａ）に示すようにＳ入力はＰチャンネルトランジスタ
P1,P2およびＮチャンネルトランジスタN1,N2のゲート電
極にそれぞれ接続され、選択入力ＡφはP3,N3および選
択入力A1はP4,N4、それにP1,N1のドレイン電極の出力は
P5,N5のゲート電極に接続され、P2とN5およびN2とP5の
ドレイン電極の出力はP6とN6のゲート電極に接続され、
後者のドレイン電極から最終出力Ｚが取出されるように
なっている。
また各クロックドインバータ600〜604の詳細な構成は第
２図（ｂ）に示すように、その入力端子ＡがＰチャンネ
ルトランジスタP1およびＮチャンネルトランジスタN1の
ゲート電極に接続され、各クロック入力φがP2のゲート
電極にφがN2のゲート電極に入力され、該P2およびN2の
共通接続点から出力Ｚが取出されるようになっている。
２図（ｂ）に示すように、その入力端子ＡがＰチャンネ
ルトランジスタP1およびＮチャンネルトランジスタN1の
ゲート電極に接続され、各クロック入力φがP2のゲート
電極にφがN2のゲート電極に入力され、該P2およびN2の
共通接続点から出力Ｚが取出されるようになっている。
第１図（ａ），（ｂ）および第２図（ａ），（ｂ）を参
照してその動作を説明する。制御信号SGNXは符号拡張を
行なうとき“1"、ゼロ拡張のとき“0"、制御信号EPは拡
張動作のとき“1"、そうでないとき“0"が与えられる。
EX16は16ビット入力を32ビットに拡張するとき“1"、そ
うでないとき“0"とし、同様にEX8またはEX4はそれぞれ
８ビット入力、４ビット入力を32ビットに拡張するとき
のみ“1"、他は“0"が与えられる。
照してその動作を説明する。制御信号SGNXは符号拡張を
行なうとき“1"、ゼロ拡張のとき“0"、制御信号EPは拡
張動作のとき“1"、そうでないとき“0"が与えられる。
EX16は16ビット入力を32ビットに拡張するとき“1"、そ
うでないとき“0"とし、同様にEX8またはEX4はそれぞれ
８ビット入力、４ビット入力を32ビットに拡張するとき
のみ“1"、他は“0"が与えられる。
さて、８ビット入力データを32ビットデータに符号拡張
する場合には、SGNX＝1,EP＝1,EX8＝１となり他の制御
信号は全て０にされる。
する場合には、SGNX＝1,EP＝1,EX8＝１となり他の制御
信号は全て０にされる。
したがって今、「10010101」の８ビットデータが入力SE
φに与えられたとする。
φに与えられたとする。
SEφ０〜SEφ23は無視され、第１図（ａ）の出力EPφ28
〜EPφ31には入力SEφ28〜31がそのまま現われる。この
場合、EX8＝１のため、ノードN270は低レベル（０レベ
ル）となりマルチプレクサ10のＳ入力は０となるので、
AO端子入力SEφ27が選択され、出力EPφ27は入力SEφ27
の信号が伝達される。
〜EPφ31には入力SEφ28〜31がそのまま現われる。この
場合、EX8＝１のため、ノードN270は低レベル（０レベ
ル）となりマルチプレクサ10のＳ入力は０となるので、
AO端子入力SEφ27が選択され、出力EPφ27は入力SEφ27
の信号が伝達される。
また、EX4＝０によりCMOSトランスファゲート424〜426
がオンする一方、前記ゲート518〜520がオフのため、出
力EPφ24〜26は入力SEφ24〜26の信号が伝達される。し
たがって下位８ビット出力EPφ24〜31には対応する入力
がそのまま伝達される。
がオンする一方、前記ゲート518〜520がオフのため、出
力EPφ24〜26は入力SEφ24〜26の信号が伝達される。し
たがって下位８ビット出力EPφ24〜31には対応する入力
がそのまま伝達される。
一方マルチプレクサ11は、EX16＝O,EP＝１からノードN2
30は高いレベル（１レベル）となるので、そのＳ入力端
子には１が入力されるので、そのA1端子側入力が選択さ
れ、SEφ24信号がノードN23に出力される。
30は高いレベル（１レベル）となるので、そのＳ入力端
子には１が入力されるので、そのA1端子側入力が選択さ
れ、SEφ24信号がノードN23に出力される。
このときEX4＝０からトランスファゲート423はオンにな
る一方、トランスファゲート517はオフしクロックドイ
ンバータ604はハイ・インピーダンス出力を発生するの
でノードT23にはノードN23の信号が現われる。したがっ
て、EPφ23には出力ドライバ23を介して入力SEφ24の信
号が伝達され、これより上位ビット０〜22はEX8＝１の
ため、トランスファゲート300〜322がオフするので入力
SEφ０〜22の信号はEPφ０〜22には伝達されない。しか
し、トランスファゲート700〜717がオンするので、クロ
ックドインバータ800〜804およびインバータI4によりノ
ードT0〜T22にはT23の信号すなわちSEφ24が伝達されて
いるので、出力EPφ０〜23はすべてSEφ24＝１と同じに
なる。したがって、出力EPφ０〜31には24個の“1"およ
び「10010101」が現われ、８ビット入力を32ビットに拡
張できる。
る一方、トランスファゲート517はオフしクロックドイ
ンバータ604はハイ・インピーダンス出力を発生するの
でノードT23にはノードN23の信号が現われる。したがっ
て、EPφ23には出力ドライバ23を介して入力SEφ24の信
号が伝達され、これより上位ビット０〜22はEX8＝１の
ため、トランスファゲート300〜322がオフするので入力
SEφ０〜22の信号はEPφ０〜22には伝達されない。しか
し、トランスファゲート700〜717がオンするので、クロ
ックドインバータ800〜804およびインバータI4によりノ
ードT0〜T22にはT23の信号すなわちSEφ24が伝達されて
いるので、出力EPφ０〜23はすべてSEφ24＝１と同じに
なる。したがって、出力EPφ０〜31には24個の“1"およ
び「10010101」が現われ、８ビット入力を32ビットに拡
張できる。
また、８ビット入力のゼロ拡張を行なうには、SGNX＝０
にすることによって、マルチプレクサ11のA1端子が０に
固定されるので、そのＳ入力＝１によりA1端子入力が選
択されてノードN23は０出力となりT23にそのまま伝達さ
れる。T23の信号はT0〜T22へ伝達されるので出力EPφ０
〜23は全て“0"となり、結局24個の“0"および10010101
がEPφ０〜31に出力されゼロ拡張が実現される。
にすることによって、マルチプレクサ11のA1端子が０に
固定されるので、そのＳ入力＝１によりA1端子入力が選
択されてノードN23は０出力となりT23にそのまま伝達さ
れる。T23の信号はT0〜T22へ伝達されるので出力EPφ０
〜23は全て“0"となり、結局24個の“0"および10010101
がEPφ０〜31に出力されゼロ拡張が実現される。
以上のようにして、他の各ビット拡張が行えることは明
らかであるので４ビット,16ビットの32ビットへの拡張
は説明を省略する。
らかであるので４ビット,16ビットの32ビットへの拡張
は説明を省略する。
なお、拡張動作を行なわない場合には、EP＝0,EX4＝0,E
X8＝0,EX16＝０にされるので入力SEφ０〜31がそのまま
EPφ０〜31に出力される。
X8＝0,EX16＝０にされるので入力SEφ０〜31がそのまま
EPφ０〜31に出力される。
［発明の効果］ 以上述べたように本発明による半導体論理回路において
は、純粋のビット拡張／ゼロ拡張動作のみを行なう部分
の素子数は、286素子となり従来のセレクタ回路を構成
する素子数472素子と比較して61％程度に低減できる。
は、純粋のビット拡張／ゼロ拡張動作のみを行なう部分
の素子数は、286素子となり従来のセレクタ回路を構成
する素子数472素子と比較して61％程度に低減できる。
またビット拡張／ゼロ拡張の選択を行なうアンドゲート
50〜51および出力ドライバ2000〜2031を加えて比較して
も、本発明のものは414素子となり、88％まで素子数を
低減できる。
50〜51および出力ドライバ2000〜2031を加えて比較して
も、本発明のものは414素子となり、88％まで素子数を
低減できる。
しかも拡張すべきビットを上位ビット段に伝達するのに
クロックインバータを用いて、４ビット毎に並列に伝達
させることによって高速でビット拡張／ゼロビット拡張
が行なえる。
クロックインバータを用いて、４ビット毎に並列に伝達
させることによって高速でビット拡張／ゼロビット拡張
が行なえる。
第１図（ａ）および第１図（ｂ）は本発明による半導体
論理回路の実施例、 第２図（ａ）は第１図（ａ）（ｂ）の各マルチプレクサ
の詳細な構成図、 第２図（ｂ）は第１図（ａ），（ｂ）の各クロックドイ
ンバータの詳細な説明図、 第３図は従来技術による論理回路の構成図、 第４図（ａ）は第３図の４入力セレクタの詳細図、 第４図（ｂ）は第３図の３入力セレクタの詳細図、 第４図（ｃ）は第３図の２入力セレクタの詳細図、をそ
れぞれ示す。 10〜12……マルチプレクサ 200〜214……トランスファゲート 600〜604……クロックドインバータ 2000〜2031……出力ドライバー 50〜53……アンドゲート 61〜62……オアゲート Ｉ……インバータ
論理回路の実施例、 第２図（ａ）は第１図（ａ）（ｂ）の各マルチプレクサ
の詳細な構成図、 第２図（ｂ）は第１図（ａ），（ｂ）の各クロックドイ
ンバータの詳細な説明図、 第３図は従来技術による論理回路の構成図、 第４図（ａ）は第３図の４入力セレクタの詳細図、 第４図（ｂ）は第３図の３入力セレクタの詳細図、 第４図（ｃ）は第３図の２入力セレクタの詳細図、をそ
れぞれ示す。 10〜12……マルチプレクサ 200〜214……トランスファゲート 600〜604……クロックドインバータ 2000〜2031……出力ドライバー 50〜53……アンドゲート 61〜62……オアゲート Ｉ……インバータ
Claims (4)
- 【請求項１】複数のビット信号からなる入力データの上
位に一定のビット信号を複数個加え、データ幅を拡張す
る半導体論理回路であって、前記入力データを受ける複
数の入力信号線と、前記入力信号線の特定の信号線より
も下位の入力信号線について前記入力データをそのまま
出力する様に前記複数の入力信号線と接続された複数の
出力信号線と、拡張動作を示す制御信号線と、前記特定
の入力信号線の上位側に隣接する前記入力信号線及び前
記出力信号線に接続され、前記制御信号線がアクティブ
の時は、前記一定のビット信号を、前記特定の入力信号
線より上位側に隣接する前記出力信号線に出力し、前記
制御信号線がアクティブでない時は、前記特定の入力信
号線の上位側に隣接する前記入力信号線上の信号を、や
はり前記特定の入力信号線の上位側に隣接する前記出力
信号線に出力する選択回路と、前記特定の入力信号線の
上位側に隣接する前記入力信号線よりも上位に位置する
前記入力信号線とこれらに対応する前記出力信号線との
間に設けられ、前記制御信号線がアクティブでない時
は、前記入力信号線上の信号を対応する前記出力信号線
に出力し、前記制御信号線がアクティブの時は、前記特
定の入力信号線の上位側に隣接する前記入力信号線より
も上位に位置する前記入力信号線と対応する前記出力信
号線を分離する複数の第１のスイッチ手段と、前記特定
の入力信号線よりも上位に位置する前記出力信号線の隣
接する信号線に設けられ、前記制御信号線がアクティブ
でない時は、前記隣接する出力信号線間を分離し、前記
制御信号線がアクティブの時は、前記特定の入力信号線
上の信号を前記選択回路を介して前記隣接する出力信号
線の夫々に転送する複数の第２のスイッチ手段とを備
え、前記第１のスイッチ手段は、１対のMOSFETからなる
トランスファゲートであることを特徴とする半導体論理
回路。 - 【請求項２】前記トランスファゲートは、一方のソース
が他方のドレインに接続したＮチャネル及びＰチャネル
MOSFETからなることを特徴とする請求項１に記載の半導
体論理回路。 - 【請求項３】符号拡張を指示する信号線を更に備え、こ
の符号拡張を指示する信号線がアクティブの時は、前記
選択回路は、前記一定のビット信号として、前記特定の
入力信号線上の信号を出力し符号拡張を行い、アクティ
ブでない時は、“0"を出力し、ゼロ拡張を行うことを特
徴とする請求項１に記載の半導体論理回路。 - 【請求項４】前記第２のスイッチ手段の少なくとも一部
は１対のMOSFETからなるトランスファゲートであること
を特徴とする請求項１に記載の半導体論理回路。
Priority Applications (5)
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|---|---|---|---|
| JP63197171A JPH07105727B2 (ja) | 1988-08-09 | 1988-08-09 | 半導体論理回路 |
| EP89114654A EP0354534B1 (en) | 1988-08-09 | 1989-08-08 | Semiconductor logic circuit |
| DE68914543T DE68914543T2 (de) | 1988-08-09 | 1989-08-08 | Halbleiter-Logikschaltung. |
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| US07/391,164 US5091660A (en) | 1988-08-09 | 1989-08-09 | Semiconductor logic circuit |
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|---|---|---|---|
| JP63197171A JPH07105727B2 (ja) | 1988-08-09 | 1988-08-09 | 半導体論理回路 |
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