CN103915430A - 一种三维芯片堆栈结构 - Google Patents

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Abstract

本发明公开一种三维芯片堆栈结构，主要是在每层芯片层铺设多个单层导体，其中同一芯片层中相邻的单层导体在结构上沿芯片纵向镜像对称，且每层芯片层的多个单层导体的排列是相对于相邻芯片层的多个单层导体的排列偏移一个测试垫间距。相邻芯片层的单层导体是透过垂直的硅通孔而连通。由此，由芯片表层输入的信号直接透过各层的单一金属层与硅通孔到达欲选择或启动的电路，简化了多层金属连接的设计以及工艺步骤，此外也有助于减少封装结构整体尺寸与制造成本。

Description

一种三维芯片堆栈结构
技术领域
本发明相关于一种半导体结构，特定而言是关于一种具有优选空间配置效率的三维芯片堆栈结构。
背景技术
随着电子装置朝微小化与多功能化的发展，半导体装置也被迫高度集积化。应此需求，已有所谓多芯片封装结构(Multi-chip Package)被提出，其涉及将多个芯片堆栈整合，以及对于有限空间的利用。
图1与图2，分别为两种传统芯片堆栈结构示意图。图1显示每层芯片层(以90a为例)包含基材901及位于基材901上的介电层902，基材901上有内部电路912被介电层902包围，介电层902上有金属层911透过通孔903而连接内部电路912。利用传统硅通孔(through silicon via；TSV)93a、93b技术进行双芯片层90a、90b的堆栈结构制造时，金属层911除了用于连接芯片内部电路912还与上方芯片90a背面的凸块92相接合。
另一方面如图2所示，若上下芯片层95a、95b有需要各自区别或选择，通常采用增加第二层金属层96的方式达到目的，缺点为至少需要两层金属层以致于制造成本会提高。
目前已有许多的改良式堆栈结构被提出，例如美国专利号US7816776所描述的，其特点在于相邻两层芯片具有呈对称的硅通孔及连接凸块，由此同时形成串行式(series)及并列式(parallel)的层间传导路径，并配合内部电路运算来得到各层的区别。
发明内容
针对现有技术存在的缺陷和不足，本发明目的在于减少三维芯片堆栈结构对必要的层间区别电路与选择电路需要的层间金属层数。
本发明另一目的在于提供一种制程简化及较低成本的三维芯片堆栈结构。
为达到上述目的，本发明采用以下技术方案：
本发明提供一种三维芯片堆栈结构，其包括有多层芯片层，每层芯片层于顶侧设置多个单层导体。上述每个单层导体上设置测试垫，并且在每层芯片层中，相邻单层导体在结构上沿芯片层纵向以预定距离偏移后呈镜像对称。
相邻测试垫是沿芯片层纵向相隔预定距离，每层芯片层的多个单层导体的排列是相对于相邻芯片层的多个单层导体的排列偏移预定距离。两层相邻芯片层中，在上芯片层的多个单层导体的至少一个是经由第一硅通孔连通到在下芯片层的对应单层导体，第一硅通孔是沿芯片层高度方向垂直延伸的。
上下相邻的芯片层包括的多个单层导体与内部的硅通孔，为沿芯片层以预定距离偏移后复制的图形。如图3中单层导体22可视为单层导体11复制在上下相邻芯片层并偏移预定距离的结果，硅通孔的位置安排也一样。上述方法可使经上层芯片层的特定测试垫所输入的信号往下层芯片层的相对位置横向传输至相邻的测试垫与其内部电路，而不是只能在堆栈芯片的垂直高度方向上直接传输。
由本发明的堆栈结构设计可实现一种紧凑半导体装置，其形成用于不同位置电信号传导的单层导体所需光罩设计变得相当简化，使得整体制作过程的效率有效提升，也同时减少了制造成本。
前述每个单层导体可包含具有夹角的垫分支与非垫分支，其中测试垫位于垫分支上，且两相邻芯片层中，在上芯片层至少一个单层导体是通过非垫分支经由第一硅通孔垂直地连通到在下芯片层的对应单层导体。这样的单层导体在优选实施例中为L型单层导体。单层导体材料最好为金属，例如铜。
每个单层导体可连接一个区别电路，每个区别电路包括两个输入端与两个输出端，其中一个输入端透过重置信号源连接接地面，其中一个输出端与锁定控制电路连接。锁定控制电路包含两个反相器与两个N型金氧半场效晶体管，其中后一个N型金氧半场效晶体管的汲极端连接到接地面。
此外每层芯片层中可配有选择电路，例如，只有最左或最右方的单层导体连接选择电路，用以控制特定芯片层的选择。
上述测试垫可为各种形状，例如方形。测试垫材质例如为铝、银或铜。
以上所述是用以阐明本发明的目的、达成此目的的技术手段、以及其产生的优点等等。而本发明可从以下优选实施例的叙述及权利要求使读者得以清楚了解。
附图说明
图1是传统芯片堆栈结构示意图。
图2是另一传统芯片堆栈结构示意图。
图3是依据本发明第一优选实施例具有区别电路的双层芯片堆栈结构示意图。
图4是由俯视角度观察图3中相邻芯片层的单层导体相对位置的示意图。
图5是依据本发明第二优选实施例具有区别电路的四层芯片堆栈结构示意图。
图6是第二优选实施例中与区别电路控制相关电路的示意图。
图7是依据本发明第三优选实施例具有选择电路的双层芯片堆栈结构示意图。
图8是依据本发明第四优选实施例具有选择电路的四层芯片堆栈结构示意图。
图9是依据本发明第五优选实施例的多层芯片堆栈结构示意图。
具体实施方式
本发明提供一种新颖的三维芯片堆栈结构，主要基本架构包括有多层芯片层，其中每层芯片层于顶侧包括多个单层导体沿第一芯片方向依序排列，且每个单层导体包含垫分支与非垫分支，垫分支上设置测试垫。在每层芯片层中，相邻单层导体呈偏移预定距离后对称摆设，相邻测试垫间沿第一芯片方向相隔预定距离，每层芯片层的多个单层导体的排列是相对于相邻芯片层的多个单层导体的排列偏移预定距离(即测试垫间隔)。两相邻芯片层中，在上芯片层最末一个单层导体是经由第二硅通孔垂直地连通到在下芯片层的孤立单层导体，其余任一个单层导体则通过非垫分支均经由第一硅通孔垂直地连通到在下芯片层的对应单层导体。
为求更完整理解如何得到依据本发明上述细节及其它优点与目的，将参考以下优选实施模式与特定实施例来呈现出本发明更详细的描述。以下关于本发明的描述只是为说明其一般性原理，不应以受限的意义来看待，其是为说明不同实施例所用。因此所提出的特定修饰并不视为对本发明范围的限制。本领域技术人员明显可在不背离本发明范围前提下提出各种均等物、变化以及修饰，且可了解的是这样的均等实施例是被包含于此的。以下发明描述中所使用的术语是欲以其最宽而合理的意义来解读，即使其是搭配在本发明特定实施例的详细描述而被使用。某些用语可能会被特别强调，但欲以受限方式来阐释的任何术语都会在此详细描述中特定且公然地定义的。若文中允许，使用″单一″或″多″来描述的用语分别也可以包括多或单一的情形。此外，文中″或″字的使用除非已明白指出其代表单个事项而排除包含有两个或以上事项的清单中的其它事项，否则应解释为包含(a)清单中的单一事项(b)清单中的所有事项或者(c)清单中事项的任意组合。
参考图3～4，为第一优选实施例具有区别电路的双层芯片堆栈结构示意图及其俯视图。本例中对多层芯片层排序称呼原则是采用由上而下排序号码递增，单层中多个单层导体及其测试垫的排序称呼原则是由左而右排序号码递增。例如图中显示的双层芯片堆栈结构在上的为第一芯片层10，在下的为第二芯片层20，其中第一芯片层10显示有四个单层导体，由左而右依序为第一单层导体11、第二单层导体12、第三单层导体13、第四单层导体14。
每个单层导体，以第一单层导体11为例说明，包含垫分支111与非垫分支112，两分支夹有一个角度，例如90度，且垫分支111上设置测试垫11b。本例中所有单层导体都呈L形，这样并不构成本发明的限制。每个单层导体11～14都各自连接有一个芯片内部区别电路11a～14a。本例中测试垫为方形铝垫，但也可为其它金属材料，且可为其它任意形状例如矩形或圆形等。本发明中单层导体可将其接收的信号传导到上下层芯片垂直相对位置测试垫旁相邻测试垫的内部电路。
所有单层导体沿芯片纵向(轴线N1)依序排列，使得所有测试垫大致沿芯片纵向排成一直列。
特别地，在第一芯片层10中，第一单层导体11相对第二单层导体12、第二单层导体12与第三单层导体13、第三单层导体13与第四单层导体14都是以轴线N1呈结构上的镜像对称。
另一方面，在第二芯片层20中，同样包括有四个单层导体21～24，由图清楚看出第二芯片层20的单层导体排列(layout)相较于第一芯片层10是向右(即沿芯片纵向)偏移一个测试垫间距D1。当然，单层导体21～24的每一个也都连接一个区别电路21a～24a。
第一芯片层10与第二芯片层20的导体之间是透过传统硅通孔技术来连接。例如，硅通孔101(孔内当然填有导电材料以达成所需的电性传导目的，例如用电镀法形成金、铜)从第一芯片层10的第一单层导体11的非垫分支112垂直向下，即芯片高度方向(轴线N3)延伸抵达第二芯片层20的L形第二单层导体22的转折点；硅通孔102则连接第一芯片层10的第二单层导体12与第二芯片层20的第三单层导体23。以此可类推硅通孔103则连接第一芯片层10的第三单层导体13与第二芯片层20的第四单层导体24。因此两层相邻层中经由硅通孔连通两个单层导体会是同一摆设方向的，而相邻层的硅通孔排列也相当于是向右偏移一个测试垫间距D1。
此外图中也显示出第一芯片层10最右方的第四单层导体14与第二芯片层20最右方的长条单层导体105经硅通孔104连通，此长条单层导体105表示当不需进行后续延伸连接时,可截断规律的单层导体结构以减少不必要的空间浪费。
在此将第一优选实施例扩充至四层堆栈结构，请参考图5。本例中每一芯片层31～34的结构特性与第一优选实施例相同而不再赘述，其结果为：第一芯片层31与第三芯片层33有相同的单层导体排列型态，而第二芯片层32与第四芯片层34也有相同的单层导体排列型态。各层导体之间经由硅通孔连接的原则如前一实施例所述。
因此可大致归纳成一个规则：在多层的结构中，第N芯片层的第M单层导体会透过硅通孔向下依序连接第N+1芯片层的第M+1单层导体、第N+2芯片层的第M+2单层导体、第N+3芯片层的第M+3单层导体…。
关于芯片堆栈结构的区别电路运作简述如下。当堆栈芯片启动时均维持在一个特定电压，若从第一芯片层31的第一单层导体311上的测试垫311a施以高电压，将依次传入第二层第二个测试垫322a、第三层第三个测试垫333a、第四层第四个测试垫344a，以达到启动各芯片层内部区别电路的目的。此外还需配合将各层内唯一的高电压区别电路以外的其它区别电路(即未启动的区别电路)强迫降到低电压。
请参考图6，为第二优选实施例中与区别电路控制相关电路的示意图。在单层芯片层中(例如第一芯片层31)，各区别电路42～45的每一个，以第一区别电路42为例，具有用于接收信号输入(来自测试垫或硅通孔)的第一输入端421以及连接第一N型金氧半场效晶体管(NMOS)46的汲极端的第二输入端422。第一NMOS 46的闸极端连接重置信号源40，源极端则连接接地面41(提供Vss电压)。
区别电路42的输出端423透过锁定控制电路M1而连接接地面41，锁定控制电路M1的组成包括两个反相器42a、42b及两个N型金氧半场效晶体管(NMOS)42c、42d。详细而言，输出端423分别连接第一反相器42a的输入端与第二NMOS 42c的源极端，第一反相器42a的输出端分别连接至第二反相器42b的输入端与第二NMOS 42c的闸极端。第二反相器42b的输出端连接至第三NMOS 42d的闸极端，第二NMOS 42c的汲极端连接至第三NMOS 42d的源极端。第三NMOS 42d的汲极端连接至接地面41。此外，还利用一条连接导线47连接所有锁定控制电路M1～M4的第三NMOS的源极端。
重置信号源40在芯片启动时接收一个高电压频率，随即回复低电压。所有区别电路42～45连接Vss低电压维持不启动，且因输出低电压使得右方第二NMOS开启，第三NMOS关闭，所有区别电路为低电压且暂时在浮接状态(floating)。
接着，外部控制器(图中未标出)经测试垫或硅通孔开始送进高电压给不同层内的各个相连接的区别电路(例如图中第一区别电路42)，此区别电路右方输出端变成输出高电压，第二NMOS进入关闭状态，第三NMOS开始开启。至于同一层内未接受高电压的其它区别电路43～45因第二NMOS开启，连接到唯一接受到高电压的区别电路右方已开启的第三NMOS，使得所有未接受高电压的区别电路由floating改变成连接右方Vss低电位的状态，由此确保每一层仅有一个区别电路处于高电压状态。高电压状态的区别电路42于下方输出信号确定芯片本身的层别。
由上述可知本发明的好处有：节省相当的布局空间使堆栈结构整体更为紧凑。用于各芯片层传导连接的单层导体图案样式具有简单规则特性，可以仅利用单层导体排列设计来获得各层所需单层导体排列(相邻层的不同导体配置只要进行偏移步骤即可完成)，在制作成本方面可说是非常低廉，而且也提供一种低难度的工艺。
参考图7，为第三优选实施例具有选择电路的双层芯片堆栈结构示意图。本实施例示范出一种双层芯片堆栈结构，每一芯片层50(60)的单层导体51～54(61～64)结构外型与排列都类似于第一优选实施例所述，故不再赘述，这样在上芯片层的单层导体是经由硅通孔连通在下芯片层向左偏移一个测试垫间距的单层导体。图中清楚显示出各芯片层中只有最左方的单层导体51、61连接有选择电路51a、61a，是用于特定层的选择。每一个硅通孔501～504是从在上芯片层50的各单层导体51～54的转折点垂直向下连通至在下芯片层60的各单层导体61～64的非垫分支。
参考图8，为上一实施例的双层芯片堆栈结构的四层延伸版本。本实施例中每一层芯片层71～74的结构特性与第三优选实施例相同而不再赘述，第一芯片层71与第三芯片层73有相同的单层导体排列型态，而第二芯片层72与第四芯片层74也有相同的单层导体排列型态。
当堆栈芯片运作时可经由第一层71的各测试垫711～714选择各层，例如当第一测试垫711施以高电压，其余测试垫712～714降至低电压，则第一芯片层71被选择；当第二测试垫712施以高电压，其余测试垫711、713、714降至低电压，则第二芯片层72被选择，依此类推。
虽然在第三与第四优选实施例中选择电路只连接在各层最左方的单层导体，但也可以将其设计成只连接在最右方的单层导体。
参考图9，为第五优选实施例的多层芯片堆栈结构示意图。本实施例主要由第一优选实施例所衍生推广，其中可看出位于下方的二单层导体81、82符合如第一优选实施例所述的镜像对称特点，与上下层单层导体排列偏移距离的特点(实线表示位于上一层，虚线表示位于下一层)，且上下层的单层导体经由垂直硅通孔连通。当然，位于上方的两个单层导体83、84也同样符合这些限制。在此种实施当中，单层导体可进行一些简单修饰而达到经由硅通孔连接下层的单层导体，如图中所示单层导体84被附加修饰区段85，位于下层的单层导体也有类似的修饰区段86。这样的配置也是在本发明范围内。

Claims (9)

1.一种三维芯片堆栈结构，包括有多层芯片层，其特征在于，每层芯片层在顶侧设置多个单层导体，每个单层导体上设置测试垫，其中，在每层芯片层中，相邻单层导体在结构上沿芯片层纵向以预定距离偏移后呈镜像对称，相邻测试垫沿该芯片层纵向相隔预定距离，每层芯片层的多个单层导体的排列是相对于相邻芯片层的多个单层导体的排列偏移该预定距离，且两层相邻芯片层中，在上芯片层的至少一个单层导体经由第一硅通孔连通到在下芯片层的对应单层导体，该第一硅通孔是沿芯片层高度方向垂直延伸。
2.如权利要求1所述的三维芯片堆栈结构，其特征在于，每个单层导体包含具有夹角的垫分支与非垫分支，该测试垫位于该垫分支上，两层相邻芯片层中，在上芯片层的至少一个单层导体通过该非垫分支经由该第一硅通孔垂直地连通到在下芯片层的对应单层导体。
3.如权利要求2所述的三维芯片堆栈结构，其特征在于，该多个单层导体为L型单层导体。
4.如权利要求1所述的三维芯片堆栈结构，其特征在于，该单层导体材料为铜。
5.如权利要求1所述的三维芯片堆栈结构，其特征在于，每个单层导体连接一个区别电路，当任一层芯片层中的其中一个区别电路接受较高电压，其余区别电路维持在较低电压。
6.如权利要求5所述的三维芯片堆栈结构，其特征在于，每个区别电路包括连接第一N型金氧半场效晶体管汲极端的输入端、以及连接锁定控制电路的输出端，该第一N型金氧半场效晶体管的闸极端与源极端分别连接重置信号源与接地面，该锁定控制电路包含第一反相器、第二反相器、第二N型金氧半场效晶体管及第三N型金氧半场效晶体管，该区别电路的该输出端分别连接该第一反相器的输入端与该第二N型金氧半场效晶体管的源极端，该第一反相器的输出端分别连接该第二N型金氧半场效晶体管的闸极端与该第二反相器的输入端，该第二反相器的输出端连接该第三N型金氧半场效晶体管的闸极端，该第二N型金氧半场效晶体管的汲极端连接该第三N型金氧半场效晶体管的源极端，该第三N型金氧半场效晶体管的汲极端连接该接地面，并且在相同芯片层中，所有控制电路的该第三N型金氧半场效晶体管的源极端经由连接导线相连接。
7.如权利要求1所述的三维芯片堆栈结构，其特征在于，每层芯片层中只有最左或最右方的单层导体连接选择电路，用以控制特定芯片层的选择。
8.如权利要求1所述的三维芯片堆栈结构，其特征在于，该等测试垫为方形。
9.如权利要求1所述的三维芯片堆栈结构，其特征在于，该等测试垫为铝。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105679732A (zh) * 2014-12-08 2016-06-15 爱思开海力士有限公司 具有穿通通孔和金属层的电连接的半导体装置及层叠方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831155B2 (en) * 2016-03-11 2017-11-28 Nanya Technology Corporation Chip package having tilted through silicon via
KR102467030B1 (ko) * 2018-01-17 2022-11-14 삼성전자주식회사 반도체 패키지 및 그 패키지를 포함한 반도체 장치
KR20200047930A (ko) 2018-10-26 2020-05-08 삼성전자주식회사 테스트 패드를 포함하는 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332440A (ja) * 2002-05-07 2003-11-21 Megic Corp 高性能サブシステムの設計および組立体
US20110266683A1 (en) * 2010-04-30 2011-11-03 Tao Feng Stackable Power MOSFET, Power MOSFET Stack, and Process of Manufacture
CN102263089A (zh) * 2010-05-27 2011-11-30 海力士半导体有限公司 具有多芯片结构的半导体集成电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943056B2 (en) * 2002-04-16 2005-09-13 Renesas Technology Corp. Semiconductor device manufacturing method and electronic equipment using same
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP5048230B2 (ja) * 2005-03-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
DE102005056907B3 (de) * 2005-11-29 2007-08-16 Infineon Technologies Ag 3-dimensionales Mehrchip-Modul
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
KR101176187B1 (ko) * 2007-11-21 2012-08-22 삼성전자주식회사 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법
JP5342154B2 (ja) * 2008-02-25 2013-11-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8546188B2 (en) * 2010-04-09 2013-10-01 International Business Machines Corporation Bow-balanced 3D chip stacking
US8304913B2 (en) * 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US20120133381A1 (en) * 2010-11-30 2012-05-31 Electro Scientific Industries, Inc. Stackable semiconductor chip with edge features and methods of fabricating and processing same
US8866281B2 (en) * 2012-07-19 2014-10-21 Nanya Technology Corporation Three-dimensional integrated circuits and fabrication thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332440A (ja) * 2002-05-07 2003-11-21 Megic Corp 高性能サブシステムの設計および組立体
US20110266683A1 (en) * 2010-04-30 2011-11-03 Tao Feng Stackable Power MOSFET, Power MOSFET Stack, and Process of Manufacture
CN102263089A (zh) * 2010-05-27 2011-11-30 海力士半导体有限公司 具有多芯片结构的半导体集成电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105679732A (zh) * 2014-12-08 2016-06-15 爱思开海力士有限公司 具有穿通通孔和金属层的电连接的半导体装置及层叠方法

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