JP2001244287A - 半導体装置およびその製造方法 - Google Patents
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Abstract
コスト低減と、再配線からポスト,外部端子までの強度
を確保し信頼性の向上を図る。 【解決手段】 最終配線のパッド12領域に開孔された
保護絶縁層13とポリイミド層14を介して密着層1
5、Cuシード層16とCuメッキ法で成膜した再配線
層18を有し、該再配線層18上の所定領域に、高温ハ
ンダ材でなる第1のメタルボールを搭載し溶着した球状
ポスト20を形成し、更に周囲を封止樹脂21で包み、
且つ上面は研削され側面が弓形をなした該ポスト20の
露出した頭部に、ハンダ材でなる第2のメタルボールを
搭載し溶着した外部端子22が形成されている。
Description
エーハレベルのCSP(チップサイズパッケージ)型の
半導体装置及びその製造方法に関する。
小型化に伴い、搭載部品の小型,軽量化が要求され、L
SI等の半導体装置も、従来のウエーハ処理工程とパッ
ケージ組み立て工程を一本化したウエーハレベルのCS
Pの供給が行われるようになった。ウエーハレベルのC
SPの特徴は、従来の単チップから作られるCSPに比
べ、インタポーザ等の部品点数や工程数の削減による製
造コストを抑え、パッケージトータルの低コスト化を図
るものである。この技術は、例えば1999年の日経マ
イクロデバイス2月号p38〜p67や電子材料9月号
p21〜p85にその構造や工程概要が記載されてい
る。
に示す。
子が作り込まれたシリコン基板11のAl合金配線パッ
ド12上のシリコン窒化膜等の保護絶縁層13及びポリ
イミド層14を開孔した後に、CrやTiW等の密着層
15上にCuをそれぞれスパッタしてシード層16を形
成後、更にフォトレジスト17をマスクにCuを選択メ
ッキし、引き出し用の再配線層18を形成する。次に、
図7(B)に示すように、新たなフォトレジスト19を
マスクに100μm程度の厚いCu層と、バリア層31
を選択メッキして、バリアが積層されたCuポスト30
を形成する。次に、図8(A)に示すように、レジスト
19を剥離した後、再配線層18をマスクにシード層1
6、密着層15をエッチング除去すると、各々分離した
再配線が形成される。更に、図8(B)に示すように、
シリコン基板11全体の少なくとも表面を封止樹脂21
で密閉した後、該樹脂21を研削もしくは機械研磨によ
ってCuポスト30表面のバリア層31を露出させる。
更に自動移載機によって各ポスト30領域にハンダボー
ルを搭載し、ハンダボールがポスト30に溶着するよう
に熱処理を施し、外部端子22を形成する。その後電気
特性がチェックされチップ毎にダイシングし、携帯機器
類のマザーボード等に装着される。
問題を有する。
で、100μmを超すような厚いレジストのパターニン
グや長時間のメッキ工程を必要とし、コストと流動工数
が問題となる。更にCuポスト30は垂直に形成される
ため縦方向の引っ張り応力には弱く、特にフレキシブル
ボードに搭載した場合は再配線層18との剥離が生ずる
問題がある。一方、ポスト30にかかる圧縮応力をシリ
コン基板11表面の半導体素子に不具合を与えないよう
に、厚み数十〜100μm前後のポリイミド層14を敷
いて弾力を持たせているが、逆にこの結果ポストの上下
微動に伴い、パッド開孔部と再配線との接触部に応力が
集中し、樹脂封止や研削工程あるいはボードへの装着等
の後工程で、パッド12領域周辺に断線やクラックが生
じ易い。
すように研削しなくてはならず、封止樹脂の厚み,研削
量及びメッキ厚み等の管理項目が多く量産性も問題であ
る。
ーハレベルのCSP型の半導体装置において、工程の増
加を伴うことなく、低コストで信頼性の高い半導体装置
及びその製造方法を提供することにある。
の製造方法は、半導体装置の製造方法において、少なく
とも以下の工程(a)〜(d)を含むことを特徴とす
る。
の再配線層を施す工程 (b)前記再配線層の所望領域に球状ポストとなるメタ
ルボールを搭載する工程 (c)樹脂にて封止を行った後に、前記樹脂の所望量を
除去し前記ポストの一部を露出させる工程、及び (d)露出した前記球状ポストの上に外部端子を形成す
る工程。
最終配線の外部取り出し用パッド、あるいはダミーパッ
ド開孔部に再配線層を施し、その所望領域に第1のメタ
ルボールを搭載し、溶着させ、これを封止樹脂で包み、
研削もしくは機械研磨等によって一部を露出させた後、
更に第2のメタルボールを搭載し溶着することで、外部
端子が形成される。
引っ張り応力にも強いポストが形成でき、従って工数を
増加させることなく、簡易なプロセスによりコストの削
減と量産性及び信頼性の向上が図れる。
は、半導体ウエハーに対して行うことも、固片チップに
対して行うことも可能である。
層を選択メッキで形成する際に、第1のメタルボールを
搭載する領域にフォトレジストを残すことにより、再配
線層の金属がメッキされないようなへこみ部を同一工程
で形成し、このへこみ部が第1のメタルボールの搭載時
のアライメント誤差を吸収し、配置精度を向上するため
のガイドとしての役割をなす。このことによりメタルボ
ールの位置ずれや、又メタルボールがハンダ材でなる場
合は溶着温度がばらついてもハンダ流れを起こすことが
なく、ばらつきの少ない安定した球状ポストを確保する
ことができる。溶着条件のマージン拡大に加え、ポスト
の固定も確実に行われ接触不良等の低減が可能となる。
前記工程(c)において、前記樹脂の除去量は、上面か
ら球状ポストの最大径に達するまでとすることを特徴と
する。
は、前記工程(d)において、前記外部端子は、前記球
状ポストより融点の低い組成材料でなることを特徴とす
る。
球状ポスト及び外部端子としてハンダでなるメタルボー
ルを用いた場合は、熱処理によって再配線やポストに熱
印可することで溶着させるが、ポストとなる第1のメタ
ルボールの融点を、外部端子となる第2のメタルボール
の融点より高い材料を用いることで、外部端子自身の溶
着や、マザーボード等へ装着する際にポストの形状崩れ
に対して温度条件のマージンを広く設定することがで
き、歩留まりの良い組み立てが可能となる。
は、前記工程(d)の後に、ダイシングを施してチップ
毎に固片化する工程をさらに有することを特徴とする。
程(a)〜(d)を半導体ウエハーに対して行った場合
に適用される工程であり、前記工程(a)〜(d)を固
片チップに対して行った場合には適用されない。
球状ポスト及び外部端子としてハンダでなるメタルボー
ルを用いる場合に、内部にCuやNi等のハンダより融
点の高い核を持ったボールを用いることで外部端子の高
さや形状がばらつきが少なくなる。したがってボード搭
載時の歩留まりが改善され、更に核の浮遊によってマザ
ーボード等への装着時の応力緩和の役割も果たし、素子
への特性影響と装着条件の制御が容易となる。
ズパッケージ型の半導体装置であって、最終配線のパッ
ド開孔部から再配線層を施し、前記再配線層の所望領域
に封止樹脂で一部を囲まれたメタルボールでなる球状ポ
ストを有し、前記球状ポストの上に外部端子が形成され
てなることを特徴とする。
ポスト側面の形状は、シリコン基板に対して少なくとも
一部に垂直でない領域を持つことができ、ウエーハレベ
ルのCSPとして、例えば携帯機器のマザーボード等に
装着する場合の引っ張り応力に対して強度が確保され、
歩留まりや信頼性の向上が図れる。更に、ポストが配置
される領域の再配線層の少なくとも一部に、搭載するメ
タルボールの配置ガイドを設けることで、ポストの位置
制御と密着強度の向上が図れる。
もよいし、前記再配線層、前記球状ポスト、及び前記外
部端子が形成された後に半導体チップ毎に固片化されて
なるものでもよいし、半導体ウエハーを半導体チップ毎
に固片化した後に、前記再配線層、前記球状ポスト、及
び前記外部端子が形成されてなるものでもよい。
体ウエハー及び固片チップのいずれの態様であってもよ
い。
状ポスト及び前記外部端子は、搭載メタルボールで形成
されていることを特徴とする。
状ポスト及び前記外部端子を構成する搭載メタルボール
は、ハンダ材で形成されていることを特徴とする。
パッドから電極引き出し用の再配線層において、ポスト
あるいは外部端子が搭載される領域の再配線層の膜厚の
一部が、再配線層を主体的に形成する厚みより薄くなっ
ていることを特徴とする。
サイズパッケージ型の半導体装置であって、少なくとも
ポストあるいは外部端子は、表面がハンダ材で構成さ
れ、内部に該ハンダ材より融点の高い金属核を有するこ
とを特徴とする。
なるメタルボールで形成する場合に、外部端子は、球状
ポストより融点の低い組成材料とすることで、更には該
ボール内部に、ハンダより融点の高い、例えばCuやN
iあるいは合金等の核を保有させることで、外部端子の
形状ばらつきを抑え、ボード等への装着時の溶着時に応
力の緩和や装着条件マージンを広くとることが可能にな
り、歩留まりや信頼性の向上が図れる。
発明の第1の実施の形態に係る半導体装置の断面構造図
である。第1の実施の形態に係る半導体装置の構造を簡
単に説明する。シリコン基板11にはMOSトランジス
タ等の半導体素子が形成され、これらが層間絶縁膜を介
してAl合金等の金属で配線され、シリコン酸化膜やシ
リコン窒化膜等でなる最終保護絶縁層13で覆ってい
る。外部電極取り出しのために例えば最終配線の外部へ
の電極取り出し用のパッド12を設け、該保護絶縁層1
3の必要領域を開孔し、その上層に開孔部を除いて例え
ば数十〜100μm程度のポリイミド層14が、素子へ
の応力緩和のため積層されている。パッド12からはT
iWでなる密着層15とCuシード層16、更に数μm
厚みのCuをメッキ成膜した再配線層18を有する。再
配線層18上の所定領域には、第1のメタルボールを搭
載し熱処理によって溶着した球状ポスト20が形成さ
れ、その周囲をエポキシ等の封止樹脂21で包み、表面
はほぼ同一面で研削され、結果的にポスト20側面は弓
形をなしている。露出した頭部に第2のメタルボールを
搭載した外部端子22が、所望ポスト20上に溶着形成
されている。内部素子からパッド12、再配線層18、
球状ポスト20等を介して外部端子22に電気的接続が
なされる。
の製造方法を説明する。図2及び図3は、これを工程順
に説明するための概略断面図である。
等が形成されたシリコン基板11にパッド12を含むA
l合金の最終配線と、プラズマCVDによってシリコン
窒化膜等の保護絶縁層13を1000nm程度成膜し、
所望領域の該絶縁層13を選択エッチングして開孔す
る。更に応力緩和のため厚みが数十〜100μm程度の
ポリイミド層14を成膜しパッド開孔部を選択除去す
る。保護絶縁層13とポリイミド層14は同一フォトマ
スクで選択開孔してもよいが、パッド12周辺の開孔段
差形状をテーパー化し、後述する再配線工程での段切れ
を防ぐ為に、別工程で行なった。又、感光性ポリイミド
を用いるとポリイミド層の開孔工程が簡略化される。次
いで、数十〜100nm程度のTiW,100〜100
0nm程度のCuを連続スパッタして密着層15及びシ
ード層16を形成した後、フォトレジスト17をパター
ニングしここに数百〜数千nm程度の厚みのCuを選択
電界メッキし、Cu表面の酸化を防ぐためのキャップメ
タルとして例えばNiを薄く連続メッキした再配線層1
8を形成する。密着層15は、Tiwの他にCr,N
i,Ti,TiCu,Pt等高融点金属やその合金を適
用しても良い。またシード層16にはCuの他にNi、
AgやAuもしくはこれらの合金も適用できる。更にキ
ャップメタルとしてNiの他に、Au,Pt,Pd等や
その合金も適用できる。
ジスト17を剥離後、必要に応じフラックスを回転塗布
してから、再配線層18の所望領域に直径が100〜1
50μm程度の第1のメタルボール200を自動移載機
で搭載させる。ボール組成はPb85〜97wt%/S
nの組成でなる高温ハンダ材を用いた。
230℃程度の窒素雰囲気中で数〜10分ほどの熱処理
をするとメタルボール200が多少フローされて再配線
層18に溶着し球状ポスト20が形成される。
ーリングを用いて不要領域のシード層16と密着層15
を選択除去することで、再配線が各々分離される。この
除去工程には、王水、硝酸第二セリウムアンモニウムや
水酸化カリウムの水溶液等のウエットエッチでも良い
が、再配線を構成する各金属層のサイドエッチや、厚み
減少を考慮するとドライエッチャーやミーリング等によ
るエッチバックが好ましい。又、エッチバックの工程
は、メタルボールの搭載前の工程で行なってもよいが、
キャップメタルの減少等を考慮すると、球状ポスト20
を溶着した後が好ましい。
ド装置でエポキシ等の封止樹脂21で球状ポスト20が
充分覆うように封止し、更に、図3(B)に示すよう
に、グラインダーで該ポスト20が露出するように研削
する。この時の研削量の管理は、球状ポスト20の頂点
から最大径に達するまでの距離の1/5〜4/5の範囲
として、研削量のマージンは従来のCuポストを用いる
場合より十分に大きくできる。ここではポスト20が封
止樹脂21で上面から包まれるかたちをなすことがポイ
ントである。尚、樹脂21の研削にはグラインダーを用
いたがウエーハ状のシリコン基板全面を一括機械研磨す
る方式あるいは、酸素やCF4あるいはNF3もしくはこ
れらの混合ガスを用いたドライエッチャーによるエッチ
バックも応用可能である。
じフラックスを塗布し、Pb/Sn60〜70wt%の
低温ハンダ材でなる第2のメタルボール220を自動移
載機で必要な球状ポスト20上に配置し、170〜20
0℃程度の窒素雰囲気で熱処理させると、図1に示すよ
うに、球状ポスト20と溶着した外部端子22が形成さ
れる。第2のメタルボール220の大きさは、BGA
(Boll Grid Array)用に150〜300μm径を用い
たが、用途によって特に限定されない。外部端子22用
の第2のメタルボール220は、球状ポスト20に用い
る第1のメタルボール200より融点の低い材料を用い
た方が、熱処理時にポストの変形が少ないので、外部端
子形状のばらつきが少ない。又、外部端子としてメタル
ボール220を搭載する代わりに、印刷法、メッキ法や
メタルジェット法による外部端子用のハンダ層の形成も
考えられるが、工数やコスト、形状再現性はボール搭載
法に劣る。
側面は弓形を保って封止樹脂21で包み込まれるように
固定されている。従って後工程で生ずる各方向からの応
力に対しても、ポスト20の密着力が確保され、特に従
来に比べ引っ張り方向の応力に対する密着力は大幅に改
善され、歩留まりや信頼性の向上が図れた。又、ポスト
20の形成においては、厚いCu層の為のメッキやフォ
ト工程を必要とせず、スループットやコストの改善がな
される。更に外部端子22を構成する材料の融点をポス
ト20の構成材料のそれより低くし、外部端子22の形
状安定化も含めマザーボード等へのCSP装着歩留まり
と信頼性が確保される。
00を再配線層18上に搭載して球状ポストを形成する
が、搭載時のアライメント誤差や、熱処理時にボールが
所定位置から外れてしまうことがまれにあった。従っ
て、図4(A)に示すように、再配線層18を形成する
為のフォト工程で、再配線層を形成する領域の更に内部
にパターンレジスト170を同一工程で形成しておき、
Cuメッキで再配線層18とNiのキャップ層を選択メ
ッキしてからレジスト17,170を剥離すると、図4
(B)に示すように、第1のメタルボール200を搭載
する再配線層18領域に、へこみ部40を形成すること
ができる。次にフラックスを回転塗布し、その上部にハ
ンダ材でなる第1のメタルボール200を自動搭載す
る。続いて、図5(A)に示すように、熱処理をすると
メタルボール200が多少フローされて再配線層18と
へこみ部40に溶着した球状ポスト20が形成される。
ーリング等を用いて不要領域のシード層16と密着層1
5を選択除去することで、再配線が各々分離される。
装置でエポキシ等の封止樹脂21で球状ポスト20を充
分覆うように封止した後、グラインダーで、該ポスト2
0を露出させ、且つポスト20が封止樹脂21で上面か
ら包まれるかたちをなすように研削し、ハンダ材でなる
第2のメタルボール220を自動移載機で必要な球状ポ
スト20上に配置し、170〜200℃程度のベルト炉
を用いて熱処理させると、球状ポスト20と溶着した外
部端子22が形成される。第1のメタルボール200の
大きさは直径が100〜150μm,第2のメタルボー
ル220の大きさは150〜300μm径を用いたが、
用途によって特に限定されるものではない。
メタルボールの搭載アライメント誤差が数〜10μm位
あっても、へこみ部40が第1のメタルボール200の
ガイドとなって、ポスト20の想定座標位置に落とし込
み配列することができる。更にフラックスを塗布する場
合は、へこみ部40がフラックス溜りとなるため、塗布
厚みを従来の1/2以下にしても、密着性や形状等に問
題は発生しなかった。
置のばらつきで温度が高くなってしまった場合に再配線
層18の表面をハンダが流れてしまうような現象がなく
なり、更に再配線層18とポスト20との密着面積が増
し強度も大きくなった。このように、工程を増加するこ
となく、ポストの密着強度や形状の安定化と、フラック
スコスト低減が可能となり、量産性の半導体装置を提供
できた。更にポストを持たず、直接外部端子を再配線層
から取り出すような構造を採る場合にも、このへこみ部
40の形成は、フラックスの溜り,あるいはハンダ材の
位置や形状安定化に有効であった。
となるメタルボールは、ハンダ材を用いたが、図6に示
すように、内部に融点の高いNi核50を含み、外周が
従来のハンダ材で覆われたボールを試作適用した結果、
従来の場合に比べポスト20や外部端子22の形状の安
定化が図れた。マザーボードへCSPを装着する工程に
おいては、ハンダ溶着の際に核の浮遊運動によ、外部端
子に高さがばらついても確実な接触と固定が確保され、
その結果溶着圧力や温度制御マージンが広がり、組み立
て歩留まりの向上が図れた。
は、半導体装置の配線がAl合金で構成された場合につ
いて説明したが、Cuや高融点金属材料もしくはそれら
の積層や合金配線層で形成されたものでも可能で、さら
に配線層の形成がダマシン法で行われる半導体装置にも
適用できる。特にCuを用いたダマシン配線にCuやN
iの再配線を形成する場合は、平坦性やパッド材との密
着相性が良好である。
n系ハンダのほかに、Pbを含まないハンダ材としてS
nにAg、CuやBi等を含む組成のハンダの適用も可
能であり、更にハンダ意外の材料として、Ni,Cu,A
uやその他高融点金属、あるいは各種合金を素材とする
ボールの適用も可能である。
てはベルト炉を用いていたが、ボール自動移載機におい
て、基板を加熱しながらボ−ル搭載と同時に加熱処理を
行ない、続けて溶着することもできる。
ハレベルのCSPにおて、搭載されたメタルボールによ
って球状ポスト及び外部端子が形成され、更に該ポスト
を封止樹脂で包むかたちとして、再配線からポストおよ
び外部端子強度を大きくし信頼性の高い半導体装置を低
コストで供給することができる。更にハンダ外部端子内
部に、該ハンダ材より高い融点の金属核を保有させるこ
とや、球状ポスト直下の再配線層に、メタルボールの配
列ガイドのためのへこみ部を形成すること等により、更
に各構成部材の形状ばらつきを抑え、CSPをマザーボ
ードへ装着する際の歩留まり向上や、半導体素子へ加わ
る応力緩和が図れ、信頼性が高く量産性に富んだ微細C
SP型の半導体装置を供給できる。
の断面構造面である。
の製造方法の一例を工程順に示す断面構造図である。
の実施の形態に係わる半導体装置の製造方法の一例を工
程順に示す断面構造図である。
製造方法の一例を工程順に示す断面構造図である。
実施の形態に係わる半導体装置の製造方法の一例を工程
順に示す断面構造図である
置を示す断面構造図である。
示す断面構造図である。
装置の製造方法の一例を工程順に示す断面構造図であ
る。
Claims (12)
- 【請求項1】半導体装置の製造方法において、少なくと
も以下の工程(a)〜(d)を含むことを特徴とする半
導体装置の製造方法。 (a)最終配線パッドから電極引き出し用の再配線層を
施す工程 (b)前記再配線層の所望領域に球状ポストとなるメタ
ルボールを搭載する工程 (c)樹脂にて封止を行った後に、前記樹脂の所望量を
除去し前記球状ポストの一部を露出させる工程、及び (d)露出した前記球状ポストの上に外部端子を形成す
る工程。 - 【請求項2】請求項1において、 前記工程(c)において、前記樹脂の除去量は、上面か
ら球状ポストの最大径に達するまでとすることを特徴と
する半導体装置の製造方法。 - 【請求項3】請求項1において、 前記工程(d)において、前記外部端子は、前記球状ポ
ストより融点の低い組成材料でなることを特徴とする半
導体装置の製造方法。 - 【請求項4】請求項1において、 前記工程(d)の後に、ダイシングを施してチップ毎に
固片化する工程をさらに有することを特徴とする半導体
装置の製造方法。 - 【請求項5】チップサイズパッケージ型の半導体装置で
あって、最終配線のパッド開孔部から再配線層を施し、
前記再配線層の所望領域に封止樹脂で一部を囲まれたメ
タルボールでなる球状ポストを有し、前記球状ポストの
上に外部端子が形成されてなることを特徴とする半導体
装置。 - 【請求項6】請求項5において、 前記半導体装置は、半導体ウエハーであることを特徴と
する半導体装置。 - 【請求項7】請求項5において、 前記再配線層、前記球状ポスト、及び前記外部端子が形
成された後に半導体チップ毎に固片化されてなることを
特徴とする半導体装置。 - 【請求項8】請求項5において、 半導体ウエハーを半導体チップ毎に固片化した後に、前
記再配線層、前記球状ポスト、及び前記外部端子が形成
されてなることを特徴とする半導体装置。 - 【請求項9】請求項5において、 前記球状ポスト及び前記外部端子は、搭載メタルボール
で形成されていることを特徴とする半導体装置。 - 【請求項10】請求項9において、 前記球状ポスト及び前記外部端子を構成する搭載メタル
ボールは、ハンダ材で形成されていることを特徴とする
半導体装置。 - 【請求項11】最終配線パッドから電極引き出し用の再
配線層において、ポストあるいは外部端子が搭載される
領域の再配線層の膜厚の一部が、再配線層を主体的に形
成する厚みより薄くなっていることを特徴とする半導体
装置。 - 【請求項12】チップサイズパッケージ型の半導体装置
であって、少なくともポストあるいは外部端子は、表面
がハンダ材で構成され、内部に該ハンダ材より融点の高
い金属核を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000055864A JP3750468B2 (ja) | 2000-03-01 | 2000-03-01 | 半導体ウエハーの製造方法及び半導体装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000055864A JP3750468B2 (ja) | 2000-03-01 | 2000-03-01 | 半導体ウエハーの製造方法及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001244287A true JP2001244287A (ja) | 2001-09-07 |
JP3750468B2 JP3750468B2 (ja) | 2006-03-01 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000055864A Expired - Fee Related JP3750468B2 (ja) | 2000-03-01 | 2000-03-01 | 半導体ウエハーの製造方法及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3750468B2 (ja) |
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JP3750468B2 (ja) | 2006-03-01 |
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Legal Events
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101216 Year of fee payment: 5 |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101216 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111216 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
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