JP2000195862A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000195862A JP2000195862A JP10369700A JP36970098A JP2000195862A JP 2000195862 A JP2000195862 A JP 2000195862A JP 10369700 A JP10369700 A JP 10369700A JP 36970098 A JP36970098 A JP 36970098A JP 2000195862 A JP2000195862 A JP 2000195862A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resin layer
- groove
- insulating resin
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
る。 【解決手段】 Cuより成る配線層7、メタルポスト8
を被覆する絶縁樹脂層Rを第1の溝にも形成する。そし
て第1の溝TCの形成により発生する強度劣化を絶縁樹
脂層Rにより改善する。またダイシングブレードDCを
幅狭で形成すれば、絶縁樹脂層でダイシング時に露出す
る界面を被覆保護できる。
Description
その製造方法に関し、特にチップサイズパッケージとそ
の製造方法に関する。チップサイズパッケージ(Chip S
ize Package)は、CSPとも呼ばれ、チップサイズと
同等か、わずかに大きいパッケージの総称であり、高密
度実装を目的としたパッケージである。本発明は、CS
Pの耐湿性の改善に関するものである。
ll Grid Array)と呼ばれ、面状に配列された複数のハ
ンダボールを持つ構造、ファインピッチBGAと呼ば
れ、BGAのボールピッチを更に狭ピッチにして外形が
チップサイズに近くなった構造等が知られている。
ス」1998年8月号 44頁〜71頁に記載されたウ
エハーCSPがある。このウエハーCSPは、基本的に
は、チップのダイシング前に配線やアレイ状のパッドを
ウエハープロセス(前工程)で作り込むCSPである。
この技術によって、ウエハープロセスとパッケージ・プ
ロセス(後工程)が一体化され、パッケージ・コストが
大幅に低減できるようになることが期待されている。
再配線型がある。封止樹脂型は、従来のパッケージと同
様に表面を封止樹脂で覆った構造であり、チップ表面の
配線層上にメタルポストを形成し、その周囲を封止樹脂
で固める構造である。
ると、プリント基板との熱膨張係数の差によって発生し
た応力がメタルポストに集中すると言われているが、樹
脂封止型では、メタルポストが長くなるため、応力が分
散されると考えられている。
封止樹脂を使わず、再配線を形成した構造である。つま
りチップ51の表面にAl電極52、配線層53、絶縁
層54が積層され、配線層53上にはメタルポスト55
が形成され、その上に半田ボール56が形成されてい
る。配線層53は、半田ボール56をチップ上に所定の
アレイ状に配置するための再配線として用いられる。
程度と長くし、これを封止樹脂で補強することにより、
高い信頼性が得られる。しかしながら、封止樹脂を形成
するプロセスは、後工程において金型を用いて実施する
必要があり、プロセスが複雑になる。
純であり、しかも殆どの工程をウエーハプロセスで実施
できる利点がある。しかし、なんらかの方法で応力を緩
和し信頼性を高めることが必要とされている。
したものであり、Al電極52が露出した開口部を形成
し、この開口部には、メタルポスト55とアルミ電極5
2との間にバリアメタル58を少なくとも一層形成し、
このメタルポスト55の上に半田ボール56が形成され
ている。
て、メタルポスト55を完全に覆うようにポリイミド樹
脂を塗布し、硬化後にその上面を研磨して、前記メタル
ポストの頭部を露出させ、この露出部に半田ボールを形
成した後、このポリイミド樹脂と一緒にダイシングして
個々のチップにしていた。
側面は、Al電極52の下層に形成される絶縁層(例え
ばBPSG膜)と絶縁樹脂層との界面が位置し、絶縁層
の吸湿性が高いため、この界面より湿気が侵入し、素子
の劣化が生じてしまう問題があった。
N4膜、絶縁樹脂層54とSiO2膜等は、その熱膨張
係数が異なるため、その界面に湿気等が侵入し、絶縁樹
脂層の剥離等が発生する問題もあった。
る。
みてなされ、第1に、チップの周囲に設けられ、前記チ
ップを構成する半導体基板にまで到達した第1の溝と、
前記第1の溝を埋める第1の絶縁樹脂層と、前記第1の
溝の前記第1の絶縁樹脂層内に形成された第2の溝で個
々のチップに分離されるダイシングラインとを具備する
事で解決するものである。
れ、ここの第1の溝よりも幅狭でダイシングする事によ
り、絶縁樹脂層rとパッシベーション膜、パッシベーシ
ョン膜と層間絶縁膜またはこれよりも下層の界面を絶縁
樹脂層Rで保護することができる。従って製品としての
耐湿性、耐環境性の向上が実現できる。第2に、メタル
ポストの下層に、配線層を設ける事で解決するものであ
り、配線層を採用するCSPにも適用可能となる。第3
に、第1の絶縁樹脂層と第2の絶縁樹脂層を、同一材料
より成す事で解決するものであり、第1の溝も含めて第
1の絶縁樹脂層でカバーすることができ、しかも第1の
溝が形成されることによるウェハ強度も第1の絶縁樹脂
層を埋め込むことで維持させることができる。
記半導体基板がハーフカットされて構成する事で解決す
るものであり、エッチングによる第1の溝の形成よりも
大幅に簡略化できる。
し、前記ウェハをハーフカットする第1の溝を形成し、
前記第1の絶縁層、前記配線層、前記メタルポストおよ
び前記第1の溝を含むウェハ表面に樹脂から成る絶縁層
を被覆し、前記第1の溝内に形成された絶縁層を残し、
前記ウェハをフルカットする事で解決するものである。
る半導体基板まで到達するように形成することで解決す
るものである。
層を埋め込むことでウェハ全体の強度を維持でき、更に
は、図9のように第1の溝の側面とダイシングした後の
側面との間に前記第1の絶縁樹脂層が残存しているの
で、従来ダイシングしたことにより発生する界面が第1
の絶縁樹脂層で覆われることになる。
説明する。
ンディングタイプのICチップに於いて、最上層のメタ
ル(ボンディングパッドとしても機能する部分)の部分
であり、このAl電極1のコンタクトホールCが形成さ
れる層間絶縁膜を図番2で示す。
メタルが複数層で形成され、例えばトランジスタ(MO
S型のトランジスタまたはBIP型のトランジスタ)、
拡散領域、ポリSiゲートまたはポリSi等とコンタク
トしている。
いるが、BIPでも実施できる事は言うまでもない。
メタル…と呼ばれるICである。
増加するに連れて、層間絶縁膜2の下層には、メタルと
絶縁層、絶縁層とこの上下に形成される別の絶縁層の界
面があり、この界面が後述する第1の溝に露出してい
る。
す。ここでパッシベーション膜3は、Si窒化膜、エポ
キシ樹脂またはポリイミド等でなり、更にこの上には、
絶縁樹脂層rが被覆されている。この絶縁樹脂層rは、
後述するようにフラット性を実現できるため、配線層7
をフラットにすることができ、半田ボールの高さを一定
にしている。特にシート付きの収縮樹脂を採用する場
合、硬化前のフィルムを板状の加圧装置で加圧した際、
メタルポスト8頭部の高さが均一となるので全てのメタ
ルポスト頭部を加圧部に当接できるため、精度の高いメ
タル露出が可能となる。詳細はプロセスにて説明する。
またAl電極1上には、窒化Ti膜5が形成されてい
る。
窒化Ti膜5を露出する開口部Kが形成され、ここに
は、配線層7のメッキ電極(シード層)としてCuの薄
膜層6が形成される。そしてこの上には、Cuメッキに
より形成される配線層7が形成される。
樹脂から成る樹脂層Rが形成される。ただし、図面上で
は省略しているが、樹脂層Rと配線層7、樹脂層Rとメ
タルポスト8の界面にはSi3N4膜が設けられても良
い。
れば実施可能であり、特に熱硬化性樹脂として、アミッ
ク酸フィルム、ポリイミド系、エポキシ系の樹脂が好ま
しい。また熱可塑性樹脂であれば、熱可塑性ポリマー
(日立化成:ハイマル)等が好ましい。またアミック酸
フィルムは30〜50%の収縮率である。ここで樹脂R
は、液状のアミック酸を主材料としたものが用意され、
ウェハ全面にスピンオンされる。厚さは20〜60μm
程度である。その後、この樹脂Rは、熱硬化反応により
重合される。温度は、300°C以上である。しかし熱
硬化前のアミック酸より成る樹脂は、前記温度の基で活
性に成り、Cuと反応し、その界面を悪化させる問題が
ある。しかし、配線層の表面にSi3N4膜を被覆する事
により、このCuとの反応を防止することができる。こ
こでSi3N4膜の膜厚は、1000〜3000Å程度で
ある。
膜で、SiO2膜は、Si3N4膜に比べバリア性に劣
る。しかしSiO2膜を採用する場合は、Si3N4膜よ
りもその膜厚を厚くする必要がある。またSi3N4膜
は、プラズマCVD法で形成できるので、そのステップ
カバレージも優れ、好ましい。更に、メタルポスト8を
形成した後、樹脂層Rを被覆するので、前記Si3N4膜
を形成するとCuから成る配線層7とアミック酸を主材
料とする樹脂層の反応を防止するばかりでなく、Cuか
ら成るメタルポスト8とアミック酸を主材料とする樹脂
層Rの反応も防止できる。
態の樹脂層Rを硬化すると、硬化の際中に収縮し、図7
の様に大幅にその膜厚が減少するものである。従って樹
脂層Rの表面は、メタルポスト8の頭部よりも下端に位
置し、メタルポスト8が露出されることになる。従っ
て、樹脂層Rを削り、頭部を露出させる必要がない。ま
たこの研磨工程で頭部を均一に露出させることは、非常
に難しい制御を必要とするが、樹脂の収縮により簡単に
露出させることができる。
を塗布し、硬化後にメタルポスト8の頭部を露出させる
ために研磨しても良い。
の頭部が顔を出し、メタルポスト8の頭部にバリアメタ
ルを形成することができる。特にここでは、Ni10、
Au11が無電解メッキで形成されている。
田ボールが形成されると、酸化されたCuが原因で半田
ボールとの接続強度が劣化する。また酸化防止のために
Auを直接形成すると、Auが拡散されるため、間にN
iが挿入されている。NiはCuの酸化防止をし、また
AuはNiの酸化防止をしている。従って半田ボールの
劣化および強度の劣化は抑制される。
ル12が形成される。
いて説明する。半田ボールは、予めボール状の半田が別
途用意され、メタルポスト8に固着されるものであり、
半田バンプは、配線層7、メタルポスト8を介して電解
メッキで形成されるものである。半田バンプは、最初は
厚みを有した膜として形成され、後熱処理により球状に
形成されるものである。
かれるので、電解メッキは採用できず、実際は半田ボー
ルが用意される。
個々の周囲には、TCで示す第1の溝が形成され、この
溝に絶縁樹脂層が埋め込まれている。ここでは工程の簡
略化から樹脂層Rと同一のものが形成されているが、工
程の簡略化を考慮しなければ同一である必要はない。
となる所であり、第1の溝TCよりも幅狭でなるダイシ
ングブレードDCによりフルカットされる。つまり少な
くとも半導体基板に到達した第1の溝TCとフルカット
ラインDLとの間には樹脂層が配置され、耐湿劣化を引
き起こす各層の界面端部を覆うことができ、素子劣化の
防止が可能となる。
厚みを有する。また前述したように第1の溝TCは、図
8の基板表面から半導体基板(Si基板)に到達してい
れば良く、ウェハの厚みも考慮すれば、溝の深さは、S
i基板から1〜100μm程度が好ましい。
その製造方法について説明する。
れた半導体基板(ウエーハ)を準備する。ここでは、前
述したように1層メタル、2層メタル・・のICで、例
えばトランジスタのソース電極、ドレイン電極が一層目
のメタルとして形成され、ドレイン電極とコンタクトし
たAl電極1が2層目のメタルとして形成されている。
膜2の開口部Cを形成した後、ウェハ全面にAlを主材
料とする電極材料、窒化Ti膜5を形成し、ホトレジス
トをマスクとして、Al電極1と窒化Ti膜5を所定の
形状にドライエッチングしている。
この後開口した開口部Cの上からバリアメタルを形成す
るのと違い、バリアメタルとしての窒化Ti膜も含めて
ホトレジストで一度に形成でき、工程数の簡略が可能と
なる。
薄膜層6のバリアメタルとして機能している。しかも窒
化Ti膜は、反射防止膜として有効であることにも着目
している。つまりパターニングの際に使用されるレジス
トのハレーション防止としても有効である。ハレーショ
ン防止として最低1200Å〜1300Å程度必要であ
り、またこれにバリアメタルの機能を兼ね備えるために
は、2000Å〜3000Å程度が好ましい。これ以上
厚く形成されると、今度は窒化Ti膜が原因で発生する
ストレスが発生する。
ングされた後、全面にパッシベーション膜3が被覆され
る。パッシベーション膜として、ここではSi3N4膜が
採用されているが、ポリイミド等も可能である。(以上
図1参照)続いて、パッシベーション膜3の表面に絶縁
樹脂層rが被覆される。この絶縁樹脂層は、ここでは、
ポジ型の感光性ポリイミド膜が採用され、約3〜5μm
程度が被覆されている。そして開口部Kが形成される。
この感光性ポリイミド膜を採用することで、図2の開口
部Kのパターニングに於いて、別途ホトレジストを形成
して開口部Kを形成する必要が無くなり、ガラス製のホ
トマスク、メタルマスクの採用により工程の簡略化が実
現できる。もちろんホトレジストでも可能である。しか
もこのポリイミド膜は、平坦化の目的でも採用されてい
る。つまり半田ボール12の高さが全ての領域において
均一である為には、メタルポスト8の高さが全て於いて
均一である必要があり、配線層7もフラットに精度良く
形成される必要がある。その為にポリイミド樹脂を塗布
し、ある粘度を有した流動性を有する樹脂である故、硬
化前に所望の時間放置することでその表面をフラットに
している。
パッドも兼ね、半田ボール(半田バンプ)から成るチッ
プサイズパッケージとして形成しない時は、ワイヤボン
ディングパッドとして機能する部分である。(以上図2
参照)続いて全面にCuの薄膜層6を形成する。このC
uの薄膜層6は、後に配線層7のメッキ電極となり、例
えばスパッタリングにより約1000〜2000Å程度
の膜厚で形成される。
1を塗布し、配線層7に対応するホトレジストPR1を
取り除く。(以上図3参照) 続いて、このホトレジストPR1の開口部に露出するC
uの薄膜層6をメッキ電極とし、配線層7を形成する。
この配線層7は機械的強度を確保するために2〜5μm
程度に厚く形成する必要がある。ここでは、メッキ法を
用いて形成したが、蒸着やスパッタリング等で形成して
も良い。
る。(以上図4参照) 続いて、メタルポスト8が形成される領域を露出したホ
トレジストが形成され、この露出部に電解メッキでCu
のメタルポスト8が形成される。これもCuの薄膜層6
がメッキ電極として活用される。このメタルポストは、
30〜40μm程度の高さに形成される。
て、スパッタリングが考えられる。
色々と考えられるが、第1のタイミングとしてメタルポ
ストの形成後が考えられる。ここでは、ホトレジストP
R2に第1の溝TCのラインが露出されるように形成さ
れていれば、このTCの露出部に沿ってダイシングが可
能となる。また別途第1の溝TCのみを露出させるホト
レジストを形成すればエッチングによっても形成でき
る。
をマスクとしてCuの薄膜層6を除去する。(以上図6
参照) 次に示す工程は、図面では省略したが、配線層7、メタ
ルポスト8も含めて全表面にプラズマCVD法でSi3
N4膜被着しても良い。
脂RとCuが熱により反応する。そのためこの界面が劣
化する問題を有している。従って配線層7、メタルポス
ト8は、全てこのSi3N4膜でカバーする必要がある。
このSi3N4膜は、界面の劣化が発生しない場合は、も
ちろん省略が可能である。
i3N4膜を形成すれば、配線層7、メタルポスト8も含
めてカバーすることができる。またパターニングされて
露出している側面Mも一緒に保護する必要があるが、こ
こでは、両者をパターニングした後にSi3N4膜を被覆
するので、側面Mも一緒に保護される。
ングとして、前記Si3N4膜を形成した後でも良い。
で、この状態で第1の溝TCをダイシングしたり、また
はエッチングできる。Si3N4膜がウェハ全面に形成さ
れてあるため、メタルポスト8の酸化を防止することが
できる。
樹脂層Rを第1の溝に埋め込む必要から、樹脂層Rを被
覆する前に第1の溝TCを形成する必要がある。
熱硬化反応が終わるとその膜厚が大きく減少するもので
ある。
いてフラット性を実現でき、また膜厚の減少故に、メタ
ルポスト頭部より下端に位置される。
ある。一般に粘性のある樹脂をディスペンサで塗布する
と、脱泡してあっても中に気泡を取り込んでしまう問題
がある。気泡を取り込んだまま焼結すると、これからの
工程やユーザー側での高温雰囲気使用で気泡が破裂する
問題がある。
スピンで20〜30μm程度の膜厚に形成できるように
その粘性を調整してある。この結果、この膜厚よりも大
きな気泡は、膜の厚みが薄い故に弾けて消える。またこ
の膜厚よりも小さい気泡も、スピンオンの遠心力で外部
へ飛ばされる樹脂と一緒に外に飛ばされ、気泡無しの膜
が形成できる。
程度を必要とし、この場合、前述した原理を採用し、ス
ピンオンで複数回に分けて塗布し、気泡を取り除きなが
ら形成することができる。
ペンサで塗布しても良い。
の際に収縮することである。一般に樹脂は、硬化後に於
いて、ある程度の収縮をしている。しかし本絶縁樹脂層
Rは、ベーク中に収縮し、絶縁樹脂層Rの表面がメタル
ポスト8の頭部よりも下端に位置される。従ってメタル
ポスト8の頭部が露出されるので、半田ボールの固着が
可能となる。
メタルポスト8の側面も含めて露出率を大きくする必要
があるが、これも絶縁樹脂層Rの塗布量をコントロール
することで露出率をコントロールすることができる。
極薄い膜が残存する場合もあるが、この場合は、簡単に
その表面を研磨またはプラズマアッシングすればよい。
特に前述したようにメタルポストの高さが均一になって
いるので、フラット性のある研磨板を採用すれば、全て
の頭部をクリーンにできる。
る程度に半硬化し、メタルポスト8の頭部近傍まで研磨
してから、完全に硬化しても良い。この場合、メタルポ
スト8の頭部には極薄い膜しか残存しないので、絶縁樹
脂層Rの収縮率が小さくても、絶縁樹脂層の収縮でメタ
ルポストを露出させることができる。つまり樹脂の収縮
率により、メタルポスト8の上に配置できる膜厚が決ま
るため、それに応じて研磨するか、しなくてすむか、ま
たどの程度研磨するかを決定しメタルポストを露出させ
ればよい。
メタルポストの頭部にSi3N4膜が形成されているの
で、この場合は、ウエットエッチング、ドライエッチン
グまたは研磨で取り除かれる。
Auがメッキされる。ここではCuの薄膜層6が配線層
7をマスクとして取り除かれているので、無電解メッキ
が採用され、Niが約1μm、Au11が約5000Å
で形成される。
部の上層まで絶縁樹脂層を塗布し、これを研磨してゆく
と、メタルポストの頭出しが非常に難しい。またAu
は、5000Å程度の膜厚で最上層にあるため、フラッ
トな研磨が実現されなければ、あるポストはAuが出て
おり、また別のポストは、Auの上に絶縁樹脂層がかぶ
さり、また別のポストはAuが削られている状態を作っ
てしまう。つまりNiの酸化も兼ねているため、半田ボ
ールの固着ができている所、弱い所、全くできない所が
発生する。
ので、バリアメタル10、11が精度高く形成でき、半
田ボール12の固着性も良好になる。
述しているように研磨しても良い。つまり樹脂層Rでメ
タルポスト8を完全に覆い、その後メタルポスト8が露
出されるまで研磨しても良い。この研磨工程も樹脂層R
が第1の溝を埋めているので、クラック等を防止するこ
とができる。(以上図7参照) 更に図示していないがウェハ表面を保護シートで覆い、
矢印のようにバックグラインドし、ウェハの厚みを薄く
する。
た後、ウェハ裏面に樹脂を被覆しても良い。これは、バ
ックグラインドの際に発生する傷が原因で発生するウェ
ハのカケを防止するものであると同時に、絶縁樹脂層R
の収縮により発生するウェハの反りを防止するものであ
る。
るため、裏面にも同程度の厚みの樹脂層Rが設けられる
必要がある。また絶縁樹脂層rも考慮され、少なくとも
樹脂層Rの膜厚と同程度かこれよりも厚く、最大樹脂層
Rと樹脂層rの厚み程度の膜厚が必用である。またこの
後にダイシングされるので、チップのカケに対する保
護、チップサイズが大きい場合の反りを考慮すれば、こ
の裏面に形成された保護樹脂も製品として残存させる事
もできる。(以上図8参照) 最後に、用意した半田ボール12を位置合わせして搭載
し、リフローする。そして、半導体基板をダイシング工
程により、スクライブラインに沿ってチップに分割し、
チップサイズ・パッケージとして完成する。
シングの前である。
ころであり、第1の溝TCよりも幅狭のダイシングブレ
ードDCを用意し、これを用いて第1の溝のほぼセンタ
ーでフルカットする。第1の溝TCは、例えば半導体基
板まで到達しているハーフカットで実現されているた
め、半導体基板から上層に形成される各層の界面端部
は、前記樹脂層Rで保護されてCSPとなる。
が、樹脂封止型でも実施できることは言うまでもない。
30付きのフィルムFを採用しても良い。
タルポスト8がウェハ全体にある様子を示し、図7の構
成を模式的に示している。上層には、例えばテフロンシ
ート30にアミック酸から成る絶縁樹脂層31が塗布さ
れてフィルムFとなっている。図12に於いて太線がシ
ート30である。前記フィルムFをウェハ全面に配置
し、上から平坦なプレス板を当接して押圧すると、絶縁
樹脂層31は、硬化前なので柔らかいため、前記メタル
ポスト全てを前記絶縁樹脂層31で覆うことができる。
(以上図13参照) 更に前記フィルムFを前記プレス板で押圧し、シート3
0がメタルポスト8に当接したら、その押圧をやめる。
この状態では、メタルポストの頭部とシート30との間
は、前記絶縁樹脂層31が押しのけられている。
させる。この硬化により絶縁樹脂層31は収縮し、その
表面がメタルポスト8の頭部よりも下端に位置すること
になる。ちょうど図8の状態にシート30が付いている
状態である。(以上図14参照) そして図15の様に、シート30を剥がせば、図7の構
造が実現できる。
図12の状態の時、真空排気することである。つまりフ
ィルムを貼り合わせるので、気泡が混入するからであ
る。二つ目は、前記プレス板で押圧するため、シート3
0とメタルポスト8の間の絶縁樹脂層31を排除できる
ことである。従って硬化後シート30を剥がせば、メタ
ルポスト8の頭部が露出できる。
く絶縁樹脂層31が残存する可能性があるが、その量は
微量であるため、簡単に研磨やプラズノアッシングすれ
ば完全に除去できる。しかも絶縁樹脂層r、Rを採用
し、ウェハ全体がフラットでありメタルポスト8頭部の
高さも均一であるため、前記研磨でウェハ全域に在るメ
タルポスト8の頭部を清浄にできる。
リアメタルの形成工程にはいる。
Pで説明してきたが、配線層を省略したCSP、つまり
図11の構造に於いても実現可能である。この場合、配
線層が省略されるだけであり、チップ周囲には第1の溝
が形成され、絶縁層と同一材料が第1の溝に埋め込まれ
ている。
1の絶縁樹脂層が埋め込まれ、ここの第1の溝よりも幅
狭でダイシングする事により、絶縁樹脂層rとパッシベ
ーション膜、パッシベーション膜と層間絶縁膜またはこ
れよりも下層の界面端部を絶縁樹脂層Rで保護すること
ができる。従って製品としての耐湿性、耐環境性の向上
が実現できる。
設けるCSPにも適用可能となる。
脂層を、同一材料より成す事で、工程が簡略化でき、し
かも第1の溝が形成されることによるウェハ強度の劣化
も第1の絶縁樹脂層を埋め込むことで維持させることが
できる。
記半導体基板がハーフカットされて構成する事で解決す
るものであり、エッチングによる第1の溝の形成よりも
大幅に簡略化できる。
絶縁樹脂層を埋め込むことでウェハ全体の強度を維持で
き、更には、図9のように第1の溝の側面とダイシング
した後の側面との間に前記第1の絶縁樹脂層が残存して
いるので、従来ダイシングしたことにより発生する界面
が第1の絶縁樹脂層で覆われることになる。
法を説明する図である。
法を説明する図である。
法を説明する図である。
法を説明する図である。
法を説明する図である。
法を説明する図である。
法を説明する図である。
法を説明する図である。
法を説明する図である。
図である。
図である。
た製造方法を説明する図である。
た製造方法を説明する図である。
た製造方法を説明する図である。
た製造方法を説明する図である。
明する図である。
Claims (6)
- 【請求項1】 金属材料から成る金属電極パッドに電気
的に接続されたメタルポストと、 前記チップの周囲に設けられ、前記チップを構成する半
導体基板にまで到達した第1の溝と、 前記第1の溝を埋める第1の絶縁樹脂層と、 前記メタルポストを含むチップ表面を被覆する熱硬化型
の第2の絶縁樹脂層と、 前記第2の絶縁樹脂層表面から露呈する前記メタルポス
トに固着された半田バンプと、 前記第1の溝の前記第1の絶縁樹脂層に形成された第2
の溝で個々のチップに分離されるダイシングラインとを
具備する事を特徴とする半導体装置。 - 【請求項2】 前記メタルポストの下層には、配線層が
設けられる請求項1に記載の半導体装置。 - 【請求項3】 前記第1の絶縁樹脂層と前記第2の絶縁
樹脂層は、同一材料より成る請求項1または請求項2に
記載の半導体装置。 - 【請求項4】 前記第1の溝は、ダイシングにより前記
半導体基板がハーフカットされて成る請求項1、請求項
2または請求項3に記載の半導体装置。 - 【請求項5】 金属電極パッドの一部を露出する第1の
開口部を有した第1の絶縁層をウェハに形成し、 前記第1の開口部から露出する前記金属電極パッドと接
続され、ウェハ表面に延在するCuより成る配線層を形
成し、 前記配線層を含むチップの周囲に位置し、前記ウェハを
ハーフカットする第1の溝を形成し、 前記第1の絶縁層、前記配線層および前記第1の溝を含
むウェハ表面に樹脂から成る絶縁層を被覆し、 前記絶縁層から露出した前記メタルポストに半田ボール
を形成し、 前記第1の溝内にに形成された絶縁層を残し、前記ウェ
ハをフルカットする事を特徴とする半導体装置の製造方
法。 - 【請求項6】 前記第1の溝は、前記ウェハを構成する
半導体基板まで到達している請求項5に記載の半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36970098A JP3706492B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36970098A JP3706492B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000195862A true JP2000195862A (ja) | 2000-07-14 |
JP3706492B2 JP3706492B2 (ja) | 2005-10-12 |
Family
ID=18495105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36970098A Expired - Fee Related JP3706492B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3706492B2 (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1622197A2 (en) * | 2004-07-29 | 2006-02-01 | Sanyo Electric Co., Ltd. | Method of manufacturing a semiconductor device |
KR100651076B1 (ko) | 2002-12-24 | 2006-11-30 | 가시오게산키 가부시키가이샤 | 반도체장치 |
JP2007317692A (ja) * | 2006-05-23 | 2007-12-06 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2007335424A (ja) * | 2006-06-12 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置の実装体および半導体装置の製造方法 |
JP2008130880A (ja) * | 2006-11-22 | 2008-06-05 | Casio Comput Co Ltd | 半導体装置の製造方法 |
US7498249B2 (en) | 2003-02-06 | 2009-03-03 | Nec Electronics Corp. | Method of forming a connecting conductor and wirings of a semiconductor chip |
US7518217B2 (en) | 2004-11-11 | 2009-04-14 | Yamaha Corporation | Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor |
JP2010034595A (ja) * | 2009-11-12 | 2010-02-12 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP2011071547A (ja) * | 2010-12-14 | 2011-04-07 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
CN102306635A (zh) * | 2004-11-16 | 2012-01-04 | 罗姆股份有限公司 | 半导体装置及半导体装置的制造方法 |
KR101742806B1 (ko) | 2015-11-18 | 2017-06-05 | (주)에프씨아이 | 보호 코팅막을 형성하는 반도체 제조방법 및 구조 |
-
1998
- 1998-12-25 JP JP36970098A patent/JP3706492B2/ja not_active Expired - Fee Related
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100651076B1 (ko) | 2002-12-24 | 2006-11-30 | 가시오게산키 가부시키가이샤 | 반도체장치 |
US7498249B2 (en) | 2003-02-06 | 2009-03-03 | Nec Electronics Corp. | Method of forming a connecting conductor and wirings of a semiconductor chip |
EP1622197A2 (en) * | 2004-07-29 | 2006-02-01 | Sanyo Electric Co., Ltd. | Method of manufacturing a semiconductor device |
EP1622197A3 (en) * | 2004-07-29 | 2009-07-01 | Sanyo Electric Co., Ltd. | Method of manufacturing a semiconductor device |
US7518217B2 (en) | 2004-11-11 | 2009-04-14 | Yamaha Corporation | Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor |
CN102306635A (zh) * | 2004-11-16 | 2012-01-04 | 罗姆股份有限公司 | 半导体装置及半导体装置的制造方法 |
US9312228B2 (en) | 2004-11-16 | 2016-04-12 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US11069591B2 (en) | 2004-11-16 | 2021-07-20 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US10431516B2 (en) | 2004-11-16 | 2019-10-01 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US9601441B2 (en) | 2004-11-16 | 2017-03-21 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US9111819B2 (en) | 2004-11-16 | 2015-08-18 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US8575764B2 (en) | 2004-11-16 | 2013-11-05 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US8786106B2 (en) | 2004-11-16 | 2014-07-22 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US8928156B2 (en) | 2004-11-16 | 2015-01-06 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
JP2007317692A (ja) * | 2006-05-23 | 2007-12-06 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2007335424A (ja) * | 2006-06-12 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置の実装体および半導体装置の製造方法 |
JP2008130880A (ja) * | 2006-11-22 | 2008-06-05 | Casio Comput Co Ltd | 半導体装置の製造方法 |
JP2010034595A (ja) * | 2009-11-12 | 2010-02-12 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP2011071547A (ja) * | 2010-12-14 | 2011-04-07 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
KR101742806B1 (ko) | 2015-11-18 | 2017-06-05 | (주)에프씨아이 | 보호 코팅막을 형성하는 반도체 제조방법 및 구조 |
Also Published As
Publication number | Publication date |
---|---|
JP3706492B2 (ja) | 2005-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6479900B1 (en) | Semiconductor device and method of manufacturing the same | |
US6326701B1 (en) | Chip size package and manufacturing method thereof | |
US6534387B1 (en) | Semiconductor device and method of manufacturing the same | |
US6605525B2 (en) | Method for forming a wafer level package incorporating a multiplicity of elastomeric blocks and package formed | |
US7265440B2 (en) | Methods and apparatus for packaging integrated circuit devices | |
JP3548061B2 (ja) | 半導体装置の製造方法 | |
US7468292B2 (en) | Method of making wafer level package structure by grinding the backside thereof and then forming metal layer on the ground side | |
US7420273B2 (en) | Thinned die integrated circuit package | |
JP3439144B2 (ja) | 半導体装置およびその製造方法 | |
US20040018713A1 (en) | Semiconductor component having encapsulated, bonded, interconnect contacts and method of fabrication | |
WO2000044043A1 (fr) | Dispositif a semi-conducteurs et son procede de fabrication | |
JP2003051580A (ja) | 半導体装置及びその製造方法 | |
US6555459B1 (en) | Method of manufacturing a semiconductor device | |
JP2000243754A (ja) | 半導体装置 | |
JP2000228420A (ja) | 半導体装置及びその製造方法 | |
JP3813367B2 (ja) | 半導体装置およびその製造方法 | |
JP2001127095A (ja) | 半導体装置及びその製造方法 | |
JP3706492B2 (ja) | 半導体装置およびその製造方法 | |
US6329288B1 (en) | Semiconductor device and manufacturing method thereof | |
JP2001168126A (ja) | 半導体装置とその製造方法 | |
JP3723364B2 (ja) | 半導体装置の製造方法 | |
JP4462664B2 (ja) | チップサイズパッケージ型の半導体装置 | |
JP2000243774A (ja) | 半導体装置の製造方法 | |
JP2001110828A (ja) | 半導体装置の製造方法 | |
JP2004273592A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040607 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050309 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050617 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050719 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050729 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090805 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100805 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110805 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110805 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120805 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130805 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |