CN1266766C - 半导体器件及其制造方法 - Google Patents

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Abstract

为了在安装尺寸大的半导体芯片时确实进行超声波热压接,本发明的半导体器件包括:半导体芯片;电子部件,与半导体芯片相对配置,通过连接用导体与半导体芯片电连接;电极,分别形成在半导体芯片和电子部件相对的对置面,与连接用导体接合;将对置面之间的间隙埋置所形成的非导电性树脂;预定形状的导电性伪图形,形成在半导体芯片或所述电子部件的对置面;半导体芯片和电子部件的所述电极形成在沿半导体芯片的周边部位的位置,导电性伪图形形成在被电极包围的范围之内。可使对置面之间的温度分布均匀,能够使非导电性树脂7的粘度和温度均匀化,并且抑制超声波的衰减。本发明还提供了这种半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件,特别是涉及利用连接用导体通过超声波热压接使半导体芯片与电路基板键合的半导体器件。
背景技术
以往,在SAW(Surface Acoustic Wave表面声波)器件等的安装中,在器件上的电极焊盘上形成金(Au)凸起,对施加了该金凸起和镀金的安装基板上的端子电极,在施加超声波的同时,进行热压接的FCB。表面弹性波器件是3mm以下的四方形,I/O电极有数个左右。因此,在这种情形使用的凸起数量也有数个左右。
另一方面,在存储器件等大型、多管脚的器件中采用超声波热压接的情形,必须在芯片与安装基板之间注入非导电性树脂,提高可靠性。图10是按工序顺序展示采用超声波热压接、对大型、多管脚器件与电路基板进行键合的方法的概略剖面图。首先,在半导体芯片101的电极凸起102,采用引线键合技术形成连接用导体(凸起)104。然后,如图10(a)所示,利用保持工具保持半导体芯片101,使半导体芯片101的电极凸起102与电路基板105的端子电极106位置对应地对合。
之后,对半导体芯片101施加负荷,使得连接用导体104与端子电极106贴紧,在这种状态下对半导体芯片101施加超声波振动。由此,使连接用导体104与端子电极106键合。
随后,如图10(b)所示,在半导体芯片101与电路基板105之间注入非导电性树脂107。图10(c)展示了非导电性树脂107遍及半导体芯片101与电路基板105之间,完成注入的状态。
这样,如果在超声波热压接之前完成树脂注入,则之后即使施加超声波振动,也会产生衰减,如图10所示,必须在装载半导体芯片101之后进行超声波热压接,然后注入树脂。
但是,对大型、多管脚存储器件进行超声波热压接的情形,由于半导体芯片101的面积大,非导电性树脂107不能流到半导体芯片101中央部位,所以存在中央部位形成了空隙的问题。因此,随之产生了图10所示压接后难以进行树脂封装的困难。而且,如果在接合后进行树脂封装,则存在工序复杂的问题。
从这种观点出发,目前采用的方法是,预先在电路基板上形成非导电性树脂,在通过超声波热压接使连接用导体104与端子电极106键合的同时进行封装。如果采用这种方法,则可以省略超声波热压接后的树脂注入工序。
但是,在采用这种方法的情形,键合时的树脂粘度是重要的。亦即,超声波热压接时非导电性树脂熔融,使半导体芯片与电路基板之间的间隙密封,但由于非导电性树脂的粘度在每个区域各不相同,所以产生超声波振动被衰减、键合不充分这样的问题。
半导体芯片与电路基板接触之前,即半导体芯片与电路基板上的非导电性树脂接触之前,半导体芯片的温度与电路基板的温度存在差别。因此,半导体芯片1与非导电性树脂接触之后,非导电性树脂的温度不一样。而且,由于半导体芯片与电路基板的导热率不同,而且构成部件因位置而异,所以非导电性树脂7产生温度分布。
特别是,在使用作为非导电性树脂的环氧树脂的玻璃环氧树脂基板被用做电路基板的情形,由于端子电极是导电材料,其它区域是由非导电性材料构成的,所以因热容量不同等而使得端子电极附近与其周围区域的温度不同,由温度分布不同而导致非导电性树脂的粘度分布产生偏差。这样,粘度高的区域中因非导电性树脂的阻力而使得超声波振动难以传导,从而因粘度高的区域的影响,使得施加的超声波振动被衰减,产生连接用导体与端子电极的键合性劣化的问题。
而且,由于玻璃环氧树脂基板由热传导率比金属等低的材料构成,所以在半导体芯片1的中央与周边的平面方向(水平方向)的温度分布明显存在偏差,结果温度低、非导电性树脂粘度高的部分对施加的超声波振动和负荷产生了阻力影响。
发明内容
为了解决上述问题而完成了本发明,本发明的目的在于,在安装尺寸大的半导体芯片时确实进行超声波热压接,提高半导体器件的可靠性。
本发明的半导体器件,包括:半导体芯片;电子部件,与所述半导体芯片相对配置,通过连接用导体与所述半导体芯片电连接;
电极,分别形成在所述半导体芯片和所述电子部件相对的对置面,与所述连接用导体接合;
将所述对置面之间的间隙埋置所形成的非导电性树脂;
预定形状的导电性伪图形,形成在所述半导体芯片或所述电子部件的所述对置面;
所述半导体芯片和所述电子部件的所述电极形成在沿所述半导体芯片的周边部位的位置,所述导电性伪图形形成在被所述电极包围的范围之内。
本发明的半导体器件的制造方法,其特征在于,包括:
准备具有表面、和在所述表面上形成了电极的半导体芯片的工序;
准备具有上表面、在所述上表面上形成了电极和导电性伪图形的电子部件的工序;和
在所述导电性伪图形的上部,在将所述半导体芯片的表面与所述电子部件的上表面相对配置所述半导体芯片的状态下,利用超声波热压接,将所述半导体芯片的电极和所述电子部件的电极,通过连接用导体接合的工序;
在将所述半导体芯片的电极和所述电子部件的电极接合的工序中,将所述半导体芯片配置,以使得所述半导体芯片和所述电子部件的所述电极配置在沿所述半导体芯片的周边部位的位置,所述导电性伪图形配置在被所述电极包围的范围之内。
而且,所述半导体芯片和所述电子部件的所述电极形成在沿所述半导体芯片的周边部位的位置,所述导电性伪图形形成在包围所述电极的范围。
而且,所述导电性伪图形是栅格状图形。
而且,所述导电性伪图形被从相当于所述半导体芯片中心附近的位置呈放射状延伸的间隙所分隔。
而且,所述导电性伪图形与所述电极的材质相同。
而且,所述电子部件是具有预定电路图形的电路基板。
而且,所述电子部件是半导体芯片。
而且,所述电极通过保护绝缘膜形成在所述半导体芯片或所述电子部件的所述对置面上。
而且,在所述半导体芯片或所述电子部件形成热通路,所述导电性伪图形通过所述热通路连接到所述对置面的背侧。
附图说明
图1是按工序顺序概略展示根据本发明实施例1的采用超声波热压接的半导体器件的制造方法的剖面图。
图2是展示在电路基板上形成的伪图形的模式图。
图3是展示伪图形的形状例子平面图。
图4是展示伪图形的形状另一例子平面图。
图5是展示半导体芯片与电路基板的键合部位的概略剖面图。
图6是展示根据本发明实施例2的半导体器件的概略剖面图。
图7是展示在半导体芯片最上面设置伪图形的例子的概略剖面图。
图8是展示在电路基板上设置阻焊剂的例子的概略剖面图。
图9是展示根据实施例3的采用热压接的半导体器件的概略剖面图。
图10是展示采用已有的超声波热压接的半导体器件的制造方法的概略剖面图。
具体实施方式
实施例1
图1是按工序顺序概略展示根据本发明实施例1的采用超声波热压接的半导体器件的制造方法的剖面图。以下,根据图1,说明实施例1的超声波热压接的顺序。
首先,如图1(a)所示,利用引线键合技术在半导体芯片1上的电极焊盘2形成连接用导体4。在半导体芯片1上的未形成电极焊盘2的区域形成绝缘保护膜3。
然后,如图1(b)所示,在具有端子电极6的电路基板5上形成非导电性树脂7。采用片状树脂粘贴方法、涂敷等方法形成非导电性树脂7。
然后,如图1(c)所示,把电路基板5装载在保持工具8上,用保持工具9保持半导体芯片1,将两者对置,使半导体芯片1的电极焊盘2与电路基板5的端子电极6位置对应地对合。
然后,如图1(d)所示,使半导体芯片1与电路基板5压接,一边加热一边施加超声波振动和负荷,使电极焊盘2与端子电极6通过连接用导体4连接。从而,如图1(e)所示,把半导体芯片1安装在电路基板5上,利用非导电性树脂7封装电路基板5与半导体芯片1之间。
在图1(d)的工序,通过用于热压接的加热,使得预先设置在电路基板5上的非导电性树脂7熔融软化,但是非导电性树脂7的粘度依赖于温度。半导体芯片1一般多为大芯片尺寸,非导电性树脂7的粘度分布扩大。在实施例1中,在电路基板5表面形成热传导性良好的伪图形10,这样即使是大芯片尺寸,也可以使温度分布、粘度分布均匀化。
图2是展示在电路基板5上形成的伪图形10的模式图。其中,图2(a)是展示形成电路基板5的端子电极6的该侧的面的平面图。而且,图2(b)展示了电路基板5与半导体芯片1的剖面。
如图2(a)所示,在电路基板5上沿周边部位形成多个端子电极6。而且,在电路基板5上的中央部位形成由端子电极6包围的伪图形10。伪图形10由与端子电极6相同的材料形成,如图2(b)所示,形成的厚度与端子电极6等同。伪图形10可以在与端子电极6的同一工序中形成。
这样,通过在电路基板5表面的中央部位设置由与端子电极6同样的材质构成的热传导性良好的伪图形10,在图1(d)的工序加热时,可以使电路基板5上的温度分布成为一样。在未形成伪图形10的状态,由于热量不能充分传导到电路基板5的中央部位,所以电路基板5的中央部位的温度比周边部位低,中央部位的粘度结果较高,但是通过设置伪图形10,则可以使电路基板5中央部位的温度与周边部位等同。由此,可以使电路基板5全部区域的温度一样,非导电性树脂7的温度分布能够均匀化。可以减小非导电性树脂7水平方向的位置内的温度差。
而且,通过非导电性树脂7的温度分布均匀化,可以使非导电性树脂7的粘度分布均匀化。换言之,通过设置伪图形10,可以使电路基板5中央部位的非导电性树脂7的粘度降低,与周围相同。由此,可以抑制非导电性树脂7的粘度变高,抑制超声波振动的衰减。
图3是展示伪图形10的形状例子的平面图。在电路基板5表面之中,未形成端子电极6的区域露出有机材质部位。如图3所示,通过使伪图形10成为栅格状的形状,可以确保电路基板5的有机材质部位与非导电性树脂7的接触面积扩展。由此,能够提高非导电性树脂7与电路基板5的接合强度。
图4(a)是展示伪图形10的形状其它例子的平面图。如图4所示,通过在电路基板5上设置放射状的间隙,分隔开伪图形10,使得在形成非导电性树脂7之时,或者半导体芯片1的热压接之时,非导电性树脂7内发生的空隙能够沿放射状的间隙向外侧排出。这里,放射状形成的伪图形10的间隙中心位于半导体芯片1的中心附近,由此可以从半导体芯片1的中心向外侧更有效地排出空隙。由此,可以把非导电性树脂7内产生的空隙抑制到最小限度。
图4(b)是具有图4(a)的伪图形10的半导体器件的概略剖面图。图4(b)的例中,由绝缘保护膜13覆盖电路基板5的伪图形10。绝缘保护膜13由有机系的非导电性树脂构成,由于非导电性树脂7也是由有机系的材料构成,所以与图1和图2的情形一样,可以使电路基板5上的温度分布均匀化,而且特别是,如果电路基板5是单体的状态,还能够保护电路基板5的表面。
而且,既可以在与电路基板5的端子电极6的同一工序中形成上述伪图形10,也可以在与端子电极6不同的工序中,通过粘贴金属板等方法形成上述伪图形。
而且,电路基板5使用硅(Si)等半导体芯片时,亦即,在两个半导体芯片1的电极焊盘2侧的一面对置,通过非导电性树脂7利用连接用导体4键合的情况,也可以通过形成伪图形来获得同样的效果。此时,在半导体芯片1的电极焊盘2侧的表面形成伪图形。伪图形既可以由与电极焊盘2的材质相同的材质的膜构成,也可以由铜(Cu)等热传导性良好的金属图形构成。由此,可以使半导体芯片1之间的非导电性树脂7的温度均匀。
以下,参考图5对电极焊盘2、连接用导体4、端子电极6等的连接用部件予以说明。图5是展示了半导体芯片1与电路基板5的键合部位的概略剖面图。这些连接用部件由金(Au)、焊锡、银(Ag)、铜(Cu)、铝(Al)、铋(Bi)、锌(Zn)、锑(Sb)、铟(In)、铅(Pb)、硅(Si)或它们的合金构成。
图5(a)展示的例子是,连接用导体4使用以金(Au)为主元素的材料,由在铜(Cu)电极13上形成的镀镍(Ni)层16、在最表层形成的镀金(Au)层17构成电路基板5(玻璃环氧树脂基板)上的端子电极6,连接用导体4预先利用引线键合技术与电极焊盘2键合,在连接用导体4与电极焊盘2的界面形成Au/Al合金层18。
而且,如图5(a)所示,在连接用导体4与镀金层17的界面,通过超声波热压接在较低温度形成Au/Au键合层19。
这样,根据实施例1的方法,即使对大型、多管脚的半导体芯片1也可以确实地进行超声波热压接,所以可以在连接用导体4与镀金层17的界面确实地形成Au/Au键合层19。因此,可以确实地进行连接用导体4与端子电极6的键合。
图5(b)展示的是连接用导体4仍旧使用以金(Au)为主元素的材料、电路基板5置换为半导体芯片的情形,亦即半导体芯片1相互键合的情形。在这种情形中,端子电极6即使是由铝构成的焊盘,也可以在端子电极6与连接用导体4的界面于较低温度形成Au/Al键合层20。这样,根据实施例1的方法,由于可以确实地进行结合超声波的热压接,所以即使在使用有机树脂等非导电性树脂7这样的耐热温度低的材料的情形,也可以形成良好的Au/Au键合层19、Au/Al键合层20。因此,可以大幅度提高键合的可靠性。
根据如上所述的实施例1,由于在电路基板5的端子电极6侧的一面形成预定形状的伪图形10,所以可使电路基板5上面的温度分布均匀,非导电性树脂7的温度能够一样。由此,可以使超声波热压接时的非导电性树脂7的粘度保持一定,特别是可以抑制在半导体芯片1的中央产生粘度高的区域,可以抑制因粘度高而对超声波振动产生的衰减。因此,可以使端子电极6与连接用导体4确实地键合,能够提高半导体器件的可靠性。
实施例2
图6是根据本发明实施例2的半导体器件的概略剖面图。如图6所示,实施例2的半导体器件,与实施例1的半导体器件同样地,在半导体芯片1与电路基板5之间通过非导电性树脂7而键合,并且在半导体芯片1侧也形成热传导性良好的伪图形14。
这样,通过在半导体芯片1侧也形成热传导性良好的伪图形14,可以提高非导电性树脂7的温度分布的均匀性。因此,可以抑制超声波振动的衰减,能够确实地进行超声波热压接。
图7和图8是具有伪图形14的半导体器件的另一例子的概略剖面图。这里,图7与图6的情形一样,在半导体芯片1的电极焊盘2侧的一面形成伪图形14,但是在绝缘保护膜3上形成伪图形14这一点与图6的情形不同。
非导电性树脂7和绝缘保护膜3都是由有机系材料构成的绝缘膜。如图7所示,在绝缘保护膜3上形成伪图形14的情形与图6的情形一样,也可以使非导电性树脂7的温度分布均匀化。
而且,图8展示了在作为电路基板5的玻璃环氧树脂基板上设置阻焊剂15的情形。由于阻焊剂15也由有机系的膜构成,所以在电路基板5与非导电性树脂7之间介入阻焊剂15的情形,电路基板5的热传导率也不会有大的变化。而且,在图8的例子中,与图6的情形同样地在半导体芯片1表面形成伪图形14,并用绝缘保护膜2覆盖。因此,与图6的例子同样地可使非导电性树脂7的温度均匀化,而且还可以获得阻焊剂15的功能。
与图3的情形同样地,使伪图形14的形状成为栅格状,可以提高与半导体芯片1、绝缘保护膜3或者绝缘保护膜13的粘合性。而且,与图4的情形同样地,由放射状的间隙分隔伪图形14,则可以在超声波热压接时有效地排出非导电性树脂7中产生的空隙。
实施例3
图9是根据实施例3的采用热压接的半导体器件的概略剖面图。实施例3与实施例1同样地在电路基板5形成伪图形10,并且在电路基板5设置热通路11,可使流向电路基板5的热量易于传导到伪图形10。
如图9所示,在伪图形10之下的电路基板5设置的热通路11形成为贯通电路基板5,伪图形10的一部分填充热通路11之内。这样,对于从电路基板5的背面侧进行超声波热压接时的加热的情形特别有效,通过设置热通路11,可以从电路基板5的背侧加热电路基板5的中央部位的伪图形10。由此可以提高电路基板5的中央部位的非导电性树脂7的温度,降低粘度,能够使非导电性树脂7的温度均匀。
从半导体芯片1的背侧、即图9中半导体芯片1的上侧进行加热时,也可以在半导体芯片1设置热通路。由此,可以通过热通路加热半导体芯片1的电极焊盘2侧的一面,能够降低非导电性树脂7的粘度。这样,能够抑制超声波的衰减,可以提高键合的可靠性。
根据如上所述的实施例3,通过在电路基板5或者半导体芯片1设置热通路11,可以通过热通路11加热非导电性树脂7。因此,能够使非导电性树脂7的温度分布均匀,可以进行可靠性高的超声波热压接。
由于采用如上所述的结构,因而本发明具有以下的效果。
由于在半导体芯片或者电子部件的对置面形成预定形状的导电性伪图形,所以对半导体芯片和电子部件进行超声波热压接时,可使对置面之间的温度分布均匀,非导电性树脂的粘度和温度能够均匀化。由此,可以抑制施加的超声波被衰减,能够提高半导体芯片与电子部件的电气连接的可靠性。
通过配置导电性伪图形,使其围绕半导体芯片周边部位所形成的电极,从而在超声波热压接时可以使半导体芯片中央部位的温度提高到与周边部位相同,能够提高半导体芯片中央部位的非导电性树脂的粘度。
通过使导电性伪图形成为栅格状图形,能够确保扩展导电性伪图形与半导体芯片或电子部件的接触面积,可以提高导电性伪图形的接合性。
通过由从半导体芯片中心呈放射状延伸的间隙来分隔导电性伪图形,可使热压接时在非导电性树脂中产生的空隙沿间隙向外侧排出。
通过导电性伪图形和电极采用同样的材质,可以在半导体芯片或者电子部件上的同一工序中形成两者。由此,可以简化工序降低成本。
通过使电子部件构成为具有预定电路图形的电路基板,可以提高CSP等封装的半导体芯片与电路基板的电气连接的可靠性。
通过电子部件采用半导体芯片,可以提高半导体芯片间相互电气连接的可靠性。
通过在半导体芯片或者电子部件的对置面上通过保护绝缘膜形成电极,在对半导体芯片和电子部件进行超声波热压接时,能够使对置面之间的温度分布均匀,可使非导电性树脂的粘度和温度均匀化。
通过热通路将导电性伪图形连接到对置面的背侧,可以把对置面背侧的热量有效地传导到对置面上的导电性伪图形。

Claims (16)

1.一种半导体器件,包括:
半导体芯片;
电子部件,与所述半导体芯片相对配置,通过连接用导体与所述半导体芯片电连接;
电极,分别形成在所述半导体芯片和所述电子部件相对的对置面,与所述连接用导体接合;
将所述对置面之间的间隙埋置所形成的非导电性树脂;
预定形状的导电性伪图形,形成在所述半导体芯片或所述电子部件的所述对置面;
所述半导体芯片和所述电子部件的所述电极形成在沿所述半导体芯片的周边部位的位置,所述导电性伪图形形成在被所述电极包围的范围之内。
2.根据权利要求1的半导体器件,其特征在于,所述导电性伪图形是栅格状图形。
3.根据权利要求1的半导体器件,其特征在于,所述导电性伪图形被从相当于所述半导体芯片中心附近的位置呈放射状延伸的间隙所分隔。
4.根据权利要求1的半导体器件,其特征在于,所述导电性伪图形由与所述电极相同的材料形成。
5.根据权利要求1的半导体器件,其特征在于,所述电子部件是具有预定电路图形的电路基板。
6.根据权利要求1的半导体器件,其特征在于,所述电子部件是半导体芯片。
7.根据权利要求1的半导体器件,其特征在于,所述电极通过保护绝缘膜形成在所述半导体芯片或所述电子部件的所述对置面上。
8.根据权利要求1的半导体器件,其特征在于,在所述半导体芯片或所述电子部件形成热通路,所述导电性伪图形通过所述热通路连接到所述对置面的背侧。
9.一种半导体器件的制造方法,其特征在于,包括:
准备具有表面、和在所述表面上形成了电极的半导体芯片的工序;
准备具有上表面、在所述上表面上形成了电极和导电性伪图形的电子部件的工序;和
在所述导电性伪图形的上部,在将所述半导体芯片的表面与所述电子部件的上表面相对配置所述半导体芯片的状态下,利用超声波热压接,将所述半导体芯片的电极和所述电子部件的电极,通过连接用导体接合的工序;
在将所述半导体芯片的电极和所述电子部件的电极接合的工序中,将所述半导体芯片配置,以使得所述半导体芯片和所述电子部件的所述电极配置在沿所述半导体芯片的周边部位的位置,所述导电性伪图形配置在被所述电极包围的范围之内。
10.根据权利要求9的半导体器件的制造方法,其特征在于,所述导电性伪图形是栅格状图形。
11.根据权利要求9的半导体器件的制造方法,其特征在于,所述电子部件是具有预定电路图形的电路基板。
12.根据权利要求9的半导体器件的制造方法,其特征在于,所述电子部件是半导体芯片。
13.根据权利要求9的半导体器件的制造方法,其特征在于,在所述接合的工序之后,具有利用非导电性树脂,将所述半导体芯片和所述电子部件之间埋置的工序。
14.根据权利要求9~13中任一项的半导体器件的制造方法,其特征在于,所述导电性伪图形由与所述电极相同的材料形成。
15.根据权利要求9的半导体器件的制造方法,其特征在于,所述利用超声波热压接的工序,在将非导电性树脂介于所述半导体芯片和所述导电性伪图形之间的状态下进行。
16.根据权利要求9的半导体器件的制造方法,其特征在于,所述电子部件是使用玻璃环氧树脂基板的电路基板。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818438A (en) 1995-04-25 1998-10-06 Bellsouth Corporation System and method for providing television services
JP4357817B2 (ja) * 2002-09-12 2009-11-04 パナソニック株式会社 回路部品内蔵モジュール
WO2004034427A2 (en) * 2002-10-08 2004-04-22 Honeywell International Inc. Semiconductor packages, lead-containing solders and anodes and methods of removing alpha-emitters from materials
KR100919985B1 (ko) * 2002-10-22 2009-10-05 삼성테크윈 주식회사 반도체 팩키지용 필름 기판 및 이를 이용한 반도체 팩키지
KR100865060B1 (ko) * 2003-04-18 2008-10-23 이비덴 가부시키가이샤 플렉스 리지드 배선판
US8635643B2 (en) * 2003-06-30 2014-01-21 At&T Intellectual Property I, L.P. System and method for providing interactive media content over a network
US20040268416A1 (en) * 2003-06-30 2004-12-30 Gray James Harold System and method for providing enhanced hot key control
JP4206320B2 (ja) * 2003-09-19 2009-01-07 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4479209B2 (ja) * 2003-10-10 2010-06-09 パナソニック株式会社 電子回路装置およびその製造方法並びに電子回路装置の製造装置
US8286203B2 (en) 2003-12-19 2012-10-09 At&T Intellectual Property I, L.P. System and method for enhanced hot key delivery
JP2005203558A (ja) * 2004-01-15 2005-07-28 Seiko Epson Corp 半導体装置及びその製造方法
US7075016B2 (en) * 2004-02-18 2006-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Underfilling efficiency by modifying the substrate design of flip chips
KR100580110B1 (ko) * 2004-05-28 2006-05-12 매그나칩 반도체 유한회사 반도체 소자의 더미 패턴 구조
JP4471735B2 (ja) * 2004-05-31 2010-06-02 三洋電機株式会社 回路装置
JP4536430B2 (ja) * 2004-06-10 2010-09-01 イビデン株式会社 フレックスリジッド配線板
JP4873901B2 (ja) * 2004-09-21 2012-02-08 セイコーインスツル株式会社 半導体装置の製造方法
CN100416807C (zh) * 2004-10-20 2008-09-03 力晶半导体股份有限公司 半导体封装结构及其制造方法
US20060273309A1 (en) * 2005-06-03 2006-12-07 Jian Wang Workpiece including electronic components and conductive members
JP4685601B2 (ja) * 2005-11-16 2011-05-18 新光電気工業株式会社 実装基板および半導体装置
JP4312766B2 (ja) * 2006-01-27 2009-08-12 シャープ株式会社 半導体装置
DE102006004320A1 (de) * 2006-01-31 2007-08-09 Häusermann GmbH Leiterplatte mit funktionalen Elementen und selektiv gefüllten und thermisch leitfähigen Durchsteigelöchern sowie Herstellverfahren und Anwendung
US8402503B2 (en) 2006-02-08 2013-03-19 At& T Intellectual Property I, L.P. Interactive program manager and methods for presenting program content
EP1987533A1 (en) * 2006-02-15 2008-11-05 Nxp B.V. Non-conductive planarization of substrate surface for mold cap
JP5186741B2 (ja) * 2006-08-18 2013-04-24 富士通セミコンダクター株式会社 回路基板及び半導体装置
JP2012145910A (ja) * 2010-12-24 2012-08-02 Mitsumi Electric Co Ltd 構造体
JP5960633B2 (ja) * 2013-03-22 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6189181B2 (ja) * 2013-11-06 2017-08-30 東芝メモリ株式会社 半導体装置の製造方法
KR102214512B1 (ko) * 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
EP3413342A1 (de) * 2017-06-08 2018-12-12 Dyconex AG Elektronische baugruppe und verfahren zur herstellung einer solchen

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
JP2000223653A (ja) * 1999-02-02 2000-08-11 Rohm Co Ltd チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
JP2001015554A (ja) 1999-06-30 2001-01-19 Fujitsu Ten Ltd 基板の部品実装構造

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