JP2013207279A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】
本発明が解決しようとする課題は、バリによる装置破壊を抑制することができる半導体装置の製造方法を提供することである。
【解決手段】
実施形態の半導体装置の製造方法は、複数の半導体チップ領域を有する半導体ウエハ上に電極を形成する工程と、エッチング領域を形成する工程と、を有する。
実施形態の半導体装置の製造方法は、前記半導体ウエハを部分的にエッチングし、エッチング領域を形成する工程と、前記エッチング領域を含め、前記半導体ウエハ上に電極を形成する工程と、を有する。
【選択図】図2
本発明が解決しようとする課題は、バリによる装置破壊を抑制することができる半導体装置の製造方法を提供することである。
【解決手段】
実施形態の半導体装置の製造方法は、複数の半導体チップ領域を有する半導体ウエハ上に電極を形成する工程と、エッチング領域を形成する工程と、を有する。
実施形態の半導体装置の製造方法は、前記半導体ウエハを部分的にエッチングし、エッチング領域を形成する工程と、前記エッチング領域を含め、前記半導体ウエハ上に電極を形成する工程と、を有する。
【選択図】図2
Description
本発明の実施形態は、半導体装置の製造方法に関する。
様々な半導体装置に使用される半導体チップは、まずフォトリソグラフィ技術等を用いて半導体基板上に多数作製される。そして、この半導体チップが多数作製された基板をダイシングし、個別の半導体チップとなる。このダイシング工程において、半導体チップの端部にバリが生じる可能性がある。バリを有する半導体チップを、はんだを介して金属板等に接合し半導体装置とすると、バリに起因するクラック等により半導体チップの接合性に劣化が生じ、半導体装置の信頼性低下に繋がる可能性がある。
本発明が解決しようとする課題は、バリによる装置破壊を抑制することができる半導体装置の製造方法を提供することである。
実施形態の半導体装置の製造方法は、複数の半導体チップ領域を有する半導体ウエハ上に電極を形成する工程と、前記半導体チップ領域を囲むように、前記半導体ウエハの一部に達するまで前記電極をエッチングして、エッチング領域を形成する工程と、前記エッチング領域間をダイシングブレードによってダイシングし、複数の半導体チップを形成する工程と、を有する。
実施形態の半導体装置の製造方法は、複数の半導体チップ領域を有する半導体ウエハの前記半導体チップ領域を囲むように、前記半導体ウエハを部分的にエッチングし、エッチング領域を形成する工程と、前記エッチング領域を含め、前記半導体ウエハ上に電極を形成する工程と、前記エッチング領域間をダイシングブレードによってダイシングし、複数の半導体チップを形成する工程と、を有する。
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
[第1の実施形態]
(半導体装置8aの製造方法)
第1の実施形態に係る半導体装置8aの構造について、半導体装置8aの構造と併せて、図1及び図2を参照しながら説明する。図1は第1の実施形態に係る半導体装置8aの製造方法を製造プロセス毎に示す平面図を示している。図2の(a)は図1のA−A’線における断面を示す断面図、(b)は図1のB−B’線における断面を示す断面図、(c)は図1のC−C’線における断面を示す断面図、(d)は図1のD−D’線における断面を示す断面図、(e)は第1の実施形態に係る半導体装置8aの断面を示す断面図を示している。
(半導体装置8aの製造方法)
第1の実施形態に係る半導体装置8aの構造について、半導体装置8aの構造と併せて、図1及び図2を参照しながら説明する。図1は第1の実施形態に係る半導体装置8aの製造方法を製造プロセス毎に示す平面図を示している。図2の(a)は図1のA−A’線における断面を示す断面図、(b)は図1のB−B’線における断面を示す断面図、(c)は図1のC−C’線における断面を示す断面図、(d)は図1のD−D’線における断面を示す断面図、(e)は第1の実施形態に係る半導体装置8aの断面を示す断面図を示している。
図1の(a)に示すように、半導体ウエハ1は複数の半導体チップ領域2が設けられている。なお、図2の(a)に示すように、半導体ウエハ1の一方の面側には、種々の用途を有する半導体チップ5に必要なイオンが注入される拡散層領域30が形成されている。
次に、図1の(b)及び図2の(b)に示すように、半導体ウエハ1の拡散層領域30が形成されていない他方の面側には電極3が設けられる。
図1の(c)及び図2の(c)に示すように、半導体チップ領域2の端部を、電極3及び半導体ウエハ1を部分的に含んでエッチング処理を行い、エッチング領域10を形成する。なお、エッチング処理は例えば、反応性イオンエッチング(Reactive Ion Etching;RIE)等が挙げられるが、その手法は特に限定されず、その他の方法でも実施は可能である。
そして、図1の(d)及び図2の(d)に示すように、半導体チップ5に個片化するために、エッチング領域10間をダイシングブレード4によってダイシングを行う。
以上の工程により作製された半導体チップ5は、はんだ6を介して金属板7等に接続され、図2の(e)に示すような半導体装置8aが形成される。
(半導体装置8aの製造方法による効果)
次に、半導体装置8aの製造方法による効果について、従来の半導体装置の作製方法で作製された比較例の半導体装置8bを用いて説明する。図3は比較例に係る半導体装置8bの製造方法を製造プロセス毎に示す平面図を示している。また、図4の(a)は図3のA−A’線における断面を示す断面図、(b)は図3のB−B’線における断面を示す断面図、(c)は図3のC−C’線における断面を示す断面図、(d)は図3のD−D’線における断面を示す断面図、及び(e)は比較例に係る半導体装置8bの断面を示す断面図をそれぞれ示している。
次に、半導体装置8aの製造方法による効果について、従来の半導体装置の作製方法で作製された比較例の半導体装置8bを用いて説明する。図3は比較例に係る半導体装置8bの製造方法を製造プロセス毎に示す平面図を示している。また、図4の(a)は図3のA−A’線における断面を示す断面図、(b)は図3のB−B’線における断面を示す断面図、(c)は図3のC−C’線における断面を示す断面図、(d)は図3のD−D’線における断面を示す断面図、及び(e)は比較例に係る半導体装置8bの断面を示す断面図をそれぞれ示している。
比較例の半導体装置8bの製造方法においても、第1の実施形態の半導体装置8aの製造方法と同様に、まず、図3の(a)及び図4の(a)に示すように、半導体ウエハ1は複数の半導体チップ領域2を有している。また、半導体ウエハ1の一方の面側には、種々の用途を有する半導体チップ5に必要なイオンが注入される拡散層領域30が形成されている。
次に、図3の(b)及び図3の(b)に示すように、半導体ウエハ1の拡散層領域30が形成されていない他方の面側には電極3が設けられる。
そして、半導体チップ領域2間をダイシングブレード4によりダイシングを行い、複数の半導体チップ5に個片化される。
以上の工程により作製された半導体チップ5もはんだ6を介して金属板7等に接続される。比較例の半導体チップ5の場合、半導体チップ5の端部における電極3には、ダイシングブレード4によるダイシングに起因する、半導体ウエハ1の他方の面の垂直方向への電極3のバリ20が生じる。
このバリ20を有する半導体チップ5からなる半導体装置8bの場合、はんだ6内のバリ20に熱応力が集中し、その熱応力に起因したクラックが生じる可能性がある。はんだ6内にクラックが生じると半導体チップ5からの放熱性低下が懸念され、半導体装置8bの使用熱により温度が上昇し、半導体装置8bの破壊に繋がる可能性がある。
第1の実施形態の半導体装置8aの場合、半導体ウエハ1をダイシングブレード4によってダイシングして複数の半導体チップ5に個片化する前に、半導体チップ領域2の端部を電極3及び半導体ウエハ1の一部を含めてエッチングし、エッチング領域10を設けてからダイシングすることにより、ダイシング時にダイシングブレード4に電極3が接触しない、すなわち、ダイシングをしているのは半導体ウエハ1のみである。従って、前述した比較例の半導体装置8bのようなバリ20は有していない半導体装置8aの作製が可能となる。
バリ20を有していないため、半導体装置8aのはんだ6内へのクラック発生が著しく抑制され、結果として、使用熱の放熱性がほぼ維持されるため半導体装置8aの信頼性を維持することが可能となる。
(第1の実施形態の変形例)
第1の実施形態の変形例に係る半導体装置8cの製造方法について説明する。図5は、第1の実施形態の変形例に係る半導体装置8cの断面を示す断面図を示している。
第1の実施形態の変形例に係る半導体装置8cの製造方法について説明する。図5は、第1の実施形態の変形例に係る半導体装置8cの断面を示す断面図を示している。
第1の実施形態の変形例に係る半導体装置8cが、第1の実施形態の半導体装置8aと異なる点は、エッチング領域10をテーパ状に設けている点である。
半導体装置8cの作製方法については、半導体装置8aの場合と同様であるため省略するが、本変形例においても、半導体ウエハ1をダイシングブレード4によってダイシングして複数の半導体チップ5に個片化する前に、半導体チップ領域2の端部を電極3及び半導体ウエハ1の一部を含めてエッチングし、テーパ状のエッチング領域10を設けてからダイシングすることにより、ダイシング時にダイシングブレード4に電極3が接触しない、すなわち、ダイシングをしているのは半導体ウエハ1のみとなる。よって、前述した比較例の半導体装置8bのようなバリ20は有していない半導体装置8cの作製が可能となる。
従って、半導体装置8cのはんだ6内へのクラック発生が著しく抑制され、結果として、使用熱の放熱性がほぼ維持されるため半導体装置8cの信頼性を維持することが可能となる。
[第2の実施形態]
(半導体装置8dの製造方法)
第2の実施形態の半導体装置8dの製造方法について説明する。図6は第2の実施形態に係る半導体装置8dの製造方法を製造プロセス毎に示す平面図を示している。図7の(a)は図6のA−A’線における断面を示す断面図、(b)は図6のB−B’線における断面を示す断面図、(c)は図6のC−C’線における断面を示す断面図、(d)は図6のD−D’線における断面を示す断面図、及び(e)は第2の実施形態に係る半導体装置8dの断面を示す断面図をそれぞれ示している。
(半導体装置8dの製造方法)
第2の実施形態の半導体装置8dの製造方法について説明する。図6は第2の実施形態に係る半導体装置8dの製造方法を製造プロセス毎に示す平面図を示している。図7の(a)は図6のA−A’線における断面を示す断面図、(b)は図6のB−B’線における断面を示す断面図、(c)は図6のC−C’線における断面を示す断面図、(d)は図6のD−D’線における断面を示す断面図、及び(e)は第2の実施形態に係る半導体装置8dの断面を示す断面図をそれぞれ示している。
第2の実施形態に係る半導体装置8dが、第1の実施形態の半導体装置8aと異なる点は、半導体チップ領域2の端部をエッチングしてから電極3を蒸着し、ダイシングをして半導体チップ5に個片化して、半導体装置8dを製造している点である。
まず、図6の(a)に示すように、半導体ウエハ1は複数の半導体チップ領域2が設けられている。なお、図6の(a)に示すように、半導体ウエハ1の一方の面側には、種々の用途を有する半導体チップ5に必要なイオンが注入される拡散層領域30が形成されている。
次に、図6の(b)及び図7の(b)に示すように、半導体チップ領域2の端部となる半導体ウエハ1を部分的にエッチング処理し、エッチング領域10を形成する。なお、エッチング処理方法は例えば、RIE等が挙げられるが、その手法は特に限定されず、その他の方法でも実施は可能である。
図6の(c)及び図7の(c)に示すように、半導体ウエハ1の拡散層領域30が形成されていない他方の面側には電極3が設けられる。
そして、図6の(d)及び図7の(d)に示すように、半導体チップ5に個片化するために、エッチング領域10間をダイシングブレード4によってダイシングを行う。
以上の工程により作製された半導体チップ5は、はんだ6を介して金属板7等に接続され、図7の(e)に示すような半導体装置8dが形成される。なお、第2の実施形態の場合、ダイシング領域10の一部にも電極3が蒸着されているため、ダイシング時にバリ20が生じるが、そのバリ20ははんだ6内には位置していない。
(半導体装置8dの製造方法による効果)
半導体装置8dの製造方法による効果について説明する。
半導体装置8dの製造方法による効果について説明する。
第2の実施形態の半導体装置8dの場合、前述したように、ダイシング領域10の一部にも電極3が蒸着されているため、ダイシング時にバリ20が生じているが、あらかじめ半導体チップ領域2の端部をダイシングしてあるため、そのバリ20は半導体チップ5と金属板7を接続するはんだ6内には位置していない。すなわち、第2の実施形態の半導体装置8dの製造方法によれば、前述した比較例の半導体装置8bのようにバリ20がはんだ6内に位置することなく、製造が可能となる。
バリ20がはんだ6内に位置していないため、半導体装置8dのはんだ6内へのクラック発生が著しく抑制され、結果として、使用熱の放熱性がほぼ維持されるため半導体装置8dの信頼性を維持することが可能となる。
(第2の実施形態の変形例)
第2の実施形態の変形例に係る半導体装置8eの製造方法について説明する。図8は、第2の実施形態の変形例に係る半導体装置8eの断面を示す断面図を示している。
第2の実施形態の変形例に係る半導体装置8eの製造方法について説明する。図8は、第2の実施形態の変形例に係る半導体装置8eの断面を示す断面図を示している。
第2の実施形態の変形例に係る半導体装置8eが、第2の実施形態の半導体装置8eと異なる点は、エッチング領域10をテーパ状に設けている点である。
半導体装置8eの作製方法については、半導体装置8dの場合と同様であるため省略するが、本変形例においても、半導体ウエハ1をダイシングブレード4によってダイシングして複数の半導体チップ5に個片化する前に、半導体チップ領域2の端部にテーパ状のエッチング領域10を設け、電極3を蒸着し、ダイシングをしている。よって、前述した比較例の半導体装置8bのようにバリ20がはんだ6内に位置することなく、製造が可能となる。
従って、半導体装置8eのはんだ6内へのクラック発生が著しく抑制され、結果として、使用熱の放熱性がほぼ維持されるため半導体装置8eの信頼性を維持することが可能となる。
本発明の実施形態の半導体ウエハ1には例えば、シリコン(Si)が用いられるが、これに限定されず、シリコンカーバイド(SiC)や窒化ガリウム(GaN)等でも実施は可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…半導体ウエハ、2…半導体チップ領域、3…電極、4…ダイシングブレード、5…半導体チップ、6…はんだ、7…金属板、8a,8b,8c,8d,8e…半導体装置、10…エッチング領域、20…バリ、30…拡散層領域
Claims (3)
- 複数の半導体チップ領域を有する半導体ウエハ上に電極を形成する工程と、
前記半導体チップ領域を囲むように、前記半導体ウエハの一部に達するまで前記電極をエッチングして、エッチング領域を形成する工程と、
前記エッチング領域間をダイシングブレードによってダイシングし、複数の半導体チップを形成する工程と、
を有する半導体装置の製造方法。 - 複数の半導体チップ領域を有する半導体ウエハの前記半導体チップ領域を囲むように、前記半導体ウエハを部分的にエッチングし、エッチング領域を形成する工程と、
前記エッチング領域を含め、前記半導体ウエハ上に電極を形成する工程と、
前記エッチング領域間をダイシングブレードによってダイシングし、複数の半導体チップを形成する工程と、
を有する半導体装置の製造方法。 - 前記エッチング領域がテーパ状に形成される請求項1または2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012078379A JP2013207279A (ja) | 2012-03-29 | 2012-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP2012078379A JP2013207279A (ja) | 2012-03-29 | 2012-03-29 | 半導体装置の製造方法 |
Publications (1)
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JP2013207279A true JP2013207279A (ja) | 2013-10-07 |
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JP2012078379A Pending JP2013207279A (ja) | 2012-03-29 | 2012-03-29 | 半導体装置の製造方法 |
Country Status (1)
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020119948A (ja) * | 2019-01-22 | 2020-08-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
US11587840B2 (en) | 2020-03-19 | 2023-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
-
2012
- 2012-03-29 JP JP2012078379A patent/JP2013207279A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2020119948A (ja) * | 2019-01-22 | 2020-08-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JP7263792B2 (ja) | 2019-01-22 | 2023-04-25 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
US11587840B2 (en) | 2020-03-19 | 2023-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
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RD04 | Notification of resignation of power of attorney |
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