JP2019207984A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
最初に本願発明の実施態様を列記して説明する。
(1)本発明の一態様に係る半導体装置の製造方法は、所定幅を有するスクライブラインで区画され複数の半導体チップ形成領域が形成されたSiCからなる半導体基板の表面にGaNを主構成材料とする電界効果トランジスタを形成する工程と、前記半導体基板の裏面全面に、Agに対してAuまたはCuよりも濡れ性の劣る第1の金属層を形成する工程と、該第1の金属層上で、前記スクライブライン間の前記所定幅内を除く領域にAuからなる第2の金属層を形成する工程と、前記スクライブラインに沿って前記幅よりも狭い幅で前記半導体基板をダイシングし、前記半導体チップを個片化する工程と、前記半導体チップを金属製ベース上に、Agを含む導電性接着部材によってマウントする工程を有する。
以下、図面を参照しながら、本発明の半導体装置およびその製造方法に係る好適な実施形態について説明する。以下の説明において、異なる図面においても同じ符号を付した構成は同様のものであるとして、その説明を省略する場合がある。なお、本発明はこれらの実施形態での例示に限定されるものではなく、特許請求の範囲に記載された事項の範囲内および均等の範囲内におけるすべての変更を含む。また、複数の実施形態について組み合わせが可能である限り、本発明は任意の実施形態を組み合わせたものを含む。
図1Aは、本発明の実施形態に係る半導体装置を表面側(上方)から見た外観図であり、図1Bは、図1Aに示す半導体装置を裏面側(下方)から見た外観図である。また、図2は、本発明の実施形態に係る半導体装置の断面図である。
本実施形態の半導体装置100は、6ピンの電極130を有するチップキャリア型のパッケージを備え、底面の金属製ベース110以外は樹脂製のパッケージから構成されている。
半導体チップ200は、FET(電界効果型トランジスタ)の例であり、後述するSiC(シリコンカーバイト)基板の表面にGaN(窒化ガリウム)からなるGaNエピタキシャル層211が形成され、このGaNエピタキシャル層211の表面は絶縁層212で覆われている。また、半導体チップ200のフィンガ状のゲート電極230を挟んでドレイン電極240とソース電極220が配置され、ドレイン電極は図3の上方でドレインパッド241に集合し、ソース電極220は図3の下方でソースパッド221に集合し、さらに、ゲート電極230は同様に図3の下方においてゲートパッド231に集合する。ソースパッド221は絶縁膜211に開口を形成した上でGaNエピタキシャル層211に接して、ゲートパッド231とドレインパッド241は絶縁膜211上に形成することもできるし、ソースパッド221と同様にGaNエピタキシャル層211に接して形成することもできる。GaNエピタキシャル層211のうち、上記各電極と重複しない半導体チップ200の周辺領域は不活性化されている。
次に、第1の実施形態に係る半導体装置の製造方法について説明する。図5は、本発明の第1の実施形態に係る半導体装置の製造フローを示す図であり、図6A〜図6Hは、本発明の第1の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図である。図6Aはビア形成工程、図6Bは金属層形成工程、図6Cはフォトレジスト形成工程、図6Dは裏面電極形成工程、図6Eはフォトレジスト除去工程、図6Fはエッチング工程、図6Gはダイシング工程、および、図6Hはダイボンディング工程をそれぞれ示している。なお、これらの図では、簡略化のために、半導体チップ200のソースパッド221付近部分のみを模式的に示している。
まず、ステップS1のプロセス上工程で、SiC基板201の表面上にGaNエピタキシャル層211を形成し、このGaNエピタキシャル層211に、複数の半導体チップ200となるFETを作製する。FETは、図3に示すように、GaNエピタキシャル層211の内部に、ソース領域とドレイン領域をドーピングすることによって形成し、表面に、絶縁層212、ソース電極220、ドレイン電極240、ゲート電極230を設けるとともに、各電極をソースパッド221、ドレインパッド241、ゲートパッド231に接続する。複数の半導体チップは、所定幅を有するスクライブラインでそれぞれが区画される。
次に、ステップS2に移り、図6Aに示すように、複数のFETを形成したウェハをガラス支持基板300の上に、FET形成面、すなわち、GaNエピタキシャル層211側をガラス支持基板300に向けて、接着剤310によって貼り付ける。その後、SiC基板201を研削し、ウェハの厚さを100μm前後に薄層化する。研削後、ソースパッド221に向けて、ウェハの裏面からビア250を形成する。ウェハ内には、GaNエピタキシャル層211上に、FETの各電極やパッドが形成されており、ソースパッド221の金属が、ビア250形成のためにSiC基板201をエッチングする際のストッパ層として機能する。
次に、ステップS3に移り、図6Bに示すように、SiC基板201にビア250を形成後、SiC基板201の裏面全体にNiCr層251とAu層252を連続スパッタリングにより形成する。NiCr層251の厚さは100nm程度であり、Au層252の厚さも100nm程度が望ましい。NiCr層251は、本開示において、Agに対してAuまたはCuよりも濡れ性の劣る第1の金属層に相当する。
次に、ステップS4に移り、図6Cに示すように、スクライブラインを覆うパターンを有するフォトレジスト270をAu層252の上に形成する。フォトレジスト270は先の工程で形成したビア250には設けられない。フォトレジスト270の厚さは次工程のメッキによるAu厚により左右される。ここで、スクライブラインはウェハ上に形成した半導体チップの領域を区画するラインであり、隣接する半導体チップ間には所定の幅が設けられる。本開示では、この幅をスクライブラインの幅と呼ぶ。本実施形態では、スクライブラインの幅は、図6Cの幅D1で示す。フォトレジスト270の幅はこのスクライブラインの幅D1に等しい。このため、フォトレジスト270はウェハの裏面に幅D1で格子状に形成される。
次に、ステップS5に移り、図6Dに示すように、先にスパッタリングで形成したNiCr層251とAu層252をシード金属として、フォトレジスト270で覆われていない領域に、電解選択メッキによりAu層261を形成する。この場合、フォトレジスト270に対して露出しているビア250内にもAu層261が形成される。このAu層261は後述する裏面電極260として機能する。Au層261は、本開示において第2の金属層に相当する。
次に、ステップS6に移り、図6Eに示すように、SiC基板の裏面にAu層261を電解選択メッキで形成した後、フォトレジスト270を除去する。フォトレジスト270は、半導体チップ200のスクライブラインの幅D1で設けられているため、フォトレジスト270を除去したSiC基板の裏面には、メッキで形成した厚いAu層261の矩形状の島と、スパッタリングで形成した薄いAu層252の幅D1の格子が現れる。
次に、ステップS7に移り、図6Fに示すように、SiC基板201の裏面のAu層252とAu層261とを、KI溶液をエッチャントとしてウェットエッチングにより除去する。この場合、シード金属として形成したAu層252はメッキで形成したAu層261よりも極めて薄いので、全て除去され、下層のNiCr層251が幅D1の格子状に露出する。また、メッキで形成したAu層261もエッチングされて所定の厚さとなる。
次に、図6Fに示す工程を経たウェハをガラス支持基板300から取り外し、SiC基板の裏面を洗浄した後、エキスパンディングテープ320をSiC基板の裏面に貼り付ける。SiC基板201の裏面には、全面にAu層261からなる裏面電極260が形成されているため、エキスパンディングテープ320は裏面電極260に貼り付けられる。その後、ステップS8に移り、図6Gに示すように、ダイシングを行い、個々の半導体チップ200を得る。ここで、ダイシングは、スクライブラインに沿って、例えば、スクライブラインの幅D1内で、スクライブラインの幅D1よりも狭い幅D2を有するダイシングブレードを用いて行う。これにより、SiC基板201の裏面側でスクライブラインの幅D1内にはAuからなる裏面電極260は存在せず、NiCr層251が露出することになる。なお、レーザによるダイシングを用いる場合も、スクライブラインの幅D1よりも狭い幅D2でダイシングを行う。残ったNiCr層251の幅を20〜30μmとするスクライブラインの幅D1、ダイシングの幅D2が定められる。
次に、ステップS9に移り、図6Hに示すように、半導体チップ200をエキスパンディングテープ320から取り外すことで個片化を行い、さらに。個々の半導体チップ200を金属製ベース110上にAg含有接着部材150を用いてダイボンディングを行う。半導体チップ200の裏面の周囲には20〜30μmの幅でNiCr層251が剥き出しの状態にある。このため、半導体チップ200をAg含有接着部材150でダイボンディングしても、半導体チップ200周囲のNiCrが露出している領域には、Ag含有接着部材150は展開せず、NiCr層251が剥き出しの形状が持続する。したがって、半導体チップ200の側面をAg+が這い上がることはない。
以上の工程を経た後、ステップS10に移り、図2に示すように、金属製ベース110上に入出力マッチング回路400をダイボンディングし、ボンディングワイヤ140で所定の接続を行う。さらに、樹脂製の側壁部材120を用いて樹脂封止を行って、パッケージ化を行い、半導体装置100を得る。
次に、第2の実施形態に係る半導体装置とその製造方法について説明する。図7A〜図7Cは、第2の実施形態に係る半導体装置の製造フローにおける各工程を説明するための図であり、図7Aは金属層形成工程、図7Bはダイシング工程、および、図7Cは第ボンディング工程を示す。第2の実施形態に係る半導体の製造方法は、図5に示した第1の実機形態に係る半導体装置の製造フローにおいて、ステップS7のエッチング工程をステップS11の金属層形成工程に替えたものである。したがって、本実施形態の製造方法は、図5に示すステップS1から6、ステップS11、ステップS8から10の各工程を順次含む。
第2の実施形態に係る半導体装置の製造方法では、図5のステップS6で示すフォトレジスト除去工程の終了後、図6Eに示す状態から、スパッタリングで形成したAu層252を除去することなく、図7Aに示すように、スクライブラインの幅D1内のAu層252の上にさらにNiCr層253を形成する。これにより、スクライブラインの幅D1内の領域は、SiC基板201側から、NiCr層251、Au層252、NiCr層253の三層金属構成となる。
スクライブラインの幅D1内にNiCr層253を形成する方法としては、SiC基板201の裏面全面にNiCrを厚さ100nm程度でスパッタリングし、スクライブラインの幅D1とその幅方向の周囲10μm程度を覆うフォトレジストをパターニングにより形成する。そして、塩素系ガスを反応ガスとする反応性イオンエッチングあるいはトリミング等で、露出したNiCr層を除去することにより、裏面電極260に相当する領域のAu層261を露出させることができる。なお、本実施形態に係る製造方法では、メッキ形成したAu層261をエッチングすることがないため、Au層261の厚さは、予めステップS5の裏面電極形成工程で所定の厚さとしておくことが望ましい。
次に、図7Aに示す工程を経たウェハをガラス支持基板300から取り外し、SiC基板の裏面を洗浄した後、エキスパンディングテープ320を貼り付ける。SiC基板201の裏面には、全面にAu層261からなる裏面電極260が形成されているため、エキスパンディングテープ320は裏面電極260に貼り付けられることになる。その後、ステップS8に移り、図7Bに示すように、ダイシングを行い、個々の半導体チップ200を得る。ここで、ダイシングは、スクライブラインに沿って、スクライブラインの幅D1よりも狭い幅D2を有するダイシングブレードを用いて行う。これにより、SiC基板201の裏面側には、スクライブラインの幅D1内にはAuからなる裏面電極260は存在せず、NiCr層253が露出することになる。
110…金属製ベース、
120…側壁部材、
130…電極、
140…ボンディングワイヤ、
150…Ag含有接着部材(Agを含む導電性接着部材)、
200…半導体チップ、
201…SiC基板、
211…GaNエピタキシャル層、
212…絶縁層、
220…ソース電極、
221…ソースパッド、
230…ゲート電極、
231…ゲートパッド、
240…ドレイン電極、
241…ドレインパッド、
250…ビア、
251…NiCr層、
252…Au層、
253…NiCr層、
260…裏面電極、
261…Au層、
270…フォトレジスト、
300…ガラス支持基板、
310…接着剤、
320…エキスパンディングテープ、
400…入出力マッチング回路。
Claims (8)
- 所定幅を有するスクライブラインで区画され複数の半導体チップ形成領域が形成されたSiCからなる半導体基板の表面にGaNを主構成材料とする電界効果トランジスタを形成する工程と、
前記半導体基板の裏面全面に、Agに対してAuまたはCuよりも濡れ性の劣る第1の金属層を形成する工程と、
該第1の金属層上で、前記スクライブライン間の前記幅内を除く領域にAuからなる第2の金属層を形成する工程と、
前記スクライブラインに沿って前記所定幅よりも狭い幅で前記半導体基板をダイシングし、前記半導体チップを個片化する工程と、
前記半導体チップを金属製ベース上に、Agを含む導電性接着部材によってマウントする工程を有する半導体装置の製造方法。 - 前記金属製ベース上に搭載された半導体チップを封止樹脂によりモールドする工程を含む、請求項1に記載の半導体装置の製造方法。
- 前記第1の金属層の金属が、NiCr、Ti、もしくは、Taである、請求項1または2に記載の半導体装置の製造方法。
- 前記第1の金属層を形成する工程が、前記半導体基板の裏面全面に前記第1の金属層および前記第2の金属層を連続的にスパッタリングで形成する工程と、
該スパッタリングで形成された前記第1の金属層および前記第2の金属層をシード金属として、前記スクライブラインの前記所定幅内の領域を除く領域に対して選択メッキにより、前記第2の金属層を形成する工程と、
前記スクライブラインの前記所定幅内の領域の前記スパッタリングで形成された前記第2の金属層を除去する工程を順次含む、請求項1から3のいずれか1に記載の半導体装置の製造方法。 - 前記第1の金属層を形成する工程が、前記半導体基板の裏面全面に前記第1の金属層および前記第2の金属層を連続的にスパッタリングで形成する工程と、
該スパッタリングで形成された前記第1の金属層および前記第2の金属層をシード金属として、前記スクライブラインの前記所定幅内の領域を除く領域に対して選択メッキにより、前記第2の金属層を形成する工程と、
さらに、前記スクライブラインの前記所定幅内の領域に前記第1の金属層を形成する工程を含む、請求項1から3のいずれか1に記載の半導体装置の製造方法。 - SiCからなる半導体基板の表面にGaNを主構成材料とする電界効果トランジスタを形成した半導体チップを有する半導体装置であって、
前記半導体チップの裏面がAgを含む導電性接着材を介してマウントされた金属製ベースと、
前記半導体チップを封止する樹脂製のモールド部材とを有し、
前記半導体チップの裏面の周囲の領域に、前記Agに対してAuまたはCuよりも濡れ性の劣る金属が露出している半導体装置。 - 前記Agに対してAuまたはCuよりも濡れ性の劣る金属が、NiCr、Ti、もしくは、Taである請求項6に記載の半導体装置。
- 前記濡れ性の劣る金属が、前記半導体チップの周囲で20〜30μmの幅で露出している、請求項6または7に記載の半導体装置。
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