KR102643785B1 - 자기 정렬된 후면 도전층을 포함하는 반도체 칩 및 이의 제조 방법 - Google Patents

자기 정렬된 후면 도전층을 포함하는 반도체 칩 및 이의 제조 방법 Download PDF

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KR102643785B1
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베른하르트 골레르
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인피니언 테크놀로지스 아게
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Abstract

복수의 반도체 칩을 구비하는 기판 웨이퍼 장치를 부분적으로 연삭하는 단계 - 부분적인 연삭은 기판 웨이퍼 장치의 전면 상의 반도체 칩 주위에 트렌치를 형성하고 그 깊이는 반도체 칩의 목표 두께보다 큼 - 와, 트렌치를 폴리머 재료로 충진하여 폴리머 구조체를 형성하는 단계와, 폴리머 구조체의 일부를 노출시키기 위해 기판 웨이퍼 장치의 후면의 제 1 박화를 수행하는 단계와, 폴리머 구조체의 노출된 부분이 덮이도록 기판 웨이퍼 장치의 후면 상에 도전층을 형성하는 단계와, 도전성 재료의 아일랜드들을 형성하도록 기판 웨이퍼 장치의 후면의 제 2 박화를 수행하는 단계 - 아일랜드들은 폴리머 구조체에 의해 서로 분리되고, 각각의 아일랜드는 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 와, 폴리머 구조체를 따라 기판 웨이퍼 장치를 연삭하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이 개시된다.

Description

자기 정렬된 후면 도전층을 포함하는 반도체 칩 및 이의 제조 방법{SEMICONDUCTOR CHIP INCLUDING SELF-ALIGNED BACK SIDE CONDUCTIVE LAYER AND METHOD FOR MAKING THE SAME}
다양한 실시예는 일반적으로 자기 정렬된 후면 도전층으로 형성된 반도체 디바이스에 관한 것이다.
기판 웨이퍼 상에 형성된 반도체 칩은 DBG(dicing before grinding) 공정을 사용하여 분리될 수 있다. 기판 웨이퍼는 먼저 칩 다이의 아일랜드를 형성하기 위해 기판 웨이퍼의 전면에 부분 절삭 공정을 거친다. 그런 다음 커프가 에폭시로 채워지고 기판 웨이퍼의 전면이 캐리어에 본딩된다. 일단 장착되면, 기판 웨이퍼의 후면은 예를 들어 연삭에 의해 목표 두께까지 얇아져서 다이 분리를 완료한다. 박막화 공정 후에, 금속층이 금속화 공정을 통해 기판 웨이퍼의 후면에 도포된다. 금속층은 기판 웨이퍼의 후면 상에 리소그래피를 통해 구조화되고, 칩 다이는 용매를 사용하여 에폭시를 용해하고 습식 화학적 금속 에칭 공정을 사용하여 칩 다이의 아일랜드들 사이에 걸쳐있는 후면 금속층의 부분을 제거한다. 이러한 금속화 공정은 각각의 반도체의 후면 및 전면 도전층을 정렬하기 위해 복수의 고비용 리소그래피 공정을 수반한다.
다양한 실시예에서, 반도체 디바이스 및 이의 제조 방법이 제공된다. 반도체 디바이스는 제 1 주요 면 및 제 1 주요 면에 대향하는 제 2 주요 면을 가진 기판 층 - 제 1 주요 면은 전면이고 제 2 주요 면은 후면임 - 과, 기판 층의 전면 내에 또는 위에 형성된 하나 이상의 전기 구성요소와, 기판 층의 후면 상에 배치된 후면 도전층과, 적어도 기판 층의 전면으로부터 후면 도전층의 후면까지 수직으로 연장되고 기판 층의 에지 및 후면 도전층의 에지를 둘러싸는 폴리머 구조체를 포함한다.
반도체 디바이스를 제조하는 방법은 전면 및 전면에 대향하는 후면을 가진 기판 웨이퍼 장치를 부분적으로 연삭하는 단계 - 기판 웨이퍼 장치는 복수의 반도체 칩을 더 포함하고, 부분적인 연삭은 기판 웨이퍼 장치의 전면 상의 복수의 반도체 칩 주위에 반도체 칩의 목표 두께보다 큰 깊이를 가진 트렌치를 형성함 - 와, 트렌치를 폴리머 재료로 충진하여 폴리머 구조체를 형성하는 단계와, 폴리머 구조체의 일부를 노출시키기 위해 기판 웨이퍼 장치의 후면의 제 1 박화를 수행하는 단계와, 폴리머 구조체의 노출된 부분이 덮이도록 기판 웨이퍼 장치의 후면 상에 도전층을 형성하는 단계와, 도전층으로부터 도전성 재료의 아일랜드들을 형성하도록 기판 웨이퍼 장치의 후면의 제 2 박화를 수행하는 단계 - 아일랜드들은 폴리머 구조체에 의해 서로 분리되고, 각각의 아일랜드는 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 와, 폴리머 구조체를 따라 기판 웨이퍼 장치를 연삭하여 개별 반도체 칩을 형성하는 단계를 포함한다.
도면에서, 동일한 참조 부호는 상이한 도면 전반에 걸쳐 동일한 부분을 일반적으로 지칭한다. 도면은 반드시 축척대로 도시된 것은 아니며, 그 대신 일반적으로 본 발명의 원리를 설명하는 것을 강조하였다. 이하의 설명에서, 본 발명의 다양한 실시예가 다음의 도면을 참조하여 설명된다.
도 1a 내지 도 1c는 다양한 실시예에 따른 자기 정렬된 후면 도전층 및 칩 에지 캡슐화 구조체를 갖는 반도체 디바이스의 단면도이다.
도 2a 내지 도 2f는 다양한 실시예에 따른 자기 정렬된 후면 도전층 및 칩 에지 캡슐화 구조체를 갖는 반도체 디바이스를 형성하는 다양한 단계에서의 기판 웨이퍼 장치의 단면도이다.
도 3은 다양한 실시예에 따른 복수의 반도체 디바이스를 포함하는 기판 웨이퍼의 평면도를 도시한다.
도 4는 다양한 실시예에 따른 자기 정렬된 후면 도전층 및 칩 에지 캡슐화 구조체를 갖는 복수의 반도체 디바이스를 제조하는 공정의 흐름도를 도시한다.
도 5는 다양한 실시예에 따른 자기 정렬된 후면 도전층 및 칩 에지 캡슐화 구조체를 갖는 반도체 디바이스를 형성하는 단계에서의 기판 웨이퍼 장치의 단면도이다.
본 발명의 다양한 실시예가 첨부 도면을 참조하여 보다 상세하게 후술된다. 그러나, 본 발명은 구체적으로 기술된 실시예에 한정되지 않고 오히려 보다 적절하게 수정되고 변경될 수 있다. 본 발명에 따른 다른 실시예가 되기 위해 일 실시 예의 각각의 특징 및 특징 조합을 다른 실시예의 특징 및 특징 조합과 결합하는 것은 본 발명의 범위 내에 속한다.
동일한 요소에는 도면에서 동일하거나 유사한 참조 부호가 제공된다. 반복을 피하기 위해 이러한 요소에 대한 반복 설명은 생략되었다.
이하의 상세한 설명에서, 본 발명의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시로 도시한 첨부 도면을 참조한다. 이와 관련하여, "상", "하", "전", "후", "위", "아래" 등과 같은 방향 용어는 도형의 설명되는 도면(들)과 관련하여 사용된다. 실시예의 구성요소는 다수의 상이한 방향으로 배치될 수 있으므로, 방향 용어는 설명을 위해 사용되며 결코 제한적이지 않다. 본 발명의 범위를 벗어나지 않으면서 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 따라서, 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안 되며, 본 발명의 범위는 첨부된 청구범위에 의해 정의된다.
본 명세서에서 설명된 다양한 예시적인 실시예의 특징은 달리 명시되지 않는 한, 서로 결합될 수 있음을 이해해야 한다.
본 명세서에 사용된 바와 같이, "연결된" 및/또는 "전기적으로 연결된"이라는 용어는 요소들이 함께 직접 연결되어야 한다는 것을 의미하지는 않으며, "연결 된" 또는 "전기적으로 연결된" 요소들 사이에 개재 요소가 제공될 수 있다.
이하에서 더 설명되는 반도체 칩은 상이한 유형일 수 있고, 상이한 기술에 의해 제조될 수 있으며, 예를 들어, 집적된 전기, 전기-광학 또는 전기-기계 회로 및/또는 수동소자를 포함할 수 있다. 반도체 칩은 예를 들어 전력 반도체 칩으로서 구성될 수 있다. 또한, 반도체 칩은 집적 회로, 제어 회로, 마이크로프로세서 또는 마이크로-전기기계 구성요소를 포함할 수 있다. 또한, 아래에서 설명되는 디바이스는 다른 반도체 칩의 집적 회로를 제어하는 로직 집적 회로, 예를 들어, 전력 반도체 칩의 집적 회로를 포함할 수 있다.
이러한 반도체 칩을 포함하는 반도체 디바이스가 이하에 설명된다. 다양한 실시예에서, 수직 구조를 갖는 반도체 칩이 포함될 수 있는데, 즉, 전류가 반도체 칩의 주요 표면에 수직인 방향으로 흐를 수 있는 방식으로 반도체 칩이 제조될 수 있다. 수직 구조를 갖는 반도체 칩은 2개의 주요 표면 상에, 즉, 전(또는 상)면 및 후(또는 하)면 상에 전극을 갖는다.
반도체 디바이스는 전력 반도체 칩을 포함할 수 있다. 전력 반도체 칩은 수직 구조를 가질 수 있다. 수직 전력 반도체 칩은 예를 들어 전력 MOSFET(Metal Oxide Semiconductor Field Effect Transistors), IGBT(Insulated Gate Bipolar Transistors), JFET(Junction Gate Field Effect Transistors), 전력 바이폴라 트랜지스터 또는 전력 다이오드로서 구성될 수 있다. 예로서, 전력 MOSFET의 소스 전극 및 게이트 전극은 하나의 주요 표면 상에 위치될 수 있고, 전력 MOSFET의 드레인 전극은 다른 주요 표면 상에 배치될 수 있다.
여기에 제시된 기본 원리는 아래에 주어진 예에 기초하여 설명될 것이다.
다양한 실시예에 따라, 각각 자기 정렬된 후면 도전층을 갖는, 기판 웨이퍼 상의 하나 이상의 반도체 디바이스가 제공된다.
다양한 실시예에 따라, 평탄화된 후면 도전층이 제공된다.
다양한 실시예에 따라, 기판 웨이퍼는 제 2 리소그래피 공정을 수반하지 않고 단일화될 수 있다.
다양한 실시예에 따라, 비용 및 복잡성을 최소화하는 전면 도전층과 자기 정렬된 후면 도전층이 제공될 수 있다.
다양한 실시예에 따라, 박화(thinning) 전에 절삭을 허용하는 후면 금속화 공정이 제공된다.
다양한 실시예에 따르면, 습식 화학적 금속 에칭 공정을 수반하지 않으면서 후면 도전층이 박화 공정에 의해 분리될 수 있다.
다양한 실시예에 따르면, 칩 에지는 폴리머 구조에 의해 완전히 덮일 수 있다.
다양한 실시예에 따르면, 기판 웨이퍼의 후방 표면은 전기 도전층에 의해 완전히 덮일 수 있다.
다양한 실시예에 따르면, 낮은 총 두께 변화가 요구될 때 매립식 에칭 정지 층이 형성될 수 있다.
도 1a 내지 도 1c는 다양한 실시예에 따른 자기 정렬된 후면 도전층 및 칩 에지 캡슐화 구조체를 갖는 반도체 디바이스의 단면도이다. 도 2f는 그러한 반도체 디바이스 중 하나 이상을 형성하는 최종 단계에서의 기판 웨이퍼 장치의 단면도이다.
도 1a를 참조하면, 반도체 디바이스(101)는 예를 들어, 반도체 칩 또는 그 일부일 수 있다. 도 2f를 참조하면, 반도체 디바이스(101)는 기판 웨이퍼(105) 내에 또는 위에 형성된 복수의 반도체 디바이스 중 하나일 수 있다. 기판 웨이퍼(105)는 제 1 주요 표면 및 제 1 주요 표면에 대향하는 제 2 주요 표면을 갖는다. 제 1 주요 표면은 전(또는 상)면이고 제 2 주요 표면은 후(또는 하)면이다. 기판 웨이퍼는 제 1 주요 표면 상에 하나 이상의 전자 디바이스를 포함할 수 있다.
기판 웨이퍼는 반도체 재료 및/또는 다른 상이한 재료를 포함할 수 있다. 예를 들어, 기판 웨이퍼(105)는 임의의 반도체 재료로 제조될 수 있다. 예를 들어, 기판 웨이퍼(105)는 실리콘(Si), 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 갈륨 질화물(GaN) 또는 갈륨 비화물(GaAs)로 제조될 수 있다. 또한, 반도체가 아닌 무기 및/또는 유기 재료, 예를 들어, 절연체, 플라스틱 또는 금속을 포함할 수 있다. 예를 들어, 제 1 주요 표면을 포함하는 상층은 GaN 또는 SiC를 갖는 사파이어일 수 있다. 기판 웨이퍼(105)는 또한 실리콘 상층을 포함하는 그래파이트(graphite) 웨이퍼일 수 있다.
도 2f에 도시된 바와 같이, 도 1a에 도시된 반도체 디바이스(101)는 기판 웨이퍼(105)의 복수의 칩 다이 중 단일화된 칩 다이일 수 있다. 도 1a를 참조하면, 반도체 디바이스(101)의 각각은 기판 층(110), 전면 도전층(120), 후면 도전층(130), 장벽 층(140) 및 칩 에지 캡슐화 구조체(150)를 포함할 수 있다. 기판 층(110)은 기판 층(110)의 전방 표면 안에 또는 위에 형성된 하나 이상의 전기 구성요소를 포함할 수 있다. 기판 층(110), 전면 도전층(120) 및 후면 도전층(130)은 기판 층(110)이 2개의 도전층 사이에 배치되도록 수직 적층으로 배치된다. 전면 도전층(120)은 후면 도전층(130) 위에 배치된 기판 층(110) 위에 배치되는데 이들 모두 서로 수직 방향으로 정렬되도록 배치된다. 장벽 층(140)은 일반적으로 기판 층(110)과 후면 도전층(130) 사이에 배치된다. 칩 에지 캡슐화 구조체(150)는 기판 층(110), 전면 도전층(120), 장벽 층(140) 및/또는 후면 도전층(130) 각각의 측방향 에지 또는 측면을 덮는 칩 다이의 외부 에지를 둘러싼다.
도 1a 및 도 1b를 참조하면, 장벽 층(140)은 기판 층(110)의 하부(후방) 표면과 후면 도전층(130)의 상부(전방) 표면 사이에 배치된 상부 벽을 포함할 수 있다. 도 1a에 도시된 바와 같이, 장벽 층(140)은 후면 도전층(130)의 측면 또는 측방향 에지와 칩 에지 캡슐화 구조체(150) 사이에 배치된 측벽도 포함하여 후면 도전층(130)의 하부 표면만이 노출되게 할 수 있다.
자기 정렬된 후면 도전층(130) 및 보호용 칩 에지 캡슐화 구조체(150)를 갖는 반도체 디바이스(101)를 제조하기 위해 다수의 공정이 사용될 수 있다. 하나의 가능한 공정 흐름이 다양한 실시예에 따른 자기 정렬된 후면 도전층 및 칩 에지 캡슐화 구조체를 갖는 복수의 반도체 디바이스를 제조하는 공정(400)의 도 4에 도시된다.
이 공정은 적합하고 잘 알려진 반도체 제조 기술의 결합을 포함할 수 있다. 공정 흐름은 기판 웨이퍼(105) 내에 또는 상에 형성된 복수의 칩 다이에 관하여 설명된다. 공정 흐름은 패터닝을 기판 웨이퍼에 적합하고 적절한 패터닝으로 연장시킴으로써 전체 기판 웨이퍼에 적용될 수 있다.
도 2a 내지 도 2f는 다양한 실시예에 따라 자기 정렬된 후면 도전층 및 칩 에지 캡슐화 구조체를 갖는 하나 이상의 반도체 디바이스를 형성하는 다양한 단계에서의 기판 웨이퍼 장치의 단면도이다.
도 3은 다양한 실시예에 따른 복수의 반도체 디바이스를 포함하는 기판 웨이퍼의 평면도이다.
410에서, 도 2a를 참조하면, 복수의 반도체 디바이스(101)가 기판 웨이퍼(105) 상에 형성될 수 있다. 기판 웨이퍼는 범위가 약 200mm에서 약 300mm까지인 직경 및 범위가 약 500μm에서 약 1000μm까지인 두께를 가질 수 있다. 각각의 반도체 디바이스(101)의 능동 및 수동 전기 구성요소는 기판 웨이퍼(105)의 전방 표면 내에 또는 위에서 임의의 적합하고 잘 알려진 반도체 제조 기술을 사용하여 형성될 수 있다. 예를 들어, 전기 구성요소는 표준 작업 흐름에 의해 구현될 수 있다. 전기 구성요소는 회로 구조체를 형성하도록 패터닝될 수 있다. 표준 작업 흐름은 기판 웨이퍼(105)의 전방 표면을 준비하기 위해 에피택셜 층을 형성하는 것 및 리소그래피 기술을 사용하여 각각의 반도체 디바이스(101)에 대응하는 칩 다이 영역에서 전기 구성요소 또는 회로 구조체를 패터닝하는 것을 포함할 수 있다.
도 2a를 참조하면, 전면 도전층(120)은 복수의 반도체 디바이스(101) 각각 위에 형성될 수 있다. 전면 도전층(120)은 기판 웨이퍼(105)의 전방 표면 위에 임의의 적합하고 잘 알려진 반도체 제조 기술을 사용하여 형성될 수 있다. 예를 들어, 표준 리소그래피 기술 또는 스크린 인쇄가 기판 웨이퍼(105)의 전방 표면 상의 각각의 반도체 디바이스에 대응하는 도전성 재료의 각각의 아일랜드를 갖는 패터닝된 전면 도전층(120)을 도 2a에 도시된 바와 같이 형성하는 데 사용될 수 있다. 전면 도전층(120)은 예를 들어, 구리, 주석, 금, 은 또는 이들의 합금으로 제조될 수 있다. 전면 도전층(120)은 범위가 약 10㎛에서 약 30㎛까지인 두께를 가질 수 있다. 보통 칩 에지 구조체에서 전압 종료에 사용된다.
420에서, 기판 웨이퍼(105)는 기판 웨이퍼(105)를 개별 칩으로 분할하기 위해 부분 절삭 공정을 거친다. 부분 절삭 공정은 칩 다이의 에지에 대응하는 전면 도전층(120) 내의 패터닝된 금속 아일랜드 사이의 스크라이브 또는 절삭 라인을 따라 기판 웨이퍼(105)에 홈 또는 트렌치(155)를 형성하는 것을 포함할 수 있다. 예를 들어, 스크라이브 또는 절삭 라인은 직사각형 그리드, 육각형 그리드 또는 임의의 다른 패턴을 형성할 수 있다. 예를 들어, 도 3을 참조하면, 스크라이브 또는 절삭 라인은 직사각형 그리드를 형성할 수 있다.
예를 들어, 블레이드 절삭(톱질), 레이저 절삭, 플라즈마 절삭 등을 포함하는 임의의 적합하고 잘 알려진 절삭 기술이 적용될 수 있다. 예를 들어, 다이아몬드 톱 기반의 하프컷 다이서(diamond saw based half-cut dicer), 레이저 기반 스텔스 다이서(laser based stealth dicer), 또는 이온 기반 건식 에칭 다이서를 사용할 수 있다.
기판 웨이퍼(105)에 형성된 홈 또는 트렌치(155)의 깊이는 적어도 기판 층(110)의 목표 두께와 후면 도전층(130)의 목표 두께를 합친 두께만큼 깊어야 한다. 예를 들어, 홈 또는 트렌치(155)의 깊이는 범위가 약 20 ㎛에서 약 50 ㎛까지일 수 있다. 홈 또는 트렌치의 폭은 절삭 기술에 의존할 수 있다. 폭은 전면 도전층(120)의 도전성 재료의 패터닝된 아일랜드들 사이 및 후면 도전층(130)의 도전성 재료의 자기 정렬된 아일랜드들 사이에서 전기적 절연을 보장하기에 충분할 정도로 넓어야 한다. 예를 들어, 기판 웨이퍼(105)에 형성된 홈 또는 트렌치(155)의 폭은 범위가 약 10 ㎛에서 약 100 ㎛까지일 수 있다.
430에서, 부분 절삭 후에, 홈 또는 트렌치(155)는 폴리머 충진 재료(157)로 채워져 폴리머 구조체(159)를 형성한다. 폴리머 충진 재료(157)는 홈 또는 트렌치(155)를 완전히 채울 때까지 증착된다. 전면 도전층(120)이 존재하는 경우, 홈 또는 트렌치(155) 위의 전면 도전층(120)의 도전성 재료의 패터닝된 아일랜드들 사이의 공간도 완전히 채워질 수 있다. 폴리머 충진 재료(157)는 반도체 에칭제에 잘 견디고, 후면 도전층(130)과 같은 도전층과 함께 얇게 만들거나 연삭할 수 있는 재료여야 한다. 폴리머 충진 재료(157)는 예를 들어, 에폭시, 이미드(imide), 포토이미드, 포토레지스트, 듀로플라스트(duroplast), 엘라스토머, 열경화성 재료 또는 열가소성 재료를 포함할 수 있다. 폴리머 충진 재료(157)는 예를 들어, 리소그래피, 스핀 코팅, 인쇄 또는 분사를 포함하는 임의의 적합하고 잘 알려진 제조 기술에 의해 도포될 수 있다. 폴리머 충진 재료(157)는 박화 또는 연삭 공정 동안 응력 제거를 제공할 수 있다. 폴리머 충진 재료(157)는 세팅 또는 경화될 때 박화 또는 연삭 공정 중에 압축 응력 및 전단 응력을 견딜 수 있을 만큼 강해야 한다.
440에서, 예를 들어, 전면 도전층(120) 및 폴리머 구조체(159)를 포함하는 기판 웨이퍼 장치의 전면은 기계적 지지를 제공하는 캐리어(190) 상에 접착제를 사용하여 장착될 수 있지만 기판 웨이퍼(105)의 후면은 처리될 수 있다. 캐리어는 예컨대 유리 기판일 수 있다. 예를 들어, 캐리어에 또는 예를 들어, 콘택트 클립에 반도체 칩을 전기적 및 기계적으로 접속하기 위해 접착제 또는 본딩 재료가 도포될 수 있다. 접착제 또는 본딩 재료는 기판 웨이퍼 장치의 전체 전면 토폴로지에 도포될 수 있다. 접착제 또는 본딩 재료는 임의의 잘 알려지고 적합한 재료일 수 있다. 예를 들어, 연납 재료 또는 특히 확산 땜납 본드를 형성할 수 있는 땜납 재료는 예컨대, 주석(Sn), 주석-은(SnAg), 주석-금(SnAu), 주석-구리(SnCu), 인듐(In), 인듐-은(InAg), 인듐-구리(InCu) 및 인듐-금(InAu) 중 하나 이상을 포함하는 땜납 재료가 사용될 수 있다. 본딩은 연마 중에 연삭액의 침투를 방지하고 균열 발생을 방지할 수 있을 정도로 강해야 한다.
450에서, 기판 웨이퍼(105)가 장착되면, 기판 웨이퍼(105)의 전체 후면은 제 1 박화 공정을 거칠 수 있다. 박화 공정은 하나 이상의 단계를 포함할 수 있는데, 각각의 단계는 연삭 공정, CMP 공정, 에칭 공정, 또는 기판 웨이퍼 장치의 후면으로부터 재료를 기계적으로 또는 화학적으로 제거하는 임의의 공정을 포함할 수 있다. 예를 들어, 박화 공정은 2단계 박화 공정일 수 있다. 도 2ba를 참조하면, 제 1 단계는 기판 웨이퍼(105)의 두께가 칩 다이의 기판 층(110)의 목표 두께에 도달하는 범위 내에 들 때까지 기판 웨이퍼(105)의 후면을 연삭하는 기계적 연삭 공정을 포함할 수 있다. 예를 들어, 범위는 약 5㎛에서 20㎛까지 일 수 있다. 이와 달리, 도 2bb를 참조하면, 제 1 단계는 폴리머 충진 재료가 도달할 때까지 기판 웨이퍼(105)의 후면을 연삭하는 기계적 연삭 공정을 포함할 수 있다. 기판 웨이퍼는 또한 화학적 기계적 연마(CMP)에 의해 제 1 단계에서 박화될 수 있다.
제 2 단계에서, 습식 또는 건식 에칭 기술을 사용하는 에칭에 의해 제거될 수 있다. 예를 들어, 기판 재료의 마지막 5㎛에서 20㎛는 습식 또는 건식 에칭 기술을 사용하는 에칭에 의해 제거될 수 있다. 제 2 단계의 박화 공정은 홈 또는 트렌치(155)의 바닥에 형성되었던 폴리머 구조체(159)의 부분을 드러낸다. 도 2c를 참조하면, 기판 재료는 에칭되어 폴리머 구조체(159)의 일부를 노출시킨다. 폴리머 구조체(159)의 노출된 부분은 플래토스(plateaus)(151) 및 측벽(152)을 갖는 폴리머 메사(153)로 지칭될 수 있다.
이와 달리, 박화 공정은 단일 단계 박화 공정일 수 있다. 예를 들어, 제 1 단계는 완전히 제 2 단계로 대체될 수 있다. 즉, 박화 공정은 연삭 공정을 피할 수 있고, 폴리머 구조체(159)의 부분을 노출시키기 위해 기판 재료를 제거하기 위한 에칭 공정만을 포함할 수 있다.
박화 후에, 기판 웨이퍼(105)는 칩 다이의 기판 층(110)의 목표 두께에 있어야 한다. 예를 들어, 기판 웨이퍼(105)는 100㎛ 미만의 목표 두께를 가질 수 있다. 예컨대, 기판 웨이퍼(105)는 범위가 약 2㎛에서 약 60㎛까지인 목표 두께를 가질 수 있다.
460에서, 장벽 층(140)은 기판 웨이퍼(105)의 후방 표면 전체에 형성될 수 있다. 도 2d에 도시된 바와 같이, 장벽 층(140)은 기판 웨이퍼(105)의 후면 상의 임의의 노출된 표면에 도포될 수 있다. 장벽 층(140)은 예를 들어, 스퍼터링(sputtering)을 포함하는 임의의 적합하고 잘 알려진 제조 기술에 의해 도포될 수 있다. 장벽 층(140)은 기판 층(110)의 노출된 후방 표면 전부를 덮어야 한다. 장벽 층(140)은 또한 폴리머 메사(153)의 플래토스(151) 및 측벽(152)을 덮을 수 있다. 도 2d는 수직 측벽(152)을 갖는 폴리머 메사(153)를 도시하고, 측벽(152)은 웨이퍼의 후방 표면의 기저부에서의 폴리머 메사(153)의 폭이 폴리머 메사(153)의 플래토스(151)의 폭보다 넓은 곳에서 기울어질 수 있다.
장벽 층은 금속 이온이 금속화 층으로부터 반도체 재료로 확산하는 것을 방지한다. 예를 들어, 장벽 층은 구리-규화물의 형성을 방지하는 데 사용될 수 있다. 장벽 층은 예를 들어, 텅스텐(W), 텅스텐 질화물(WN), 또는 티타늄 질화물(TiN)로 형성될 수 있다.
금속화 공정에 따라, 장벽 층(140)은 후속 구리 도금 공정을 용이하게 하는 도전성 박막("시드 층")으로 덮일 수 있다. 시드 층은 대응하는 전면 도전층(120)과 연결되어 외부 전원과의 연속적인 전기적 접촉을 실현할 수 있다. 예를 들어, 장벽/구리 시드 층의 두께 범위는 약 100nm에서 약 300nm까지일 수 있다. 폴리머 메사의 측벽(152)의 종횡비는 확산 장벽 층 및 시드 층 모두를 스퍼터링하기에 적합해야 한다.
470에서, 후면 도전층(130)이 기판 웨이퍼(105)의 전체 후방 표면에 도포된다. 후면 도전층(130)은 기판 층(110)의 후방 표면 및 만일 존재한다면 장벽 층(140)을 완전히 덮도록 도포되어야 한다. 후면 도전층(130)은 폴리머 메사(153)의 플래토스(151) 및 측벽(152)도 완전히 덮어야 한다. 도포된 후면 도전층(130)의 두께는 후면 도전층(130)의 목표 두께보다 두꺼워야 한다. 이는 폴리머 메사(153)의 높이보다 클 수 있다. 예를 들어, 후면 도전층(130)의 목표 두께는 범위가 약 5㎛에서 약 40㎛까지일 수 있고, 도포된 후면 도전층(130)의 두께는 후면 도전층(130)의 목표 두께보다 약 2㎛ 내지 약 10㎛ 클 수 있다. 도포된 두께는 처리 장비의 허용오차에 의존할 수 있다.
후면 도전층(130)은 기판 웨이퍼(105)의 전방 표면 위에 임의의 적합하고 잘 알려진 반도체 제조 기술을 사용하여 형성될 수 있다. 이러한 기술은 층이 전체적으로 한 번에 도포되는 기술, 예컨대, 적층 기술뿐만 아니라 층이 예컨대, 분사, 스퍼터링, 도금, 몰딩, CVD(Chemical Vapor Deposition), PVD(physical vapor deposition), 증착, 하이브리드 물리적-화학적 기상 증착(HPCVD) 등과 같은 연속적인 방식으로 증착되는 기술을 포함한다.
도포된 도전층은 특히 구리(Cu) 또는 주석(Sn) 또는 이들의 합금과 같은 금속층 또는 도전성 페이스트의 층 중 하나 이상을 포함할 수 있다. 금속층은 동종층일 수 있다. 도전성 페이스트는 기화성 또는 경화성 폴리머 재료에 분포된 금속 입자를 포함할 수 있으며, 페이스트는 유체이거나, 점성이 있거나, 또는 왁스 같을 수 있다.
다양한 실시예에서, 후면 도전층(130)은 예를 들어, 다공성 구리와 같은 저 응력 금속으로 제조되어 기계적 안정성을 제공할 수 있다. 다양한 실시예에서, 후면 도전층(130)은 또한 반도체 디바이스(101)를 위한 열 싱크(heat sink)로서 기능할 수 있다. 다양한 실시예에서, 후면 도전층(130)은 또한 반도체 디바이스(101)를 위한 전기적 콘택트로서 기능할 수 있다.
480에서, 예를 들어, 후면 도전층(130), 장벽 층(140) 및/또는 폴리머 구조체(159)를 포함하는 기판 웨이퍼 장치의 후면은 제 2 박화 공정을 거칠 수 있다. 기판 웨이퍼 장치의 후면은 폴리머 메사(153)의 플래토스(151)의 표면이 노출될 때까지 얇아진다. 다양한 실시예에서, 플래토스에 가까운 폴리머 메사(153)의 작은 부분도 기판 웨이퍼 장치의 후면이 평평, 즉, 평탄화되는 것을 보장하기 위해 얇아질 수 있다. 박화 공정 후에, 후면 도전층(130)은 기판 웨이퍼(105)의 복수의 반도체 디바이스(101) 각각에 대응하는 도전성 재료의 자기 정렬된 아일랜드를 형성하도록 분리된다. 폴리머 메사(153)는 후면 도전층(130)의 도전성 재료의 아일랜드를 사이에 절연 버퍼를 제공한다. 후면 도전층(130)의 도전성 재료의 각각의 아일랜드는 또한 전면 도전층(120)의 도전성 재료의 대응하는 패터닝된 아일랜드와 자기 정렬될 수 있다. 박화 공정은 하나 이상의 단계를 포함할 수 있는데, 각각의 단계는 연삭 공정, CMP 공정, 에칭 공정, 또는 기판 웨이퍼 장치의 후면으로부터 재료를 기계적으로 또는 화학적으로 제거하는 임의의 공정을 포함할 수 있다. 박화 공정은 또한 기판 웨이퍼 장치의 후면을 평탄화할 수 있다.
490에서, 칩 분리를 위한 준비시에, 기판 웨이퍼(105)는 프레임 위로 분리될 수 있고 접착제 또는 본딩 재료는 전면으로부터 제거될 수 있다. 기판 웨이퍼(105)는 폴리머 구조체(159)를 투과할 수 있는 파장의 레이저 빔을 사용하여 개별 칩으로 분리될 수 있다. 기판 웨이퍼(105)는 원하는 절삭 패턴에 따라 기판 웨이퍼를 스캔하기 위해 레이저 빔과 기판 웨이퍼의 상대 위치를 이동시킴으로써 절삭될 수 있다. 다른 잘 알려지고 적합한 절삭 기술이 사용될 수도 있다.
다양한 실시예에서, 기판 층(110)의 총 두께 변화가 작은 반도체 디바이스(101)가 형성될 수 있다. 예를 들어, 410에서 기판 웨이퍼(105)의 전방 표면 내에 또는 그 위에 전기 구성요소를 형성하기 전에, 매립형 에칭 정지 층(115)이 기판 웨이퍼(105)의 전방 표면 아래의 기판 재료에 형성될 수 있다. 매립형 에칭 정지 층(115)은 450에서 제 2 단계 동안 에칭 깊이를 제어하는 데 사용될 수 있다. 매립형 에칭 정지 층(115)은 거의 칩 다이의 기판 층(110)의 목표 두께의 깊이로 형성되어야 한다. 450에서 박화 공정의 제 2 단계 동안, 기판 웨이퍼 장치의 후방 표면과 매립형 에칭 정지 층(115) 사이의 기판 재료는 에칭되어 기판 층(110)의 두께를 감소시키고 폴리머 메사(153)를 드러낼 수 있다. 제 2 단계의 끝에서, 기판 재료의 에칭이 완료될 때, 매립형 에칭 정지 층(115)이 사용되면, 상이한 에칭제에 의해 제거될 수 있다. 따라서, 보다 균일한 두께를 갖는 기판 층(110)이 제공될 수 있다.
매립형 에칭 정지 층(115)은 임의의 적합하고 잘 알려진 반도체 제조 기술을 이용하여 형성될 수 있다. 예를 들어, 매립형 에칭 정지 층은 고농도로 도핑된 층(예컨대, 붕소 도핑된 p+ 층)으로서 구현될 수 있다. 다른 예로서, 매립형 에칭 정지 층은 에피택셜 층 아래에 산화물 아일랜드가 매립형 ELO(Epitaxial Lateral Overgrowth) 공정에 의해 형성된 매립형 산화물층일 수 있거나, 또는 산소 이온 빔 주입 공정과 그 다음에 고온 어닐링을 사용하여 매립형 SiO2 층을 생성하는 SIMOX(Separation by IMplantation of OXygen) 공정에 의해 형성된 매립형 산화물층일 수 있다.
이하, 본 명세서의 다양한 양상이 예시될 것이다.
예 1은 반도체 디바이스를 제조하는 방법이며, 그 방법은 전면 및 전면에 대향하는 후면을 가진 기판 웨이퍼 장치를 부분적으로 연삭하는 단계 - 기판 웨이퍼 장치는 복수의 반도체 칩을 더 포함하고, 부분적인 연삭은 기판 웨이퍼 장치의 전면 상의 복수의 반도체 칩 주위에 복수의 반도체 칩의 목표 두께보다 큰 깊이를 가진 트렌치를 형성함 - 와, 트렌치를 폴리머 재료로 충진하여 폴리머 구조체를 형성하는 단계와, 폴리머 구조체의 일부를 노출시키기 위해 기판 웨이퍼 장치의 후면의 제 1 박화를 수행하는 단계와, 폴리머 구조체의 노출된 부분이 덮이도록 기판 웨이퍼 장치의 후면 상에 도전층을 형성하는 단계와, 도전층으로부터 도전성 재료의 아일랜드들을 형성하도록 기판 웨이퍼 장치의 후면의 제 2 박화를 수행하는 단계 - 아일랜드들은 폴리머 구조체에 의해 서로 분리되고, 각각의 아일랜드는 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 와, 폴리머 구조체를 따라 기판 웨이퍼 장치를 연삭하여 개별 반도체 칩을 형성하는 단계를 포함한다.
예 2에서, 예 1의 청구대상은 폴리머 구조체의 노출된 부분은 높이를 가지며, 높이는 적어도 상기 도전층의 목표 두께인 것을 선택적으로 포함할 수 있다.
예 3에서, 예 2의 청구대상은 깊이는 적어도 기판 웨이퍼 장치의 기판 층의 목표 두께와 높이의 합인 것을 선택적으로 포함할 수 있다.
예 4에서, 예 2 또는 예 3의 청구대상은 높이는 약 5㎛로부터 약 40㎛까지인 범위 내에 있는 것을 선택적으로 포함할 수 있다.
예 5에서, 예 1 내지 예 4 중 어느 한 예의 청구대상은 도전성 재료의 패터닝된 아일랜드를 형성하도록 기판 웨이퍼 장치의 전면 상에 패터닝된 도전층을 제공하는 단계 - 각각의 패터닝된 아일랜드는 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 를 선택적으로 포함할 수 있다.
예 6에서, 예 1 내지 예 5 중 어느 한 예의 청구대상은 장벽 층을 제공하는 단계 - 복수의 반도체 칩의 각각의 반도체 칩에 대응하는 장벽 층의 일부는 대응하는 아일랜드를 덮는 상부 벽 및 측벽을 포함함 - 를 선택적으로 포함할 수 있다.
예 6a에서, 예 1 내지 예 6 중 어느 한 예의 청구대상은 기판 웨이퍼 장치의 전면 내에 또는 위에 전기 구성요소를 형성하는 단계를 선택적으로 포함할 수 있다.
예 6b에서, 예 1 내지 예 6a 중 어느 한 예의 청구대상은 제 1 박화가 에칭 공정을 포함하는 것을 선택적으로 포함할 수 있다.
예 6c에서, 예 1 내지 예 6b 중 어느 한 예의 청구대상은 제 1 박화가 2개의 단계를 포함하되, 제 1 단계는 기판 웨이퍼 장치의 후면을 연삭하는 것을 포함하고 제 2 단계는 폴리머 구조체의 일부를 노출시키기 위해 기판 웨이퍼 장치의 후면을 에칭하는 것을 포함하는 것을 선택적으로 포함할 수 있다.
예 6d에서, 예 6c의 청구대상은 제 1 단계가 폴리머 구조체의 노출 없이 기판 웨이퍼 장치의 후면을 연삭하는 것을 포함하는 것을 선택적으로 포함할 수 있다.
예 6e에서, 예 1 내지 예 6d 중 어느 한 예의 청구대상은 기판 웨이퍼 장치의 전방 표면 아래에 배치된 매립형 에칭 정지 층을 제공하고 기판 웨이처 장치의 후면을 에칭하여 기판 웨이퍼 장치를 박화하는 단계 - 에칭은 에칭제가 매립형 에칭 정지 층과 접촉할 때 완료됨 - 를 선택적으로 포함할 수 있다.
예 6f에서, 예 6e의 청구대상은 매립형 에칭 정지 층과 기판 웨이퍼 장치의 전방 표면 사이의 거리가 대략 복수의 반도체 칩의 목표 두께인 것을 선택적으로 포함할 수 있다.
예 7은 제 1 주요 면 및 제 1 주요 면에 대향하는 제 2 주요 면을 포함하는 기판 층 - 제 1 주요 면은 전면이고 제 2 주요 면은 후면이며, 기판 층은 복수의 반도체 칩을 더 포함함 - 과, 복수의 반도체 칩 사이에 배치되는 폴리머 구조체 - 폴리머 구조체는 적어도 기판 층의 전면으로부터 기판 층의 후면까지 연장되고 기판 층의 후방 표면으로부터 돌출됨 - 와, 폴리머 구조체에 의해 분리된 도전성 재료의 복수의 아일랜드 - 각각의 아일랜드는 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 를 포함하는 기판 웨이퍼 장치이다.
예 8에서, 예 7의 청구대상은 도전성 재료의 각각의 아일랜드는 폴리머 구조체의 후방 표면과 동일한 평면 상에 있는 후방 표면을 갖는 연속하는 금속 층을 포함하는 것을 선택적으로 포함할 수 있다.
예 9에서, 예 7 또는 예 8의 청구대상은 기판 층의 후방 표면으로부터 돌출되는 폴리머 구조체의 높이는 약 5㎛로부터 약 40㎛까지인 범위 내에 있는 것을 선택적으로 포함할 수 있다.
예 10에서, 예 7 내지 예 9 중 어느 한 예의 청구대상은 도전성 재료의 패터닝된 아일랜드를 포함하는 기판 층의 전면 상의 패터닝된 도전층 - 각각의 패터닝된 아일랜드는 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 을 선택적으로 포함할 수 있다.
예 11에서, 예 7 내지 예 10 중 어느 한 예의 청구대상은 장벽 층 - 복수의 반도체 칩의 각각의 반도체 칩에 대응하는 장벽 층의 일부는 대응하는 아일랜드를 덮는 상부 벽 및 측벽을 포함함- 을 선택적으로 포함할 수 있다.
예 11a에서, 예 7 내지 예 10 중 어느 한 예의 청구대상은 기판 웨이퍼 장치의 전방 표면 아래에 배치된 매립형 에칭 정지 층을 선택적으로 포함할 수 있다.
예 11b에서, 예 11a의 청구대상은 매립형 에칭 정지 층과 기판 웨이퍼 장치의 전방 표면 사이의 거리가 대략 복수의 반도체 칩의 목표 두께인 것을 선택적으로 포함할 수 있다.
예 12는 제 1 주요 면 및 제 1 주요 면에 대향하는 제 2 주요 면을 갖는 기판 층 - 제 1 주요 면은 전면이고 제 2 주요 면은 후면임 - 과, 기판 층의 전면 내에 또는 위에 형성된 하나 이상의 전기 구성요소와, 기판 층의 후면 상에 배치된 후면 도전층과, 적어도 기판 층의 전면으로부터 후면 도전층의 후면까지 수직으로 연장되고 기판 층의 에지 및 후면 도전층의 에지를 둘러싸는 폴리머 구조체를 포함하는 반도체 디바이스이다.
예 13에서, 예 12의 청구대상은 기판 층의 전면 상에 기판 층 및 후면 도전층과 정렬되도록 배치되는 전면 도전층을 선택적으로 포함할 수 있다.
예 14에서, 예 12 또는 예 13의 청구대상은 기판 층과 후면 도전층 사이에 배치되는 장벽 층 - 장벽 층은 상부 벽 및 측벽을 포함하고, 상부 벽은 기판 층의 후방 표면과 후면 도전층의 전방 표면 사이에 배치되며, 측벽은 후면 도전층의 에지와 폴리머 구조체 사이에 배치됨 - 을 선택적으로 포함할 수 있다.
예 15에서, 예 12 내지 예 14 중 어느 한 예의 청구대상은 폴리머 구조체는 칩 에지 캡슐화 구조체인 것을 선택적으로 포함할 수 있다.
본 발명은 특정 실시예를 참조하여 구체적으로 도시되고 기술되었지만, 당업자라면 첨부된 청구범위에 의해 정의되는 바와 같이 본 발명의 사상 및 범위를 벗어나지 않고 형태 및 세부 사항이 다양하게 변경될 수 있다는 것을 이해해야 한다. 그러므로, 본 발명의 범위는 첨부된 청구범위에 의해 표시되며, 따라서 청구범위의 등가 의미 및 범위 내에 있는 모든 변경이 포함되도록 의도된다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    전면 및 상기 전면에 대향하는 후면을 포함하는 기판 웨이퍼 장치를 부분적으로 절삭하는 단계 - 상기 기판 웨이퍼 장치는 복수의 반도체 칩을 더 포함하고, 상기 부분적인 절삭은 상기 기판 웨이퍼 장치의 전면 상의 상기 복수의 반도체 칩 주위에 상기 기판 웨이퍼 장치의 기판 층의 최종 두께보다 큰 깊이를 가진 트렌치를 형성하며, 상기 기판 층의 최종 두께는 상기 기판 웨이퍼 장치의 후면의 제 1 박화(thinning) 및 제 2 박화를 수행한 이후의 두께에 해당함 - 와,
    상기 트렌치를 폴리머 재료로 충진하여 폴리머 구조체를 형성하는 단계와,
    상기 폴리머 구조체의 팁을 노출시키기 위해 상기 기판 웨이퍼 장치의 후면의 상기 제 1 박화를 수행하는 단계와,
    상기 폴리머 구조체의 노출된 팁이 완전히 덮이도록 상기 기판 웨이퍼 장치의 후면 상에 후면 도전층을 형성하는 단계와,
    상기 후면 도전층으로부터 도전성 재료의 아일랜드들을 형성하도록 상기 기판 웨이퍼 장치의 후면의 상기 제 2 박화를 수행하는 단계 - 상기 아일랜드들은 상기 폴리머 구조체에 의해 서로 분리되고, 각각의 아일랜드는 상기 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 와,
    상기 폴리머 구조체를 따라 상기 기판 웨이퍼 장치를 절삭하여 개별 반도체 칩을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 폴리머 구조체의 팁의 노출된 부분은 높이를 가지며,
    상기 높이는 적어도 상기 후면 도전층의 최종 두께이고, 상기 후면 도전층의 최종 두께는 상기 기판 웨이퍼 장치의 후면의 상기 제 2 박화를 수행한 이후의 두께에 해당하는
    반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 트렌치의 상기 깊이는 적어도 상기 기판 웨이퍼 장치의 기판 층의 최종 두께와 상기 높이의 합이며, 상기 높이는 5㎛로부터 40㎛까지인 범위 내에 있는
    반도체 디바이스 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    도전성 재료의 패터닝된 아일랜드들을 형성하도록 상기 기판 웨이퍼 장치의 전면 상에 패터닝된 도전층을 제공하는 단계 - 각각의 패터닝된 아일랜드는 상기 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 와,
    장벽 층을 제공하는 단계 - 상기 복수의 반도체 칩의 각각의 반도체 칩에 대응하는 상기 장벽 층의 일부는 대응하는 패터닝된 아일랜드를 덮는 상부 벽과 측벽 중 적어도 하나를 포함함 - 중 적어도 하나를 포함하는
    반도체 디바이스 제조 방법.
  5. 기판 웨이퍼 장치로서,
    제 1 주요 면 및 상기 제 1 주요 면에 대향하는 제 2 주요 면을 포함하는 기판 층 - 상기 제 1 주요 면은 전면이고 상기 제 2 주요 면은 후면이며, 상기 기판 층은 복수의 반도체 칩을 더 포함함 - 과,
    상기 복수의 반도체 칩 사이에 배치되는 폴리머 구조체 - 상기 폴리머 구조체는 적어도 상기 기판 층의 전면으로부터 상기 기판 층의 후면까지 연장되고 상기 기판 층의 후방 표면으로부터 돌출됨 - 와,
    상기 폴리머 구조체에 의해 분리된 도전성 재료의 복수의 아일랜드 - 각각의 아일랜드는 상기 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 와,
    장벽 층 - 상기 복수의 반도체 칩의 각각의 반도체 칩에 대응하는 상기 장벽 층의 일부는 대응하는 아일랜드를 덮는 상부 벽 및 측벽을 포함함 - 을 포함하는
    기판 웨이퍼 장치.
  6. 제 5 항에 있어서,
    상기 도전성 재료의 각각의 아일랜드는 상기 폴리머 구조체의 후방 표면과 동일한 평면 상에 있는 후방 표면을 갖는 연속하는 금속 층을 포함하고, 상기 기판 층의 상기 후방 표면으로부터 돌출되는 상기 폴리머 구조체의 높이는 5㎛로부터 40㎛까지인 범위 내에 있는
    기판 웨이퍼 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    도전성 재료의 패터닝된 아일랜드들을 포함하는 상기 기판 층의 전면 상의 패터닝된 도전층 - 각각의 패터닝된 아일랜드는 상기 복수의 반도체 칩의 각각의 반도체 칩에 대응함 - 을 더 포함하는
    기판 웨이퍼 장치.
  8. 반도체 디바이스로서,
    제 1 주요 면 및 상기 제 1 주요 면에 대향하는 제 2 주요 면을 갖는 기판 층 - 상기 제 1 주요 면은 전면이고 상기 제 2 주요 면은 후면임 - 과,
    상기 기판 층의 전면 내에 또는 위에 형성된 하나 이상의 전기 구성요소와,
    상기 기판 층의 후면 상에 배치된 후면 도전층과,
    적어도 상기 기판 층의 전면으로부터 상기 후면 도전층의 후면까지 수직으로 연장되고 상기 기판 층의 에지 및 상기 후면 도전층의 에지를 둘러싸는 폴리머 구조체와,
    상기 기판 층과 상기 후면 도전층 사이에 배치되는 장벽 층 - 상기 장벽 층은 상부 벽 및 측벽을 포함하고, 상기 상부 벽은 상기 기판 층의 후방 표면과 상기 후면 도전층의 전방 표면 사이에 배치되며, 상기 측벽은 상기 후면 도전층의 에지와 상기 폴리머 구조체 사이에 배치됨 - 을 포함하는
    반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 기판 층의 전면 상에 상기 기판 층 및 상기 후면 도전층과 정렬되도록 배치되는 전면 도전층을
    더 포함하는
    반도체 디바이스.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 폴리머 구조체는 칩 에지 캡슐화 구조체인
    반도체 디바이스.
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