JPH09260400A - 化合物半導体素子およびその製造方法 - Google Patents
化合物半導体素子およびその製造方法Info
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- JPH09260400A JPH09260400A JP8064102A JP6410296A JPH09260400A JP H09260400 A JPH09260400 A JP H09260400A JP 8064102 A JP8064102 A JP 8064102A JP 6410296 A JP6410296 A JP 6410296A JP H09260400 A JPH09260400 A JP H09260400A
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- Japan
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- compound semiconductor
- electrode pad
- chip
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- source electrode
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Chemically Coating (AREA)
- Electrodes Of Semiconductors (AREA)
- Dicing (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】バイアホールを開孔することなく、寄生インダ
クタンスを低減する。 【解決手段】半導体チップに対し、導体配線１５でチッ
プ主表面における所望の位置とチップ側面及び裏面を接
続する。
クタンスを低減する。 【解決手段】半導体チップに対し、導体配線１５でチッ
プ主表面における所望の位置とチップ側面及び裏面を接
続する。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体素子及
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】化合物半導体はＳｉに較べて大きな電子
移動度を有しており、例えば、GaAsの電子速度はＳｉに
比較して低電界では約６倍、高電界では２〜３倍大き
い。この電子の高速性を利用して、高速デジタル回路素
子あるいは高周波アナログ回路素子としての応用が進ん
でいる。
移動度を有しており、例えば、GaAsの電子速度はＳｉに
比較して低電界では約６倍、高電界では２〜３倍大き
い。この電子の高速性を利用して、高速デジタル回路素
子あるいは高周波アナログ回路素子としての応用が進ん
でいる。
【０００３】このような情勢を背景に、さらに高性能化
の試みが行われている。その一例として基板に貫通孔を
あけ、これを金属で充填する方法がある。すなわち、ソ
ース電極を直接接地して、寄生インダクタンス成分であ
るソースインダクタンスを低下させるとともに、放熱性
を良くして素子の熱抵抗を下げるために用いられる技術
である。
の試みが行われている。その一例として基板に貫通孔を
あけ、これを金属で充填する方法がある。すなわち、ソ
ース電極を直接接地して、寄生インダクタンス成分であ
るソースインダクタンスを低下させるとともに、放熱性
を良くして素子の熱抵抗を下げるために用いられる技術
である。
【０００４】この基板の貫通孔への金属充填を行った構
造のＧａＡｓショットキゲート電界効果型トランジスタ
（以後MESFETと略す）の製造方法に関する例は、特開昭
59−172720号公報がある。
造のＧａＡｓショットキゲート電界効果型トランジスタ
（以後MESFETと略す）の製造方法に関する例は、特開昭
59−172720号公報がある。
【０００５】図２は従来のバイアホール構造を有するGa
AsMESFETの製造方法の一例を示す。
AsMESFETの製造方法の一例を示す。
【０００６】（ａ）半絶縁性ＧａＡｓ基板２０上にGaAs
MESFETが形成されており、ＧａＡｓ主表面２１から選択
エッチングによりエッチング孔２２を開口後、ソース電
極２３を厚く形成する。２４，２５，２６はそれぞれ主
表面２１上に形成されたゲート電極，ドレイン電極，能
動層を表す。
MESFETが形成されており、ＧａＡｓ主表面２１から選択
エッチングによりエッチング孔２２を開口後、ソース電
極２３を厚く形成する。２４，２５，２６はそれぞれ主
表面２１上に形成されたゲート電極，ドレイン電極，能
動層を表す。
【０００７】（ｂ）半絶縁性ＧａＡｓ基板２０に裏面か
ら選択エッチングにより深いエッチング孔２７をあけ、
ＧａＡｓ基板２０′まで薄くし、表面に開口したエッチ
ング孔２２と接続し、バイアホールを形成する。
ら選択エッチングにより深いエッチング孔２７をあけ、
ＧａＡｓ基板２０′まで薄くし、表面に開口したエッチ
ング孔２２と接続し、バイアホールを形成する。
【０００８】（ｃ）裏面から金属２８を充填し、ソース
電極が直接グランドに接地できるようにする。
電極が直接グランドに接地できるようにする。
【０００９】この工程を用いる場合、該半絶縁性ＧａＡ
ｓ基板２０の両側からエッチング孔２２，２７を形成す
るためエッチングの制御が困難であった。即ちエッチン
グ孔２７の深さが不十分の場合ソース電極２３の底面に
ＧａＡｓ基板２０が残り充填金属２８との導通がとれな
い。また過剰にＧａＡｓ基板２０をエッチングすれば、
GaAsMESFETの形成された部分のＧａＡｓ基板２０′が薄
くなる。このため、応力によってＧａＡｓ基板２０′に
クラックが入るなどの信頼性に関する懸念がある。
ｓ基板２０の両側からエッチング孔２２，２７を形成す
るためエッチングの制御が困難であった。即ちエッチン
グ孔２７の深さが不十分の場合ソース電極２３の底面に
ＧａＡｓ基板２０が残り充填金属２８との導通がとれな
い。また過剰にＧａＡｓ基板２０をエッチングすれば、
GaAsMESFETの形成された部分のＧａＡｓ基板２０′が薄
くなる。このため、応力によってＧａＡｓ基板２０′に
クラックが入るなどの信頼性に関する懸念がある。
【００１０】
【発明が解決しようとする課題】上記のようなバイアホ
ール構造を有する化合物半導体素子は高周波特性、高出
力素子としての性能は優れているものの、製造工程が複
雑であり、高価な素子となっている。
ール構造を有する化合物半導体素子は高周波特性、高出
力素子としての性能は優れているものの、製造工程が複
雑であり、高価な素子となっている。
【００１１】本発明の目的は、高周波特性に優れ、かつ
工程が簡単で安価な化合物半導体素子及びその製造方法
を提供することにある。
工程が簡単で安価な化合物半導体素子及びその製造方法
を提供することにある。
【００１２】
【課題を解決するための手段】図１は本発明による素子
の代表例として高出力化合物半導体MESFETの平面図及び
断面図を示している。ドレイン電極１１，ゲート電極１
２，ソース電極１３及びドレイン電極パッド１１′,ゲ
ート電極パッド１２′,ソース電極パッド１３′が化合
物半導体主表面１４上に設けられている。ドレイン電極
１１，ゲート電極１２，ソース電極１３からなる単位ME
SFETを櫛の歯状に並列に並べ、各パッドに各々の電極を
つなぎ、まとめて給電している。１０はＧａＡｓ等の化
合物半導体を、１７は層間絶縁膜を示している。１５は
ソース電極パッド１３′と接地面１６との電気的接続が
得られるように設けられた導体配線である。
の代表例として高出力化合物半導体MESFETの平面図及び
断面図を示している。ドレイン電極１１，ゲート電極１
２，ソース電極１３及びドレイン電極パッド１１′,ゲ
ート電極パッド１２′,ソース電極パッド１３′が化合
物半導体主表面１４上に設けられている。ドレイン電極
１１，ゲート電極１２，ソース電極１３からなる単位ME
SFETを櫛の歯状に並列に並べ、各パッドに各々の電極を
つなぎ、まとめて給電している。１０はＧａＡｓ等の化
合物半導体を、１７は層間絶縁膜を示している。１５は
ソース電極パッド１３′と接地面１６との電気的接続が
得られるように設けられた導体配線である。
【００１３】導体配線１５はソース電極１３或いはソー
ス電極パッド１３′と接続しているので、ソースバイア
ホールと同じ効果が得られる。即ち、化合物半導体MESF
ETの寄生インダクタンスであるソースインダクタンスを
大幅に低減できるので、高周波動作時に高利得が得られ
る。
ス電極パッド１３′と接続しているので、ソースバイア
ホールと同じ効果が得られる。即ち、化合物半導体MESF
ETの寄生インダクタンスであるソースインダクタンスを
大幅に低減できるので、高周波動作時に高利得が得られ
る。
【００１４】以上は、MESFETの場合を例にとって説明し
たが、ＰＮ接合を有するＰＮ接合電界効果型トランジス
タの場合も同様な効果が認められる。
たが、ＰＮ接合を有するＰＮ接合電界効果型トランジス
タの場合も同様な効果が認められる。
【００１５】
（実施例１）以下に、本発明の一実施例を図３のGaAsME
SFETの断面工程図を用いて詳細に説明する。
SFETの断面工程図を用いて詳細に説明する。
【００１６】（ａ）半絶縁性ＧａＡｓ基板３０にGaAsME
SFET31を形成したウエハを用意する。３２はソース電極
パッド、３３はドレイン電極パッド、３４は絶縁膜を表
している。３５はポリイミド樹脂あるいはホトレジスト
等の絶縁物である。３６はチップ分離のためのスクライ
ブしろを表している。
SFET31を形成したウエハを用意する。３２はソース電極
パッド、３３はドレイン電極パッド、３４は絶縁膜を表
している。３５はポリイミド樹脂あるいはホトレジスト
等の絶縁物である。３６はチップ分離のためのスクライ
ブしろを表している。
【００１７】（ｂ）ウエハを研磨で１５０μｍまで薄層
化し、スクライブテープ３７に貼付けてから破線で示す
位置をスクライブし、チップに分離する。
化し、スクライブテープ３７に貼付けてから破線で示す
位置をスクライブし、チップに分離する。
【００１８】（ｃ）スクライブテープ３７を引き延ばし
て、チップの間に間隙を作る。その後ウエハ主表面側に
別のテープ３８１を貼付けて、スクライブテープ３７を
外す。
て、チップの間に間隙を作る。その後ウエハ主表面側に
別のテープ３８１を貼付けて、スクライブテープ３７を
外す。
【００１９】（ｄ）無電解銀メッキによリ、全面に銀メ
ッキ膜３９を形成する。メッキ液は硝酸銀と水酸化ナト
リウム，アンモニア水を混合し、さらに還元剤を添加す
ることによりチップおよびテープ３８１上に銀３９が析
出する。
ッキ膜３９を形成する。メッキ液は硝酸銀と水酸化ナト
リウム，アンモニア水を混合し、さらに還元剤を添加す
ることによりチップおよびテープ３８１上に銀３９が析
出する。
【００２０】なお、無電解銀メッキをする前に、表面を
活性化させるため塩化第一スズ水溶液で処理すると密着
性が向上する。銀メッキ以外には金，銅の無電解メッキ
が電気伝導度が高いので好ましい。また最初に銅メッキ
をしたのち銀メッキをした二層膜を用いるのもチップを
安価に作成するうえで良い。
活性化させるため塩化第一スズ水溶液で処理すると密着
性が向上する。銀メッキ以外には金，銅の無電解メッキ
が電気伝導度が高いので好ましい。また最初に銅メッキ
をしたのち銀メッキをした二層膜を用いるのもチップを
安価に作成するうえで良い。
【００２１】（ｅ）さらに別のテープ３８２をウエハ裏
面に接着し、テープ３８１をウエハ主表面からはがす。
この時、不要な銀メッキ膜をテープ３８１とともに除去
できる。さらに絶縁物３５を除去することにより、テー
プの粘着剤がチップ面上に残留しないようにする。以上
の工程を通ったウエハは、バイアホールを有する素子と
同様にゲート電極パッド，ドレイン電極パッドのみワイ
ヤボンディングすれば、電気特性が評価できる。
面に接着し、テープ３８１をウエハ主表面からはがす。
この時、不要な銀メッキ膜をテープ３８１とともに除去
できる。さらに絶縁物３５を除去することにより、テー
プの粘着剤がチップ面上に残留しないようにする。以上
の工程を通ったウエハは、バイアホールを有する素子と
同様にゲート電極パッド，ドレイン電極パッドのみワイ
ヤボンディングすれば、電気特性が評価できる。
【００２２】以上のプロセスを経て作成されたGaAsMESF
ETは、高周波評価を行ったところ、ソースインダクタン
スを低減でき、従来のバイアホール構造を有するGaAsME
SFET並みの高性能が得られた。
ETは、高周波評価を行ったところ、ソースインダクタン
スを低減でき、従来のバイアホール構造を有するGaAsME
SFET並みの高性能が得られた。
【００２３】（実施例２）以下に、本発明の別の実施例
を図４のＧａＡｓ低雑音増幅器を用いて説明する。４１
はGaAsMESFET、４２はスパイラルインダクタンス、４３
は容量、４４は抵抗、４５は配線を表している。さらに
チップ裏面及び側面と主表面上の一部に導体配線４６が
形成されている。４２１，４３１，４４１はそれぞれ該
導体配線４６と接続しており、該チップをパッケージへ
ダイボンディングするだけで、これらの受動素子は接地
できる。４７は入出力用ボンディングパッドをしめす。
を図４のＧａＡｓ低雑音増幅器を用いて説明する。４１
はGaAsMESFET、４２はスパイラルインダクタンス、４３
は容量、４４は抵抗、４５は配線を表している。さらに
チップ裏面及び側面と主表面上の一部に導体配線４６が
形成されている。４２１，４３１，４４１はそれぞれ該
導体配線４６と接続しており、該チップをパッケージへ
ダイボンディングするだけで、これらの受動素子は接地
できる。４７は入出力用ボンディングパッドをしめす。
【００２４】高周波特性に注目すれば、ワイヤボンディ
ングで接地する場合に比較して、寄生のインダクタンス
を低減でき、素子の性能、即ち電力利得や雑音指数をバ
イアホール適用素子並に向上できる。またバイアホール
と比較して、接地のための開口部を設ける必要は無く、
チップの面積を小さくできるとともに、簡単な工程で安
価に素子を作成できる利点がある。
ングで接地する場合に比較して、寄生のインダクタンス
を低減でき、素子の性能、即ち電力利得や雑音指数をバ
イアホール適用素子並に向上できる。またバイアホール
と比較して、接地のための開口部を設ける必要は無く、
チップの面積を小さくできるとともに、簡単な工程で安
価に素子を作成できる利点がある。
【００２５】
【発明の効果】本発明によれば、簡単な工程で寄生イン
ダクタンスの低減を図れ、安価で優れた高周波特性を有
する化合物半導体素子、化合物半導体集積回路素子を製
造できる。
ダクタンスの低減を図れ、安価で優れた高周波特性を有
する化合物半導体素子、化合物半導体集積回路素子を製
造できる。
【図１】本発明の一実施例による高出力化合物半導体ME
SFETの説明図。
SFETの説明図。
【図２】従来のバイアホール構造を有するGaAsMESFETの
工程を示す説明図。
工程を示す説明図。
【図３】本発明の一実施例のGaAsMESFETの製造工程を示
す断面図。
す断面図。
【図４】本発明によるＧａＡｓ低雑音増幅器の斜視図。
１１…ドレイン電極、１１′…ドレイン電極パッド、１
２…ゲート電極、12′…ゲート電極パッド、１３…ソー
ス電極、１３′…ソース電極パッド、１５…導体配線、
１６…接地面。
２…ゲート電極、12′…ゲート電極パッド、１３…ソー
ス電極、１３′…ソース電極パッド、１５…導体配線、
１６…接地面。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/872
Claims (2)
- 【請求項１】化合物半導体のチップの主表面上に形成さ
れた電極の一部から上記チップの端まで到る領域と上記
チップの側面上を導体配線したことを特徴とする化合物
半導体素子。 - 【請求項２】化合物半導体のウエハ主表面上に形成され
た電極の一部からチップの端まで到る領域以外をマスク
材で覆う工程と、上記ウエハを上記チップに分離する工
程と、無電解メッキ法で上記チップの全表面にメッキ導
体層を形成する工程と、上記マスク材とともに上記マス
ク材上の不要な上記メッキ導体層を上記ウエハ主表面か
ら除去する工程とを含むことを特徴とする化合物半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8064102A JPH09260400A (ja) | 1996-03-21 | 1996-03-21 | 化合物半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8064102A JPH09260400A (ja) | 1996-03-21 | 1996-03-21 | 化合物半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260400A true JPH09260400A (ja) | 1997-10-03 |
Family
ID=13248387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8064102A Pending JPH09260400A (ja) | 1996-03-21 | 1996-03-21 | 化合物半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260400A (ja) |
-
1996
- 1996-03-21 JP JP8064102A patent/JPH09260400A/ja active Pending
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