CN111640721A - 一种芯片封装体的制备方法 - Google Patents

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Abstract

本申请公开了一种芯片封装体的制备方法，该方法包括：在芯片的非功能面上形成第一凹槽，第一凹槽自芯片的非功能面延伸至芯片的功能面上的接地焊盘；在芯片的非功能面上以及第一凹槽内形成再布线层，再布线层与接地焊盘电连接；将再布线层与基板的接地区域电连接，以使芯片的接地焊盘通过再布线层与基板的接地区域电连接。通过上述方式，本申请能够增大芯片上接地焊盘与基板上接地区域的接触面积，提高芯片的抗干扰和防静电场冲击性能，降低芯片被静电场击穿的风险。

Description

一种芯片封装体的制备方法
技术领域
本申请涉及半导体芯片技术领域，特别是涉及一种芯片封装体的制备方法。
背景技术
芯片在使用过程中受环境电场的影响较大，因此芯片需要良好的接地，以提高其抗干扰和防静电场冲击的性能。
现有技术中，通常通过打线的方式来实现芯片的接地，但是打线时由于接地线的直径较小，芯片的接地面积较小，导致在干扰较大的环境下芯片存在较高的被静电场击穿的风险。
发明内容
本申请主要解决的技术问题是提供一种芯片封装体的制备方法，能够使芯片的接地焊盘通过再布线层与基板上接地区域接地，增大芯片上接地焊盘与基板上接地区域的接触面积，提高芯片的抗干扰和防静电场冲击性能，降低芯片被静电场击穿的风险。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种芯片封装体的制备方法，该方法包括：在芯片的非功能面上形成第一凹槽，所述第一凹槽自所述芯片的非功能面延伸至所述芯片的功能面上的接地焊盘；在所述芯片的所述非功能面上以及所述第一凹槽内形成再布线层，所述再布线层与所述接地焊盘电连接；将所述再布线层与基板的接地区域电连接，以使所述芯片的所述接地焊盘通过所述再布线层与所述基板的所述接地区域电连接。
其中，所述在芯片的非功能面上形成第一凹槽之前，包括：将包括多个所述芯片的晶圆黏贴在载板上，所述芯片的功能面与所述载板贴合；研磨所述晶圆远离所述载板的一侧以使所述晶圆的厚度减小。
其中，所述在芯片的非功能面上形成第一凹槽，包括：利用蚀刻工艺在所述晶圆远离所述载板的一侧形成多个所述第一凹槽，且所述第一凹槽与所述接地焊盘一一对应。
其中，所述在所述芯片的所述非功能面上以及所述第一凹槽内形成再布线层之前包括：在所述芯片的非功能面一侧形成绝缘层，所述绝缘层覆盖所述芯片的非功能面、所述第一凹槽的侧壁和所述接地焊盘从所述第一凹槽中露出的表面；在所述绝缘层对应所述接地焊盘的位置形成第一开口，以使所述接地焊盘从所述绝缘层中露出。
其中，所述在所述芯片的所述非功能面上以及所述第一凹槽内形成再布线层，包括：利用电镀或化学镀的方式在所述绝缘层和从所述绝缘层中露出的所述接地焊盘表面形成所述再布线层。
其中，所述将所述再布线层与基板的接地区域电连接之前，包括：去除所述载板；切割掉相邻的所述芯片之间的部分所述绝缘层和所述再布线层，以获得包含单个所述芯片的第一封装体。
其中，所述在所述芯片的所述非功能面上以及所述第一凹槽内形成再布线层之后，还包括：在所述第一凹槽内形成底填胶，所述底填胶远离所述芯片的一侧与所述芯片的所述非功能面一侧的所述再布线层齐平。
其中，所述将所述再布线层与基板的接地区域电连接，包括：在所述基板的所述接地区域形成导电胶；将所述再布线层与所述基板的所述接地区域上的所述导电胶电连接，以使所述芯片的所述接地焊盘通过所述再布线层、所述导电胶与所述基板的所述接地区域电连接。
其中，所述将所述再布线层与基板的接地区域电连接之后，包括：利用打线的方式将所述芯片的所述功能面上的信号传输区焊盘与所述基板上的连接焊盘电连接。
其中，所述利用打线的方式将所述芯片的所述功能面上的信号传输区焊盘与所述基板上的连接焊盘电连接之后，包括：在所述芯片的两侧以及所述芯片的两侧形成塑封层，所述塑封层覆盖所述连接焊盘。
本申请的有益效果是：本申请在芯片背面形成第一凹槽，该第一凹槽从芯片背面延伸至芯片功能面上的接地焊盘，再布线层分别与从第一凹槽露出的接地焊盘表面以及基板上的接地区域电连接，增大了芯片上接地焊盘与基板上接地区域的接触面积，提高了芯片的抗干扰和防静电场冲击性能，降低了芯片被静电场击穿的风险。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请芯片封装体的制备方法一实施方式的流程示意图；
图2a是图1中步骤S101之前对应的一实施方式的剖视结构示意图；
图2b是图1中步骤S101对应的一实施方式的剖视结构示意图；
图3是图1中步骤S102对应的一实施方式的剖视结构示意图；
图4是图1中步骤S103对应的一实施方式的剖视结构示意图；
图5是图1中步骤S101之前对应的一实施方式的流程示意图；
图6a是图5中步骤S201对应的一实施方式的剖视结构示意图；
图6b是图5中步骤S202对应的一实施方式的剖视结构示意图；
图7是图1中步骤S102之前对应的一实施方式的流程示意图；
图8a是图7中步骤S301对应的一实施方式的剖视结构示意图；
图8b是图7中步骤S302对应的一实施方式的剖视结构示意图；
图9是图1中步骤S102对应的另一实施方式的剖视结构示意图；
图10是图1中步骤S102之后对应的一实施方式的剖视结构示意图；
图11是图1中步骤S103之前对应的一实施方式的剖视结构示意图；
图12是图1中步骤S103对应的一实施方式的流程示意图；
图13a是图12中步骤S401对应的一实施方式的剖视结构示意图；
图13b是图12中步骤S402对应的一实施方式的剖视结构示意图；
图14是图1中步骤S103之后对应的一实施方式的剖视结构示意图；
图15是图1中步骤S103之后另一实施方式的剖视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1是本申请芯片封装体的制备方法一实施方式的流程示意图，该方法包括：
步骤S101：在芯片的非功能面上形成第一凹槽，第一凹槽自芯片的非功能面延伸至芯片的功能面上的接地焊盘。
具体地，请参阅图2a，图2a是图1中步骤S101之前对应的一实施方式的剖视结构示意图，芯片12的功能面上包括接地焊盘120，将芯片12的功能面黏贴在载板20上，以使芯片12的非功能面裸露，载板20的材质具体可为硅、玻璃、金属和有机复合材料中的一种。
进一步地，请参阅图2b，图2b是图1中步骤S101对应的一实施方式的剖视结构示意图，利用蚀刻工艺在芯片12的非功能面上形成第一凹槽(图未示)，该第一凹槽自芯片12的非功能面延伸至接地焊盘120远离载板20一侧的表面，该第一凹槽即为图2b相对于图2a缺失的部分，第一凹槽的宽度可略小于接地焊盘120的宽度，接地焊盘120从第一凹槽中露出。
步骤S102：在芯片的非功能面上以及第一凹槽内形成再布线层，再布线层与接地焊盘电连接。
具体地，请参阅图3，图3是图1中步骤S102对应的一实施方式的剖视结构示意图，利用电镀的方式在芯片12的非功能面上以及第一凹槽内形成再布线层14，该再布线层14的材质为铜、金、银、锡、镍中的至少一种，再布线层14与接地焊盘120从第一凹槽中露出的表面电连接，且覆盖第一凹槽的侧壁以及芯片12的非功能面，进而任何电气元件与芯片12非功能面上的再布线层14电连接后即可与接地焊盘120电连接。
步骤S103：将再布线层与基板的接地区域电连接，以使芯片的接地焊盘通过再布线层与基板的接地区域电连接。
具体地，请参阅图4，图4是图1中步骤S103对应的一实施方式的剖视结构示意图，去除图2a中所示的载板20，将芯片12的非功能面朝向基板30，将再布线层14与基板30上的接地区域(图未示)通过胶接或焊接的方式实现电连接，芯片12上的接地焊盘120通过再布线层14与基板30上的接地区域电连接，再布线层14与接地区域充分接触，以增大接地焊盘120与接地区域的接触面积。
进一步地，请继续参阅图4，下面从结构角度说明本申请所提供的芯片封装体10的结构，该芯片封装体10包括：基板30、芯片12和再布线层14。其中，芯片12的功能面上包括接地焊盘120，基板30上包括接地区域。芯片12位于基板30一侧，且芯片12的非功能面朝向基板30，芯片12的非功能面上设有第一凹槽，第一凹槽自芯片12的非功能面延伸至芯片12的功能面上的接地焊盘120，再布线层14位于基板30和芯片12之间，再布线层14一面与从第一凹槽中露出的接地焊盘120电连接，另一面与基板30上的接地区域电连接。
具体地，芯片12设置在基板30上方，在接地焊盘120下方的基板30上对应设置有接地区域，该接地区域将静电通过基板30内部电路将静电导出，以保护芯片12内部的半导体器件。再布线层14覆盖芯片12的非功能面、第一凹槽的侧壁以及从第一凹槽中露出的接地焊盘120的表面，再布线层14设置于基板30和芯片12之间，从第一凹槽中露出的接地焊盘120的表面上的再布线层14与接地焊盘120的表面电连接，第一凹槽侧壁上的再布线层14，将第一凹槽中露出的接地焊盘120的表面上的再布线层14与芯片12非功能面上的再布线层14导通，芯片12非功能面上的再布线层14与基板30上的接地区域电连接，增大了芯片12上接地焊盘120与基板30上接地区域的接触面积。
本实施例所提供的芯片封装体10的制备方法，在芯片12背面形成第一凹槽，该第一凹槽从芯片12背面延伸至芯片功能面上的接地焊盘120，再布线层14分别与从第一凹槽露出的接地焊盘120表面以及基板30上的接地区域电连接，增大了芯片12上接地焊盘120与基板30上接地区域的接触面积，提高了芯片12的抗干扰和防静电场冲击性能，降低了芯片12被静电场击穿的风险。
在其他实施方式中，进一步地，请参阅图5，图5是图1中步骤S101之前对应的一实施方式的流程示意图，步骤S101之前具体包括：
步骤S201：将包括多个芯片的晶圆黏贴在载板上，芯片的功能面与载板贴合。
具体地，请参阅图6a，图6a是图5中步骤S201对应的一实施方式的剖视结构示意图，并结合参阅图2a，晶圆11上包括多个芯片12，为便于说明，图6a中仍以一个芯片12为例，将包括多个芯片12的晶圆11通过键合胶黏贴在载板20上，其中芯片12的功能面朝向载板20，并与载板20贴合。晶圆11是制造芯片12的基本材料，其远离载板20的一侧主要材质为硅。
步骤S202：研磨晶圆远离载板的一侧以使晶圆的厚度减小。
具体地，请参阅图6b，图6b是图5中步骤S201对应的一实施方式的剖视结构示意图，并结合参阅图2a，利用机械研磨的方式将晶圆11的厚度研磨至100-200微米，以便于后续在芯片12的非功能面上开设第一凹槽，并减小整体封装后的厚度。
进一步地，请结合参阅图2b和图6a，上述步骤S101具体包括：利用蚀刻工艺在晶圆11远离载板20的一侧形成多个第一凹槽，且第一凹槽与接地焊盘120一一对应。对于晶圆11上的多个芯片12，在晶圆11远离载板20的一侧，利用蚀刻工艺同时在对应芯片12功能面上的接地焊盘120的多个位置开设第一凹槽，进而提高开设第一凹槽的效率，并提高第一凹槽尺寸的一致性，第一凹槽的宽度小于接地焊盘120的宽度。
进一步地，请参阅图7，图7是图1中步骤S102之前对应的一实施方式的流程示意图，步骤S102之前具体包括：
步骤S301：在芯片的非功能面一侧形成绝缘层，绝缘层覆盖芯片的非功能面、第一凹槽的侧壁和接地焊盘从第一凹槽中露出的表面。
具体地，请参阅图8a，图8a是图7中步骤S301对应的一实施方式的剖视结构示意图，在芯片12远离载板20的一侧形成绝缘层13，以使绝缘层13将芯片12的非功能面、第一凹槽的侧壁和接地焊盘120从第一凹槽中露出的表面覆盖。该绝缘层13的材质具体可为二氧化硅或聚酰亚胺，绝缘层13可将芯片12的非功能面上的半导体材料与其他电气元件隔绝，以提高芯片12的稳定性和安全性。
步骤S302：在绝缘层对应接地焊盘的位置形成第一开口，以使接地焊盘从绝缘层中露出。
具体地，请参阅图8b，图8b是图7中步骤S302对应的一实施方式的剖视结构示意图，利用干法蚀刻工艺将与芯片12接地焊盘120接触的绝缘层13去除，在绝缘层13上对应接地焊盘120的位置形成第一开口，接地焊盘120通过第一开口从绝缘层13中露出。干法刻蚀是利用射频电源使反应气体生成反应活性高的离子和电子，对绝缘层13进行物理轰击及化学反应，以选择性的去除需要去除的区域。被刻蚀的物质变成挥发性的气体，经抽气系统抽离，最后按照设计图形要求刻蚀出需要实现的深度。其中，干法刻蚀工艺采用离子铣刻蚀、等离子刻蚀、反应离子刻蚀中的一种。
具体地，请参阅图9，图9是图1中步骤S102对应的另一实施方式的剖视结构示意图，利用电镀或化学镀的方式在绝缘层13和从绝缘层13中露出的接地焊盘120表面形成再布线层14a。根据再布线层14a所需的材质选择相应的形成方式。
在一具体应用场景中，先对绝缘层13的表面进行前处理去除绝缘层13表面的污物，采用电镀的方式在绝缘层13表面电镀一层铜，并根据实际需要形成图案化的再布线层14a。
在另一具体应用场景中，先对绝缘层13的表面进行前处理去除绝缘层13表面的污物，利用化学镀的方式，用还原剂将镀液中的镍离子还原为金属镍并沉积到绝缘层13表面，形成再布线层14a。
可选地，请参阅图10，图10是图1中步骤S102之后对应的一实施方式的剖视结构示意图，在步骤S102之后，还包括：在第一凹槽内形成底填胶15，底填胶15远离芯片12的一侧与芯片12的非功能面一侧的再布线层14a齐平。底填胶15填满第一凹槽侧壁上的再布线层14a之间的空隙。例如：采用高温固化环氧树脂，待环氧树脂冷却后将远离芯片12的表面整平，与芯片12的非功能面一侧的再布线层14a齐平。底填胶15使芯片12之间不存在较大的空隙，可降低芯片12受应力的影响，使芯片12结构更加可靠，提高封装后的芯片12整体结构的稳定性。
进一步地，请参阅图11，图11是图1中步骤S103之前对应的一实施方式的剖视结构示意图，在步骤S103之前包括：去除载板20；切割掉相邻的芯片12之间的部分绝缘层13和再布线层14a，以获得包含单个芯片12的第一封装体40。
具体地，请结合参阅图6a，在实际应用中，为提高封装效率，载板20上包括多个区域，在载板20的多个区域内设有晶圆11，每个晶圆11上包括多个芯片12，在载板20上的多个晶圆11的多个芯片12上进行上述步骤中的操作，因此在步骤S103前，需要切割掉相邻芯片12之间的区域，以获得包含单个芯片12的第一封装体40。第一封装体40至少包括一个芯片12、绝缘层13、再布线层14a和底填胶15。
进一步地，请参阅图12，图12是图1中步骤S103对应的一实施方式的流程示意图，步骤S103具体包括：
步骤S401：在基板的接地区域形成导电胶。
具体地，请参阅图13a，图13a是图12中步骤S401对应的一实施方式的剖视结构示意图，在基板30的接地区域上涂覆导电胶16，以使基板30的接地区域与导电胶16电连接。
步骤S402：将再布线层与基板的接地区域上的导电胶电连接。
具体地，请参阅图13b，图13b是图12中步骤S402对应的一实施方式的剖视结构示意图，在导电胶16固化之前，将图13a中的第一封装体40对应导电胶16的位置，将再布线层14a与导电胶16贴合，使再布线层14a与导电胶16电连接，进而使芯片12的接地焊盘120通过再布线层14a、导电胶16与基板30的接地区域电连接。其中，底填胶15也可与导电胶16贴合，以使芯片12与基板30连接更加牢固。导电胶16的树脂机体采用环氧树脂、有机硅树脂、聚酰亚胺树脂、酚醛树脂、聚氨酯、丙烯酸树脂中的至少一种，以保障导电胶16的粘接性能，导电胶16的导电填料可以是金、银、铜、铝、锌、铁、镍的粉末和石墨及一些导电化合物中的至少一种，以保障导电胶16的导电性能。导电胶16可有效将第一封装体40固定在基板30对应的位置上，并将接地区域与再布线层14a电性连接。
进一步地，请参阅图14，图14是图1中步骤S103之后对应的一实施方式的剖视结构示意图，利用打线的方式将芯片12的功能面上的信号传输区焊盘122与基板30上的连接焊盘302电连接。将键合线17的两端分别与芯片12的功能面上的信号传输区焊盘122，以及基板30上的连接焊盘302电连接。其中，键合线17为金线、银线、铜线、铝线和铝包铜线中的一种，可根据信号传输区焊盘122和连接焊盘302的材质以及信号传输速率要求选择键合线17相应的材质。
进一步地，请继续参阅图14，下面从结构角度说明本申请所提供的芯片封装体10a的结构，该芯片封装体10a包括：芯片12、绝缘层13、再布线层14a、底填胶15、导电胶16和基板30。其中，芯片12的功能面上包括接地焊盘120，基板30上包括接地区域。芯片12位于基板30一侧，且芯片12的非功能面朝向基板30，芯片12的非功能面上设有第一凹槽，第一凹槽自芯片12的非功能面延伸至芯片12的功能面上的接地焊盘120，再布线层14a位于基板30和芯片12之间，并分别与从第一凹槽中露出的接地焊盘120以及基板30上的接地区域电连接。
具体地，芯片12厚度为100-200微米，以使芯片封装体10a封装后的厚度整体减小，并且第一凹槽的深度也相应减小，减小芯片封装体10a上空缺部分的深度以减小应力对芯片封装体10a的影响。
具体地，绝缘层13位于芯片12的非功能面和再布线层14a之间，绝缘层13覆盖芯片12的非功能面以及第一凹槽的侧壁，且接地焊盘120从绝缘层13中露出以与再布线层14a电连接。该绝缘层13的材质具体可为二氧化硅或聚酰亚胺，绝缘层13可将芯片12的非功能面以及第一凹槽侧壁上的半导体材料与再布线层14a隔开，避免再布线层14a与芯片12上的半导体材料接触，以提高芯片12的稳定性和安全性。
具体地，绝缘层13上对应接地焊盘120的位置设有第一开口(图未示)，第一开口的尺寸小于接地焊盘120的尺寸。第一开口位于接地焊盘120上背离芯片12功能面一侧的表面，芯片12的非功能面一侧除第一开口以外的区域被绝缘层13覆盖，接地焊盘120通过第一开口从绝缘层13中露出。
进一步地，再布线层14a覆盖绝缘层13以及从绝缘层13中露出的接地焊盘120表面。即再布线层14a与从绝缘层13中露出的接地焊盘120电连接，并沿着第一凹槽的侧壁延伸至芯片12的非功能面一侧，再布线层14a增大了接地焊盘120与基板30上接地区域的接触面积，有效提高了芯片12防静电场冲击的性能。
具体地，底填胶15位于第一凹槽内，且底填胶15远离芯片12的一侧与芯片12的非功能面一侧的再布线层14a齐平。底填胶15填满第一凹槽侧壁上的再布线层14a之间的空隙，其远离芯片12的一侧与芯片12的非功能面一侧的再布线层14a齐平。底填胶15使芯片12之间不存在空隙，降低应力对芯片12的影响，使芯片12结构更加可靠不易发生断裂，以适用于对结构稳定性较高的应用场景，比如车载环境和室外环境。当然，在其他实施例中，对于结构稳定性没有特殊要求时，也可不设置该底填胶15。
具体地，导电胶16位于基板30和再布线层14a之间，且与再布线层14a以及基板30上的接地区域电连接。导电胶16有效将芯片12固定在基板30上，并使再布线层14a与基板30的接地区域之间导通，芯片12的接地焊盘120通过再布线层14a、导电胶16与基板30的接地区域电连接。
具体地，基板30设置有芯片12一侧表面包括连接焊盘302，芯片封装体10a还包括：键合线17，其两端分别与芯片12的功能面上的信号传输区焊盘122以及连接焊盘302电连接。其中，信号传输区焊盘122位于接地焊盘120的外侧，且信号传输区焊盘122与对应电连接的连接焊盘302同侧设置。键合线17跨接在信号传输区焊盘122以及连接焊盘302之间，以使芯片12与基板30之间能够进行信号传输。
可选地，利用打线的方式将芯片12的功能面上的信号传输区焊盘122与基板30上的连接焊盘302电连接之后，还包括：在芯片12的两侧以及芯片12的两侧形成塑封层18，塑封层18覆盖连接焊盘302。
具体地，请参阅图15，图15是图1中步骤S103之后另一实施方式的剖视结构示意图，塑封层18覆盖基板30设置有芯片12一侧表面，且芯片12位于塑封层18内。塑封层18将芯片12保护在塑封层18之下，同时将基板30上的电路结构一并保护起来，进而适用于对防水防尘等级要求较高的场景。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种芯片封装体的制备方法，其特征在于，所述芯片封装体的制备方法包括：
在芯片的非功能面上形成第一凹槽，所述第一凹槽自所述芯片的非功能面延伸至所述芯片的功能面上的接地焊盘；
在所述芯片的所述非功能面上以及所述第一凹槽内形成再布线层，所述再布线层与所述接地焊盘电连接；
将所述再布线层与基板的接地区域电连接，以使所述芯片的所述接地焊盘通过所述再布线层与所述基板的所述接地区域电连接。
2.根据权利要求1所述的制备方法，其特征在于，所述在芯片的非功能面上形成第一凹槽之前，包括：
将包括多个所述芯片的晶圆黏贴在载板上，所述芯片的功能面与所述载板贴合；
研磨所述晶圆远离所述载板的一侧以使所述晶圆的厚度减小。
3.根据权利要求2所述的制备方法，其特征在于，所述在芯片的非功能面上形成第一凹槽，包括：
利用蚀刻工艺在所述晶圆远离所述载板的一侧形成多个所述第一凹槽，且所述第一凹槽与所述接地焊盘一一对应。
4.根据权利要求1-3任一项所述的制备方法，其特征在于，所述在所述芯片的所述非功能面上以及所述第一凹槽内形成再布线层之前包括：
在所述芯片的非功能面一侧形成绝缘层，所述绝缘层覆盖所述芯片的非功能面、所述第一凹槽的侧壁和所述接地焊盘从所述第一凹槽中露出的表面；
在所述绝缘层对应所述接地焊盘的位置形成第一开口，以使所述接地焊盘从所述绝缘层中露出。
5.根据权利要求4所述的制备方法，其特征在于，所述在所述芯片的所述非功能面上以及所述第一凹槽内形成再布线层，包括：
利用电镀或化学镀的方式在所述绝缘层和从所述绝缘层中露出的所述接地焊盘表面形成所述再布线层。
6.根据权利要求4所述的制备方法，其特征在于，所述将所述再布线层与基板的接地区域电连接之前，包括：
去除所述载板；
切割掉相邻的所述芯片之间的部分所述绝缘层和所述再布线层，以获得包含单个所述芯片的第一封装体。
7.根据权利要求1所述的制备方法，其特征在于，所述在所述芯片的所述非功能面上以及所述第一凹槽内形成再布线层之后，包括：
在所述第一凹槽内形成底填胶，所述底填胶远离所述芯片的一侧与所述芯片的所述非功能面一侧的所述再布线层齐平。
8.根据权利要求1所述的制备方法，其特征在于，所述将所述再布线层与基板的接地区域电连接，包括：
在所述基板的所述接地区域形成导电胶；
将所述再布线层与所述基板的所述接地区域上的所述导电胶电连接，以使所述芯片的所述接地焊盘通过所述再布线层、所述导电胶与所述基板的所述接地区域电连接。
9.根据权利要求1所述的制备方法，其特征在于，所述将所述再布线层与基板的接地区域电连接之后，包括：
利用打线的方式将所述芯片的所述功能面上的信号传输区焊盘与所述基板上的连接焊盘电连接。
10.根据权利要求9所述的制备方法，其特征在于，所述利用打线的方式将所述芯片的所述功能面上的信号传输区焊盘与所述基板上的连接焊盘电连接之后，包括：
在所述芯片的两侧以及所述芯片的两侧形成塑封层，所述塑封层覆盖所述连接焊盘。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117410244A (zh) * 2023-09-15 2024-01-16 昆山国显光电有限公司 一种封装体及其封装方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357693A (ja) * 1999-06-16 2000-12-26 Nec Corp 半導体装置および半導体基板貫通導体の形成方法
JP2004056031A (ja) * 2002-07-24 2004-02-19 Mitsubishi Electric Corp 半導体装置
CN102034796A (zh) * 2009-10-01 2011-04-27 精材科技股份有限公司 晶片封装体及其制造方法
CN102254840A (zh) * 2010-05-18 2011-11-23 宏宝科技股份有限公司 半导体结构及其制造方法
JP2016001686A (ja) * 2014-06-12 2016-01-07 富士通株式会社 半導体装置及びその製造方法
JP2019207984A (ja) * 2018-05-30 2019-12-05 住友電工デバイス・イノベーション株式会社 半導体装置およびその製造方法
CN111128961A (zh) * 2018-10-30 2020-05-08 精材科技股份有限公司 晶片封装体与电源模组

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357693A (ja) * 1999-06-16 2000-12-26 Nec Corp 半導体装置および半導体基板貫通導体の形成方法
JP2004056031A (ja) * 2002-07-24 2004-02-19 Mitsubishi Electric Corp 半導体装置
CN102034796A (zh) * 2009-10-01 2011-04-27 精材科技股份有限公司 晶片封装体及其制造方法
CN102254840A (zh) * 2010-05-18 2011-11-23 宏宝科技股份有限公司 半导体结构及其制造方法
JP2016001686A (ja) * 2014-06-12 2016-01-07 富士通株式会社 半導体装置及びその製造方法
JP2019207984A (ja) * 2018-05-30 2019-12-05 住友電工デバイス・イノベーション株式会社 半導体装置およびその製造方法
CN111128961A (zh) * 2018-10-30 2020-05-08 精材科技股份有限公司 晶片封装体与电源模组

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117410244A (zh) * 2023-09-15 2024-01-16 昆山国显光电有限公司 一种封装体及其封装方法

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