CN103489842B - 半导体封装结构 - Google Patents

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Abstract

一种半导体封装结构，包括：半导体基底，位于所述半导体基底上的焊垫层；覆盖所述半导体基底和部分焊垫层表面的钝化层，所述钝化层中具有暴露部分焊垫层表面的第一开口；位于第一开口的侧壁和底部以及部分钝化层上的凸下金属层；位于部分凸下金属层上的金属柱；位于金属柱的底部侧壁和部分凸下金属层上的底层金属层。防止金属柱下的凸下金属层产生底切缺陷。

Description

半导体封装结构
技术领域
本发明涉及半导体封装领域，特别涉及一种半导体封装结构。
背景技术
半导体封装是指将晶圆按照产品型号及功能需求加工得到独立芯片的过程。现有半导体封装包括引线键合封装和倒装芯片封装等方式。与引线键合封装方式相比，倒装芯片封装方式具有封装密度高，散热性能优良，输入/输出(I/O)端口密度高和可靠性高等优点。
较早的倒装芯片封装方式在芯片上设置焊垫，并利用设置在焊垫（包括输入/输出焊垫）上的凸点与封装基板进行焊接，实现芯片封装。随着半导体行业向微型化方向发展，形成于晶圆上芯片的密度越来越大，相应的，晶圆上焊垫和凸点的密度越来越大，凸点之间的距离越来越小，仅利用较大体积的凸点直接与封装基板进行焊接易出现凸点桥接的问题，即相邻的凸点发生短路连接。
为解决凸点桥接问题，业界提出内连线铜柱技术(copperinterconnectposttechnology)。内连线铜柱技术中，芯片通过铜柱和位于铜柱上的凸点连接到封装基板上。由于铜柱的引入，凸点的厚度可以大幅减小，凸点之间可具有较小的间距，因此凸点桥接问题被减弱，同时铜柱的引入还降低了封装电路的电容承载(capacitanceload)。
现有技术公开了一种采用倒装芯片封装方式的芯片封装方法，包括：
参考图1，提供半导体基底100，所述半导体基底100上形成有焊垫层101；形成覆盖所述半导体基底100和部分焊垫层101表面的钝化层102，所述钝化层102具有暴露焊垫层101部分表面的开口104；在钝化层102上形成聚合物层103。
参考图2，形成覆盖所述聚合物层103和部分焊垫层101表面的凸下金属层（UnderBumpMetal，简称为UBM）105，所述凸下金属层105作为后续电镀形成金属柱时的导电层和种子层；在所述凸下金属层105上形成掩膜层106，所述掩膜层106中具有暴露焊垫层101上部分凸下金属层105的开口107。
参考图3，采用电镀工艺在开口107（参考图2）中填充满金属，形成金属柱108；在金属柱108表面形成焊料层109。
参考图4，去除所述掩膜层106（参考图3）；去除金属柱108两侧的聚合物层103表面的凸下金属层105，无掩膜湿法刻蚀去除凸下金属层105可以减小等离子刻蚀对金属柱108的损伤，并且能减少凸下金属层材料在聚合物层103表面的残留；对焊料层进行回流工艺，形成凸点110。
但是，现有形成的封装结构的可靠性较差，容易发生失效。
发明内容
本发明解决的问题是怎样提高封装工艺中器件的可靠性和稳定性。
为解决上述问题，本发明还提供了一种半导体封装结构，包括：半导体基底，位于所述半导体基底上的焊垫层；覆盖所述半导体基底和部分焊垫层表面的钝化层，所述钝化层中具有暴露部分焊垫层表面的第一开口；位于第一开口的侧壁和底部以及部分钝化层上的凸下金属层；位于部分凸下金属层上的金属柱；位于金属柱的底部侧壁和部分凸下金属层上的底层金属层。
可选的，所述底层金属层可以为单层或多层堆叠结构。
可选的，所述底层金属层为双层堆叠结构，所述双层堆叠结构包括浸润金属层、位于浸润金属层上的填充金属层。
可选的，所述浸润金属层为镍、钛、钽中的一种或几种，所述填充金属层为铝、钨、铜、银、锡、铂、金中的一种或几种。
可选的，所述底层金属层的材料与凸下金属层的材料不相同。
可选的，还包括：位于所述钝化层上的聚合物层。
可选的，还包括：位于金属柱顶部表面上的扩散阻挡层；位于扩散阻挡层上的凸点。
与现有技术相比，本发明的技术方案具有以下优点：
所述半导体封装结构的金属柱的底部侧壁表面具有底层金属层，在去除金属柱两侧的凸下金属层时，可以以金属柱和底层金属层为掩膜刻蚀去除金属柱两侧的凸下金属层时，防止金属柱底部剩余的凸下金属层产生底切缺陷，提高了半导体封装结构的稳定性和可靠性。另外，所述底层金属层的材料为金属，底层金属层与金属柱的底部侧壁和部分凸下金属层的表面接触，增大了金属柱与凸下金属层之间的粘附性，底层金属层能更好的固定金属柱，当金属柱在受到外部的压力或内部的应力时，使得金属柱不容易从凸下金属层上脱落或者金属柱与凸下金属层的接触面不易产生间隙。
进一步，所述双层堆叠结构包括浸润金属层、位于浸润金属层上且填充底切缺陷的填充金属层，所述浸润金属层用于提高所述金属柱和凸下金属层与填充金属层之间的黏附性，并可以作为扩散阻挡层，防止金属柱和凸下金属层和填充金属层中的金属原子相互扩散。
附图说明
图1～图4为现有技术封装结构形成过程的剖面结构示意图；
图5～图14为本发明实施例半导体封装结构的形成过程的剖面结构示意图。
具体实施方式
经研究发现，现有采用无掩膜湿法刻蚀去除未被金属柱覆盖的凸下金属层是，容易产生底切缺陷，具体请参考图3和图4，当以金属柱108为掩膜，湿法刻蚀去除金属柱108两侧的聚合物层103上的凸下金属层105时，由于湿法刻时各向同性的特性，在去除凸下金属层105时，容易对金属柱108底下的部分凸下金属层105产生过刻蚀，使得金属柱108底下剩余的凸下金属层105向内凹陷，形成底切缺陷112。底切缺陷112的存在会使得金属柱108的底部部分悬空，使得金属柱108与凸下金属层105的接触面积减小，金属柱108与凸下金属层105和焊垫层之间的粘附性变差，并且使得金属柱108和焊垫层之间的导通电阻增大，金属柱108受到外部的压力或内部的应力时，容易脱落或者在与凸下金属层的接触面产生间隙，影响了封装结构的稳定性和可靠性。
本发明提供了一种半导体封装结构及其形成方法，在形成凸下金属层和金属柱后，在金属柱的底部侧壁和部分凸下金属层上形成底层金属层，当以金属柱和底层金属层为掩膜刻蚀去除金属柱两侧的凸下金属层时，防止金属柱底部剩余的凸下金属层产生底切缺陷，提高了半导体封装结构的稳定性和可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图5～图14为本发明实施例半导体封装结构的形成过程的剖面结构示意图。
首先，请参考图5，提供半导体基底200，所述半导体基底200上形成有焊垫层201；形成覆盖所述半导体基底200和部分焊垫层201表面的钝化层202，所述钝化层202中具有暴露部分焊垫层201表面的第一开口204。
所述半导体基底200内形成有若干内部芯片（图中未示出），所述焊垫层201与半导体基底200内的内部芯片相连，所述焊垫层201并作为内部芯片与外部芯片相连接的接口。
所述半导体基底200为单层或多层堆叠结构，半导体基底200为多层堆叠结构时，包括半导体衬底和位于半导体衬底上的至少一层介质层。所述半导体衬底材料可以为硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
所述焊垫层201的材料可以为铝、铜、银、金、镍、钨中的一种或几种的组合。
所述钝化层202可以为氮化硅、氮氧化硅、氧化硅、硼硅玻璃、磷硅玻璃或硼磷硅玻璃等。
本实施例中，所述钝化层202上还形成有聚合物层203，所述聚合物层203为环氧树脂(Epoxy)、聚酰亚胺（PI）、苯环丁烯、聚苯恶唑等有机材料。
接着，请参考图6，在第一开口204（参考图5）的侧壁和底部以及聚合物层203上形成凸下金属层205；形成覆盖所述凸下金属层205的第一掩膜层206，所述第一掩膜层206具有暴露第一开口上的部分凸下金属层205的第二开口207。
所述凸下金属层205作为后续电镀形成金属柱时的导电层或种子层，并作为金属柱和焊垫层之间的粘附层。
所述凸下金属层205可以为铝、镍、铜、钛、铬、钽、金、银中的一种或几种。比如，凸下金属层205可以为镍铜、钛金、镍铝的双层堆叠结构。
所述第一掩膜层206中的第二开口207定义后续形成的金属柱的位置。本实施例中，所述第一掩膜层206的材料为光刻胶，通过曝光和显影工艺在光刻胶中形成第二开口207。
接着，请参考图7，在第二开口207（参考图6）中形成金属柱208。
形成所述金属柱208采用电镀工艺，所述金属柱208材料为铜或者含有其他金属的铜合金。所述其他金属可以为钽、铟、锡、锌、锰、铬或者镍中的一种或几种。
金属柱208的顶部表面可以等于或低于第一掩膜层206的表面。
需要说明的是，所述金属柱208的形成也可以采用其他合适的工艺。
参考图8，去除所述第一掩膜层206（参考图7）；在所述金属柱208的底部侧壁和部分凸下金属层205的表面上形成牺牲层213。。
去除所述第一掩膜层206可以采用灰化工艺。
所述牺牲层213的材料与凸下金属层205材料、金属柱208材料、聚合物层203材料和后续形成的第二掩膜层材料均不相同。后续去除牺牲层213形成空腔时，使得牺牲层213相对于金属层205材料、金属柱208材料、聚合物层203材料和第二掩膜层具有高的刻蚀选择比。本发明实施例中，牺牲层213的存在，使得形成第二掩膜层后，可以通过第二掩膜层中第三开口，去除牺牲层213，进行形成暴露金属柱208底部侧壁和部分凸下金属层205的空腔，由于金属柱208顶部表面和空腔上的金属柱侧壁、以及空腔外的凸下金属层205均是被第二掩膜层覆盖，因而通过第三开口和空腔构成的通道可以选择性的在空腔暴露的金属柱的底部侧壁上形成底层金属层，提高了底层金属层形成的精度。
所述牺牲层213的材料可以为SiO2、SiN、SiON、多晶硅或无定形碳。本实施例中所述牺牲层213的材料为SiO2。
所述牺牲层213的厚度原小于金属柱208的高度。
所述牺牲层213的形成方法为：在所述凸下金属层205的表面、金属柱208侧壁和表面形成牺牲材料层；无掩膜刻蚀所述牺牲材料层，在凸下金属层205的底部侧壁和部分凸下金属层205上形成牺牲层213。
在本发明的其他实施例中，所述牺牲层213的形成过程还可以为：形成覆盖所述金属柱208和凸下金属层205表面的牺牲材料层；回刻蚀所述牺牲材料层，使得剩余的牺牲材料层的表面低于金属柱208顶部表面；形成掩膜层，所述掩膜层覆盖金属柱208的顶部和侧壁表面、以及靠近金属柱208侧壁表面的部分剩余的牺牲材料层；去除未被掩膜层覆盖的剩余的牺牲材料层，在金属柱208的底部侧壁和部分凸下金属层上形成牺牲层213。
接着，请参考图9，形成覆盖所述牺牲层213、凸下金属层205和金属柱208的第二掩膜层214，所述第二掩膜层214中具有暴露牺牲层213的远离金属柱208一端表面的第三开口215。
所述第二掩膜层214的材料为光刻胶，通过曝光和显影工艺在第二掩膜层214中形成第三开口215。
所述第二掩膜层214覆盖所述金属柱的表面和部分侧壁，后续在去除牺牲层213后，可以采用选择性的在金属柱的底部形成底层金属层。
接着，请参考图10，沿第三开口215去除所述牺牲层213（参考图10），形成空腔216，所述空腔216与第三开口215连通，并暴露金属柱208的底部侧壁和部分凸下金属层205的表面。
去除所述牺牲层213采用湿法刻蚀工艺，本实施例中，采用氢氟酸溶液去除所述牺牲层213。
在去除牺牲层213后，形成空腔216，所述空腔216暴露出金属柱208的底部侧壁和部分凸下金属层205的表面。
接着，请参考图11，沿着第三开口215和空腔216（参考图11）在金属柱208的底部侧壁上和部分凸下金属层205的表面上形成底层金属层217。
所述底层金属层217作为后续刻蚀凸下金属层205时的掩膜，防止在金属柱208底下剩余的凸下金属层中形成底切缺陷，另外所述底层金属层217的材料为金属，底层金属层217与金属柱208的底部侧壁和部分凸下金属层205的表面接触，增大了金属柱208与凸下金属层205之间的粘附性，底层金属层217能更好的固定金属柱208，当金属柱108在受到外部的压力或内部的应力时，使得金属柱不容易从凸下金属层205上脱落或者金属柱108与凸下金属层205的接触面不易产生间隙。
所述底层金属层217的材料可以为镍、钛、钽、铝、钨、铜、银、锡、铂、金中的一种或几种。形成所述底层金属层217采用电镀或选择性化学镀，电镀或选择性化学镀能够在金属的表面选择性的形成金属层。
本发明实施例中，采用电镀工艺形成所述底层金属层217，进行电镀时，采用凸下金属层205作为导电层，由于金属柱208的顶部和空腔216上部分侧壁表面、以及空腔外的凸下金属层205表面均被第二掩膜层214覆盖，因而电镀时只会在空腔216和第三开口215暴露金属柱208的底部侧壁上形成底层金属层217。需要说明的是，在形成底层金属层217时，所述第三开口215下方的暴露的凸下金属层205表面也会形成一层金属层。
在本发明的其他实施例中，当采用选择性化学镀形成底层金属层217时，在进行选择性化学镀之前，还包括除油和活化工艺。所述除油工艺用于去除空腔216暴露的金属柱208底部侧壁表面的油性物质和氧化层，使得金属柱208的底部侧壁表面保持清洁度，除油工艺可以采用酸性溶液清洗，，在其他实施例中，也可以不包含除油工艺，前述在去除牺牲层时，可以适当延长去除的时间，对凸下金属层205表面进行清洗；在进行除油工艺后，进行活化工艺，以在金属柱的底部侧壁表面形成用于化学镀时的成核中心，所述活化工艺可以为锌活化工艺。
所述底层金属层217可以为单层或多层堆叠结构。
本实施例中，所述底层金属层217为双层堆叠结构，所述双层堆叠结构包括浸润金属层、位于浸润金属层上且填充底切缺陷的填充金属层，所述浸润金属层用于提高所述金属柱208和凸下金属层205与填充金属层之间的黏附性，并可以作为扩散阻挡层，防止金属柱208和凸下金属层205和填充金属层中的金属原子相互扩散。
所述浸润金属层为镍、钛、钽中的一种或几种，所述填充金属层为铝、钨、铜、银、锡、铂、金中的一种或几种。
接着，请参考图12，去除所述第二掩膜层214。
去除所述第二掩膜层214采用灰化工艺或其他合适的工艺。
接着，参考图13，以金属柱208和底层金属层217为掩膜，刻蚀去除金属柱208两侧的凸下金属层。
去除所述金属柱208两侧的凸下金属层205可以采用干法或湿法刻蚀工艺。
本实施例中，采用湿法刻蚀去除金属柱208两侧的凸下金属层205，由于底层金属层217的存在，湿法刻蚀过程中的适当过刻蚀，使得剩下的凸下金属层形成的底切缺陷只会位于底层金属层217下方，而不会位于金属柱208下方，对金属柱208与凸下金属层和焊垫层之间的粘附性的影响很小，提高了封装结构的稳定性和可靠性。
参考图14，在金属柱208顶部表面上形成扩散阻挡层209；在扩散阻挡层209上形成凸点211。
所述扩散阻挡层209用于防止金属柱208和凸点211中的金属相互扩散，并提高凸点211和金属柱之间的粘附性，所述扩散阻挡层209的材料为镍、锡、锡铅、金、银、钯和铟中的一种或者多种。
所述凸点211的材料可以为锡、锡银、锡铅、锡银铜、锡银锌、锡锌、锡铋铟、锡铟、锡金、锡铜、锡锌铟或者锡银锑等金属中的一种或者多种。在所述扩散阻挡层209上形成焊料层后，对焊料层进行回流工艺，形成凸点。
需要说明的是，所述扩散阻挡层209和焊料层的形成可以在形成金属柱208之后，去除第一掩膜层之前形成。
本发明还提供了一种半导体封装结构，请参考图9，包括：半导体基底200，位于所述半导体基底200上的焊垫层201；覆盖所述半导体基底200和部分焊垫层201表面的钝化层202，所述钝化202层中具有暴露部分焊垫层201表面的第一开口；位于第一开口的侧壁和底部以及钝化层上的凸下金属层205；位于第一开口上的部分凸下金属层205上的金属柱208；位于金属柱208的底部侧壁和部分凸下金属层205的表面上的牺牲层213；覆盖所述金属柱208、凸下金属层205、和牺牲层213的第二掩膜层214，所述第二掩膜层214中具有暴露牺牲层213远离金属柱208一端表面的第三开口215。
具体的，所述牺牲层213的材料与凸下金属层205材料、金属柱208材料、第二掩膜层214材料均不相同。
所述牺牲层213的材料为SiO2、SiN、SiON、多晶硅或无定形碳。
所述第二掩膜层214的材料为光刻胶。
第三开口215的宽度小于牺牲层213的宽度。
所述钝化层202上还具有的聚合物层203。
所述金属柱208的材料为铜或者铜合金。
本发明实施例还提供了一种半导体封装结构，请参考图14，包括：提供半导体基底200，位于所述半导体基底200上的焊垫层201；覆盖所述半导体基底200和部分焊垫层201表面的钝化层202，所述钝化层202中具有暴露部分焊垫层201表面的第一开口；位于第一开口的侧壁和底部以及部分钝化层202上的凸下金属层205；位于部分凸下金属层205上的金属柱；位于金属柱205的底部侧壁和部分凸下金属层205上的底层金属层217。
具体的，所述底层金属层217的材料可以为镍、钛、钽、铝、钨、铜、银、锡、铂、金中的一种或几种。
所述底层金属层217可以为单层或多层堆叠结构。
本实施例中，所述底层金属层217为双层堆叠结构，所述双层堆叠结构包括浸润金属层、位于浸润金属层上且填充底切缺陷的填充金属层，所述浸润金属层用于提高所述金属柱208和凸下金属层205与填充金属层之间的黏附性，并可以作为扩散阻挡层，防止金属柱208和凸下金属层205和填充金属层中的金属原子相互扩散。
所述浸润金属层为镍、钛、钽中的一种或几种，所述填充金属层为铝、钨、铜、银、锡、铂、金中的一种或几种。
还包括：位于钝化层202上的聚合物层203。
还包括：位于金属柱顶部208表面上的扩散阻挡层209、位于扩散阻挡层209上的凸点211。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种半导体封装结构，其特征在于，包括：
半导体基底，位于所述半导体基底上的焊垫层；
覆盖所述半导体基底和部分焊垫层表面的钝化层，所述钝化层中具有暴露部分焊垫层表面的第一开口；
位于第一开口的侧壁和底部以及钝化层上的凸下金属层；
位于部分凸下金属层上的金属柱；
覆盖所述凸下金属层和金属柱的第二掩膜层，所述第二掩膜层中具有连通的第三开口和空腔，所述第三开口远离金属柱表面，所述空腔暴露出金属柱的底部侧壁和部分凸下金属层的表面；
位于金属柱的底部侧壁和部分凸下金属层上的底层金属层，且所述底层金属层是通过第三开口和空腔构成的通道选择性的形成在空腔暴露的金属柱的底部侧壁上。
2.如权利要求1所述的半导体封装结构，其特征在于，所述底层金属层可以为单层或多层堆叠结构。
3.如权利要求2所述的半导体封装结构，其特征在于，所述底层金属层为双层堆叠结构，所述双层堆叠结构包括浸润金属层、位于浸润金属层上的填充金属层。
4.如权利要求3所述的半导体封装结构，其特征在于，所述浸润金属层为镍、钛、钽中的一种或几种，所述填充金属层为铝、钨、铜、银、锡、铂、金中的一种或几种。
5.如权利要求1所述的半导体封装结构，其特征在于，所述底层金属层的材料与凸下金属层的材料不相同。
6.如权利要求1所述的半导体封装结构，其特征在于，还包括：位于所述钝化层上的聚合物层。
7.如权利要求1所述的半导体封装结构，其特征在于，还包括：位于金属柱顶部表面上的扩散阻挡层；位于扩散阻挡层上的凸点。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103811365A (zh) * 2014-01-23 2014-05-21 南通富士通微电子股份有限公司 芯片级封装方法
CN105428251A (zh) * 2015-12-16 2016-03-23 南通富士通微电子股份有限公司 半导体堆叠封装方法
CN105810601A (zh) * 2016-04-19 2016-07-27 南通富士通微电子股份有限公司 一种半导体芯片封装结构及其制作方法
JP7332304B2 (ja) * 2019-02-14 2023-08-23 キオクシア株式会社 半導体装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5057453A (en) * 1987-10-21 1991-10-15 Kabushiki Kaisha Toshiba Method for making a semiconductor bump electrode with a skirt

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784089B2 (en) * 2003-01-13 2004-08-31 Aptos Corporation Flat-top bumping structure and preparation method
TWI259572B (en) * 2004-09-07 2006-08-01 Siliconware Precision Industries Co Ltd Bump structure of semiconductor package and fabrication method thereof
US8492891B2 (en) * 2010-04-22 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with electrolytic metal sidewall protection
CN103219305B (zh) * 2013-04-18 2016-04-06 南通富士通微电子股份有限公司 凸点底部保护结构

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5057453A (en) * 1987-10-21 1991-10-15 Kabushiki Kaisha Toshiba Method for making a semiconductor bump electrode with a skirt

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