JP4434977B2 - 半導体装置及びその製造方法 - Google Patents
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Description
この発明は、半導体チップを多段に積層して実装した、いわゆるチップオンチップ（ＣＯＣ）と呼ばれる次世代パッケージ型の半導体装置及びその製造方法に関するもので、更に詳しくは、チップ厚を薄くしてパッケージを薄型化した製品に適用されるものである。
チップオンチップ（ＣＯＣ）パッケージ型の半導体装置は、例えば特許文献１及び特許文献２に記載されているように、次のような工程で形成される。まず、半導体ウェーハの主表面に半導体素子を形成する。また、各々の半導体チップに対応させて、上記半導体素子に接続された貫通電極を形成する。次に、上記半導体ウェーハの裏面を研削及びエッチングして所望の厚さに仕上げる。その後、半導体ウェーハの裏面にＣＭＰやプラズマエッチング等を施して貫通電極を突出させる。次に、ダイシングを行って個々の半導体チップに切断する。そして、上記のような工程で形成した半導体チップを、外部接続電極を有する基板等に多段実装する。この際、積層した半導体チップの上記貫通電極間にボールバンプやスタッドバンプ等の接続電極を介在して電気的に接続する。その後、樹脂等のパッケージに封止する。
しかしながら、上記のような構成並びに製造方法では、下記（１）〜（４）のような問題がある。
（１）半導体ウェーハの裏面を研削及びエッチング等により薄くして、所望の厚さまで仕上げた後に半導体ウェーハをダイシングすると、チップの裏面にチッピングやクラックが多発する。
（２）半導体ウェーハを７０μｍ以下の厚さにすると割れ等が発生しやすく取り扱いが難しくなる。また、半導体チップの主表面には保護膜や配線パターンが形成されているのに対し、裏面には何も形成されていないため熱膨張係数の違い等により反りが発生し、厚さが３０μｍでは反り量が数ミリとなる。このため、取り扱いが難しいだけでなく、チップを積層して搭載する際に実施するＴＶカメラ等の光学系を使った位置検出の際に認識エラーとなる。
（３）半導体ウェーハをダイシングして個片化した後、個々の半導体チップをダイシングテープからピックアップ（剥離）する際にチップクラックが多発する。また、半導体チップが１００μｍより薄くなると、コレットで吸着した時に半導体チップに撓み（曲がり）が発生し、ダイボンディング工程において気泡（ボイド）が入る。
（４）半導体チップを多段に積層して基板に実装すると、半導体チップの厚さの和に加えて各々のチップの接続電極分の厚さが必要になり、パッケージの薄型化の妨げとなる。
特開平０５−０６３１３７
特開平０６−１２０４１９
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、パッケージの薄型化が図れる半導体装置を提供することにある。
また、この発明の他の目的は、半導体ウェーハのチッピングやクラック、及び半導体チップの反りや撓みによる不良を低減でき、製造コストの削減と生産性の向上が図れる半導体装置の製造方法を提供することにある。
この発明の一態様によると、外部接続電極を有する基板上に複数の半導体チップが積層して搭載され、各半導体チップが接続電極を介在して前記基板に実装された半導体装置であって、少なくとも１つの半導体チップは、半導体チップを貫通するスルーホール内に絶縁層を介在して形成され、半導体素子に電気的に接続される貫通電極と、前記半導体チップの裏面の前記貫通電極に対応する位置に形成され、前記基板または下段に配置された半導体チップの主表面との間に前記接続電極を収容する収容部を形成するオーバーハング部または溝とを具備する半導体装置が提供される。
また、この発明の一態様によると、半導体ウェーハの主表面に半導体素子、及びこの半導体素子に電気的に接続された貫通電極を形成する工程と、前記半導体ウェーハの裏面における前記貫通電極に対応する位置に、前記貫通電極よりも広い開口部を有する溝を形成する工程と、前記半導体ウェーハのダイシングラインまたはチップ分割ラインに沿って前記半導体ウェーハを分割し、外部接続電極を有する基板のチップ搭載面または下段に配置された半導体チップの主表面との間に接続電極を収容する収容部を形成するためのオーバーハング部または溝を有する半導体チップを形成する工程と、形成した複数の半導体チップにおける前記オーバーハング部または溝を前記基板の電極パッドまたは下段に配置された半導体チップの貫通電極に対向させて配置し、前記電極パッドと半導体チップの貫通電極間、及び各半導体チップの貫通電極間をそれぞれ、接続電極を介在して電気的に接続することにより実装する工程とを具備する半導体装置の製造方法が提供される。
この発明によれば、パッケージの薄型化が図れる半導体装置が得られる。
また、半導体ウェーハのチッピングやクラック、及び半導体チップの反りや撓みによる不良を低減でき、製造コストの削減と生産性の向上が図れる半導体装置の製造方法が得られる。
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の一実施形態に係る半導体装置の断面図である。ここでは、サイズが同じ３つの半導体チップを積層したＣＯＣパッケージ型の半導体装置を例に取って示している。基板１１上に、サイズが同じ半導体チップ１２−１，１２−２，１２−３がそれぞれＤＡＦ（ダイアタッチフィルム）１３−１，１３−２，１３−３を介在して積層して搭載されている。上記基板１１は、例えば多層配線構造になっている。この基板１１のチップ搭載面にはスタッドバンプ１６−１が形成される電極パッドが設けられ、裏面には半田ボールやピン等の外部接続電極１４−１，１４−２，１４−３，…がアレイ状に配置され、いわゆるボールグリッドアレイまたはピングリッドアレイが形成されている。
図１は、この発明の一実施形態に係る半導体装置の断面図である。ここでは、サイズが同じ３つの半導体チップを積層したＣＯＣパッケージ型の半導体装置を例に取って示している。基板１１上に、サイズが同じ半導体チップ１２−１，１２−２，１２−３がそれぞれＤＡＦ（ダイアタッチフィルム）１３−１，１３−２，１３−３を介在して積層して搭載されている。上記基板１１は、例えば多層配線構造になっている。この基板１１のチップ搭載面にはスタッドバンプ１６−１が形成される電極パッドが設けられ、裏面には半田ボールやピン等の外部接続電極１４−１，１４−２，１４−３，…がアレイ状に配置され、いわゆるボールグリッドアレイまたはピングリッドアレイが形成されている。
上記各半導体チップ１２−１，１２−２，１２−３には、対向する二辺（四辺でも良い）に沿って、銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）あるいはポリシリコン等からなる貫通電極１５−１，１５−２，１５−３が設けられている。これら貫通電極１５−１，１５−２，１５−３と上記基板１１のチップ搭載面に形成された電極パッドが、スタッドバンプ１６−１，１６−２，１６−３で接続されている。
上記貫通電極１５−１，１５−２，１５−３は、各半導体チップ１２−１，１２−２，１２−３を貫通するスルーホール内にシリコン酸化膜、あるいはポリイミド等の有機材料からなる絶縁層を介在して形成されており、各半導体チップ１２−１，１２−２，１２−３の主表面に形成された半導体素子とそれぞれ電気的に接続されている。
上記基板１１のチップ搭載面に形成された電極パッドは、この基板１１内の多層配線構造を介して外部接続電極１４−１，１４−２，１４−３，…に接続されている。これによって、上記各半導体チップ１２−１，１２−２，１２−３と外部接続電極１４−１，１４−２，１４−３，…とが電気的に接続されている。
上記半導体チップ１２−１は、基板１１のチップ搭載面に形成された電極パッドに対向する二辺（または四辺）にオーバーハング部１７−１を備えている。また、上記各半導体チップ１２−２，１２−３はそれぞれ、裏面における下段のチップ１２−１，１２−２の貫通電極１５−１，１５−２に対向する二辺（または四辺）にオーバーハング部１７−２，１７−３を備えている。これらのオーバーハング部１７−１，１７−２，１７−３は、基板１１のチップ搭載面及び下段に配置された半導体チップ１２−１，１２−２の主表面との間にスタッドバンプ１６−１〜１６−３を収容するための空隙（収容部）を形成する。
そして、上記積層した半導体チップ１２−１，１２−２，１２−３、スタッドバンプ１６−１，１６−２，１６−３及び基板１１のチップ搭載面側が樹脂等からなるパッケージ１０で封止されている。
図２は、上記図１における半導体チップ１２（１２−１〜１２−３）の断面を模式的に示している。図３は、上記図１における１段目と２段目の半導体チップ１２−１，１２−２（２段目と３段目の半導体チップ１２−２，１２−３も同様）の貫通電極とスタッドバンプ近傍の拡大断面図である。
図２に示す如く、半導体チップ１２の主表面には半導体素子１９が形成され、チップ１２の対向する二辺（または四辺）に沿って貫通電極１５Ａ，１５Ｂが配列されている。これらの貫通電極１５Ａ，１５Ｂは、半導体チップ１２を貫通するスルーホール内に絶縁層１８Ａ，１８Ｂを介在して形成されており、半導体チップ１２の主表面に形成された半導体素子１９と電気的に接続されている。
上記半導体チップ１２の裏面の上記貫通電極１５Ａ，１５Ｂに対応する二辺（または四辺）には、オーバーハング部１７Ａ，１７Ｂが形成されている。このオーバーハング部１７Ａ，１７Ｂは、外周部から内側に向かってチップ厚が徐々に厚くなるように形成されている。より詳しくは、貫通電極１５Ｂの中心から距離Δｄ（＝０．０５ｍｍ〜１．３ｍｍ）の位置に始点ＳＰを有し、外周に向かって徐々に薄くなるように形成された曲面であり、終点ＥＰがチップ１２の側壁に達している。この例では、上記オーバーハング部１７Ａ，１７Ｂの曲面は、０．０５ｍｍ〜２．５ｍｍの曲率半径になっている。このオーバーハング部１７Ａ，１７Ｂの曲面は、スタッドバンプ１６−１，１６−２，１６−３を形成する際に応力の集中を防ぐために粗さが♯２０００より細かいことが好ましく、鏡面仕上げであれば応力の集中を効果的に抑制できる。
図３に示すように、上記オーバーハング部１７Ｂによって、下段のチップ１２−１の主表面との間にスタッドバンプ１６−２を収容するための収容部が形成される。接続電極の形状やサイズによって異なるが、通常のスタッドバンプやボールバンプ等では上記チップ１２−２の側壁の厚さΔｂは１０〜５０μｍ程度が必要であり、チップ１２−２のオーバーハング部の厚さは７０μｍ程度必要である。また、チップの外周（終点ＥＰ）から始点ＳＰまでの距離Δａは５ｍｍを超えないことが望ましく、２００μｍ〜１．３ｍｍの範囲が好ましい。
次に、上記図１に示したＣＯＣパッケージ型の半導体装置の製造方法について図４（ａ），（ｂ）乃至図１１（ａ），（ｂ）により詳しく説明する。図４（ａ）乃至図１１（ａ）はそれぞれ斜視図であり、図４（ｂ）乃至図１１（ｂ）はそれぞれ図４（ａ）乃至図１１（ａ）の断面図である。
まず、周知の製造工程により半導体ウェーハの主表面に半導体素子、及びこの半導体素子に電気的に接続された貫通電極を形成する。上記貫通電極は、半導体ウェーハを貫通させても良いが、後の裏面研削工程で露出される程度の深さに浅く形成すれば、形成が容易になるとともに製造コストも低減できる。
次に、図４（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面に、ダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２１などにより第１の溝２２−１，２２−２，２２−３，…を形成する（ハーフカットダイシング）。
その後、図５（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面（素子形成面）ＢＳＧテープ（表面保護テープ）２３を貼り付け、裏面を研削用砥石２６等で研削して所望の厚さに仕上げる。これによって、半導体ウェーハ２０が個片化されて半導体チップ１２，１２，…が形成される。裏面研削後に必要に応じて研削面をエッチングする。
次に、図６（ａ），（ｂ）に示すように、半導体ウェーハ２０の裏面からダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２４により上記オーバーハング部を形成するための第２の溝２５−１，２５−２，…を形成する。この第２の溝２５−１，２５−２，…は、図１２（ａ），（ｂ）に示すように半導体チップ１２の対向する二辺、または図３１（ａ），（ｂ）に示すように半導体チップ１２の対向する四辺に対応する位置に形成する。図６（ａ），（ｂ）では、四辺に形成する場合を例に取っている。この第２の溝２５−１，２５−２，…は、隣接する半導体チップ１２間の貫通電極に対応する裏面に、上記隣接する半導体チップ１２の貫通電極１５間の領域よりも広い開口部を有するように形成する。
上記第２の溝２５−１，２５−２，２５−３，…の形成に際しては、例えば図１３に示すように先端部の断面が曲面のブレードを用いる。図１４に示すように、先端部が半径Ｒ（Ｒ＝ＺＺ／２）の半円形であれば幅がＺＺで半径Ｒの曲率を持ったオーバーハング部を形成できる。また、図１５に示すように先端部が円の一部でも同様に曲面を持ったオーバーハング部を形成できる。
引き続き、図７（ａ），（ｂ）に示すように、半導体ウェーハ２０（個片化された半導体チップ１２，１２，…）の裏面にプラズマエッチング、ウェットエッチングあるいはＣＭＰを施し、貫通電極１５を裏面から突出させる。図７（ａ），（ｂ）では、ＣＭＰのポリッシング装置３８による加工工程を代表的に示す。
その後、図８（ａ），（ｂ）に示すように、半導体ウェーハ２０をステージ３１上に載置し、ローラー２９等により裏面にＤＡＦ（接着剤等でも良い）２７及びダイシングテープ２８を貼り付けてウェーハリング３０に装着する。ここでは上記ＤＡＦ２７とダイシングテープ２８が一体型のものを貼り付けているが、個別型のものをそれぞれ貼り付けても構わない。
そして、図９（ａ），（ｂ）に示すように、表面保護テープ２３を剥がす。
次に、図１０（ａ），（ｂ）に示すように、個片化されたチップ１２間の隙間より細い幅のダイヤモンドブレード３２で再度ダイシングしてＤＡＦ２７を切断する。
その後、図１１（ａ），（ｂ）に示すように、ダイシングテープ２８からチップ毎（良品のチップ）に剥がしてピックアップする。このピックアップ工程では、ピックアップニードル３３によってチップ１２毎にダイシングテープ２８の裏面を突き上げ、ダイシングテープ２８を貫通してチップ１２の裏面にニードル（針）を直接接触させ、更に持ち上げて各々のチップ１２をダイシングテープ２８から引き離す。この際、ピックアップニードル３３がチップ１２の厚い部分に接触するようにしてダイシングテープ２８から剥離する。引き離したチップ１２の裏面にはＤＡＦ２７が接着されており、この状態でコレット３４と呼ばれるツールでチップ表面を吸着して搬送する。
次に、上記コレット３４で搬送したチップ１２を、外部接続電極１４−１，１４−２，１４−３，…を有する基板１１上にダイボンディングにより加圧（必要に応じて加熱）して搭載し、スタッドバンプを介在して実装する。チップを搭載する際には、オーバーハング部が基板１１上に形成したスタッドバンプ、あるいは下段に配置された半導体チップの貫通電極上に形成したスタッドバンプ上に対応するように積層する。これによって、基板１１のチップ搭載面または下段に配置されたチップの主表面との間に貫通電極を収容する収容部が形成される。チップをダイボンディングする際には、超音波を印加することによりスタッドバンプと貫通電極との結合をより効果的且つ強固にできる。
そして、積層した半導体チップ、スタッドバンプ及び基板１１のチップ搭載面側を樹脂モールド等で覆ってパッケージ１０を形成する。
上記のような構成によれば、スタッドバンプ１６−１，１６−２，１６−３をオーバーハング部１７−１，１７−２，１７−３に収容した状態で積層できるので接続電極分薄くでき、パッケージの薄型化が図れる。
また、上記のような製造方法によれば、半導体ウェーハが厚い状態でハーフカットダイシングし、研削及びエッチングによって半導体ウェーハを分割するので、チップの裏面に発生するチッピングを抑制できる。
半導体チップは中央部が厚く周辺部が薄いので、全体を薄くする場合に比べて反りを小さくでき、扱いを簡単化できるとともに、チップを搭載する際に実施するＴＶカメラ等の光学系を使った位置検出の際の認識エラーを低減できる。
半導体ウェーハを個片化した後、ダイシングテープから半導体チップをピックアップする際に、ピックアップニードルでチップの厚い部分に加圧することによりチップクラックを低減できる。しかも、コレットで吸着した時にも半導体チップの撓み（曲がり）が少なくなり、ダイボンディングのための接着及び圧着工程において気泡が入るのを抑制できる。
ダイボンディング時にチップが撓むのを抑制できるのでボンディング性を向上でき、チップクラックも抑制できる。本発明者のシミュレーションによると、上述したような条件では、従来に比べて素子曲がりが約４％〜５５％改善できることを確認した。
図１６は、上記ダイボンディング時のチップの撓みのシミュレーション結果を示している。このシミュレーションでは、チップ厚が３０μｍ、５０μｍ、７０μｍの場合における、オーバーハング部に垂直な段差を形成した場合（実線Ｌ１）、曲率半径８５μｍのオーバーハング形状（実線Ｌ２）、及び曲率半径２０００μｍのオーバーハング形状（実線Ｌ３）の撓み量をそれぞれ示している。図１６から明らかなように、オーバーハング部の形状を選択することにより、チップの撓み量を大幅に低減できる。
このように、半導体ウェーハのチッピングやクラック、及び半導体チップの反りや撓みによる不良を低減できるので、製造コストの削減と生産性の向上が図れる。
なお、この発明は上述した実施形態に限らず種々変形して実施可能である。次に、種々の変形例について説明する。
［半導体チップのオーバーハング形状の変形例１，２とその形成方法］
図１７（ａ），（ｂ）及び図１８（ａ），（ｂ）はそれぞれ、半導体チップ１２のオーバーハング形状の他の構成例を示している。図１７（ａ），（ｂ）に示す半導体チップ１２は、始点ＳＰから貫通電極１５Ａ，１５Ｂ下に達するまでの領域が曲面で、貫通電極１５Ａ，１５Ｂ下からチップ端部（終端ＥＰ）までが平面になっている。上記曲面の曲率半径Ｒは０．０１ｍｍ〜２．５ｍｍであり、平面の距離Δｅは８０μｍである。すなわち、この半導体チップ１２はオーバーハング部１７Ａ，１７Ｂが曲面と１つの平面の組み合わせになっている。
図１７（ａ），（ｂ）及び図１８（ａ），（ｂ）はそれぞれ、半導体チップ１２のオーバーハング形状の他の構成例を示している。図１７（ａ），（ｂ）に示す半導体チップ１２は、始点ＳＰから貫通電極１５Ａ，１５Ｂ下に達するまでの領域が曲面で、貫通電極１５Ａ，１５Ｂ下からチップ端部（終端ＥＰ）までが平面になっている。上記曲面の曲率半径Ｒは０．０１ｍｍ〜２．５ｍｍであり、平面の距離Δｅは８０μｍである。すなわち、この半導体チップ１２はオーバーハング部１７Ａ，１７Ｂが曲面と１つの平面の組み合わせになっている。
図１８（ａ），（ｂ）に示す半導体チップ１２は、始点ＳＰがチップ１２の主表面に対して垂直な面になっており、この垂直面の途中から接続電極１５Ａ，１５Ｂ下に達するまでの領域が曲面、接続電極１５Ａ，１５Ｂ下からチップ端部（終端ＥＰ）までが平面になっている。上記曲面の曲率半径は０．０１ｍｍ〜２．５ｍｍであり、垂直と平面の距離Δｅはそれぞれ８０μｍである。すなわち、この半導体チップ１２はオーバーハング部１７Ａ，１７Ｂが曲面と２つの平面の組み合わせになっている。
図１９は、上記図１７（ａ），（ｂ）及び図１８（ａ），（ｂ）に示したオーバーハング部１７Ａ，１７Ｂを形成するためのブレード２４の断面形状を示している。図示するように、先端のコーナー部がそれぞれ曲率半径Ｒになっている。このブレード２４における上記曲率半径Ｒの部分を使って溝２５を形成すれば、上記図１７（ａ），（ｂ）に示したようなオーバーハング部１７Ａ，１７Ｂを形成できる。また、上記ブレード２４における上記曲率半径Ｒの部分より深い部分まで使って溝２５を形成すれば、上記図１８（ａ），（ｂ）に示したようなオーバーハング部１７Ａ，１７Ｂを形成できる。
図２０に示すように、図１３及び図１４に示したような先端部の断面が曲面のブレード２４を用い、矢印で示すように位置をずらして複数回溝２５を形成しても同様な形状のオーバーハング部１７Ａ，１７Ｂを形成できる。
図２１及び図２２はそれぞれ、図２０に示したように位置をずらして複数回溝２５を形成してオーバーハング部１７Ａ，１７Ｂを形成した半導体チップ１２の顕微鏡写真である。図２１は、半導体チップの厚さが１９６μｍ、オーバーハング部の始点ＳＰから終点ＥＰまでの距離が５７０μｍ程度、チップの端部の厚さ（エッジ厚）Δｂが３０μｍ程度である。図２２は、半導体チップの厚さが１９６μｍ、オーバーハング部の始点ＳＰから終点ＥＰまでの距離が９００μｍ程度、チップの端部の厚さ（エッジ厚）Δｂが５０μｍ程度である。
図２３及び図２４はそれぞれ、種々のサイズのオーバーハング部を形成した半導体チップを積層した状態の顕微鏡写真である。図２３及び図２４において、各半導体チップのオーバーハング部のＢＧ（最上段の半導体チップで代表的に示す）は、接続電極を形成する部分を示している。オーバーハング部によって下段に配置された半導体チップの主表面との間に接続電極を収容するための十分な空隙を形成できることが分かる。
［半導体チップのオーバーハング形状の変形例３とその形成方法］
上述した実施形態並びに変形例１，２においては、半導体チップのオーバーハング形状あるいはその一部を形成する曲面が、一定の曲率半径を持った凹面の場合について説明したが、必ずしも曲率が一定である必要はない。
上述した実施形態並びに変形例１，２においては、半導体チップのオーバーハング形状あるいはその一部を形成する曲面が、一定の曲率半径を持った凹面の場合について説明したが、必ずしも曲率が一定である必要はない。
例えば、オーバーハング形状の断面が放物線を描くような形状の凹面であっても良い。
［半導体チップのオーバーハング形状の変形例４，５とその形成方法］
図２５（ａ），（ｂ）及び図２６（ａ），（ｂ）はそれぞれ、半導体チップ１２のオーバーハング形状の更に他の構成例を示している。図２５（ａ），（ｂ）に示す半導体チップ１２は、始点ＳＰがチップ１２の主表面に対して垂直な面になっており、この垂直面の途中から接続電極１５Ａ，１５Ｂ下に達するまでの領域が傾斜角の大きい平面、接続電極１５Ａ，１５Ｂ下からチップ端部（終点ＥＰ）までが基板の主表面と水平な平面になっている。平面の距離Δｅ１は４０μｍ、平面の距離Δｅ２は６０μｍ、平面の距離Δｅ３は１００μｍである。これらの平面は９０度以上で１８０度以下の角度Δｆ１，Δｆ２でそれぞれ接している。すなわち、この半導体チップ１２のオーバーハング部１７Ａ，１７Ｂは、傾斜角が異なる３つの平面の組み合わせ（複合面）になっている。
図２５（ａ），（ｂ）及び図２６（ａ），（ｂ）はそれぞれ、半導体チップ１２のオーバーハング形状の更に他の構成例を示している。図２５（ａ），（ｂ）に示す半導体チップ１２は、始点ＳＰがチップ１２の主表面に対して垂直な面になっており、この垂直面の途中から接続電極１５Ａ，１５Ｂ下に達するまでの領域が傾斜角の大きい平面、接続電極１５Ａ，１５Ｂ下からチップ端部（終点ＥＰ）までが基板の主表面と水平な平面になっている。平面の距離Δｅ１は４０μｍ、平面の距離Δｅ２は６０μｍ、平面の距離Δｅ３は１００μｍである。これらの平面は９０度以上で１８０度以下の角度Δｆ１，Δｆ２でそれぞれ接している。すなわち、この半導体チップ１２のオーバーハング部１７Ａ，１７Ｂは、傾斜角が異なる３つの平面の組み合わせ（複合面）になっている。
図２６（ａ），（ｂ）に示す半導体チップは、始点ＳＰがチップ１２の主表面に対して垂直な面になっており、この垂直面の途中からチップ側壁（終点ＥＰ）に達するまでの領域が一定の傾斜角を持った平面になっている。平面の距離Δｅ１は４０μｍであり、平面の距離Δｅ２は３３０μｍである。これらの平面は９０度以上で１８０度以下の角度Δｆで接している。すなわち、この半導体チップ１２はオーバーハング部１７Ａ，１７Ｂが２つの平面の組み合わせになっている。
もちろん、始点ＳＰからチップ側壁（終点ＥＰ）に達するまでの領域が、外周に向かって薄くなるような一定の傾斜角を持った１つの平面でも良い。
図２７は、上記図２５（ａ），（ｂ）に示したオーバーハング部１７Ａ，１７Ｂを形成するためのブレード２４の断面形状を示している。図示するように、先端のコーナー部がそれぞれ角度Δｆ１，Δｆ２に対応する傾斜角を持っている。このブレード２４を使って溝２５を形成すれば、上記図２５（ａ），（ｂ）に示したようなオーバーハング部を形成できる。
また、上記ブレード２４の傾斜角を破線で示す位置にして角度Δｆに対応する傾斜角を持たせれば、上記図２６（ａ），（ｂ）に示したようなオーバーハング部１７Ａ，１７Ｂを形成できる。
なお、図２８に示すように、コーナー部が傾斜角を持った平面で、先端部が曲面のブレードを用いれば、接続電極１５Ａ，１５Ｂ下から終点ＥＰまでが曲面のオーバーハング部を形成できる。
［オーバーハング部を形成するための溝の形成位置の変形例１］
上述した実施形態では、図１２（ａ），（ｂ）に示したように、半導体ウェーハのダイシングラインまたはチップ分割ラインの一方向に沿って（チップの対向する二辺に沿って）オーバーハング部を形成する場合、及び図３１（ａ），（ｂ）に示したようにチップの四辺に沿ってオーバーハング部を形成する場合について説明した。
上述した実施形態では、図１２（ａ），（ｂ）に示したように、半導体ウェーハのダイシングラインまたはチップ分割ラインの一方向に沿って（チップの対向する二辺に沿って）オーバーハング部を形成する場合、及び図３１（ａ），（ｂ）に示したようにチップの四辺に沿ってオーバーハング部を形成する場合について説明した。
上記オーバーハング部の形成位置は、必ずしも下段に配置されるチップの貫通電極の配置に応じて決定する必要はなく、下段のチップの貫通電極がチップの一辺に形成されている場合に図１２（ａ），（ｂ）に示したように対向する二辺に沿って形成したり、一辺、二辺または三辺に形成されている場合に図３１（ａ），（ｂ）に示したように予め半導体ウェーハの全てのダイシングラインまたはチップ分割ラインに沿って（チップの対向する四辺に沿って）オーバーハング部を形成しても良い。
［オーバーハング部を形成するための溝の形成位置の変形例２］
上記オーバーハング部は、半導体チップの二辺や四辺（もちろん一辺や三辺でも良いが）に限らず、貫通電極１５がチップ１２の中央部にも直線的に配置される場合には、図２９（ａ），（ｂ）に示すようにチップの対向する二辺と、これらの二辺と平行な方向に沿った中央部に直線的に配置（ここでは溝４３−１，４３−２，…と呼ぶ）することもでき、図３２（ａ），（ｂ）に示すようにチップの四辺と中央部に直線的に溝４３−１，４３−２，…を配置することもできる。更に、図３３（ａ），（ｂ）に示すようにチップの四辺にオーバーハング部を配置するとともに、中央部に十字型に溝４３−１，４３−２，…、４４−１，４４−２，…を配置、あるいは図３４（ａ），（ｂ）に示すようにチップの四辺と中央部にアレイ状に溝４５を配置しても良い。
上記オーバーハング部は、半導体チップの二辺や四辺（もちろん一辺や三辺でも良いが）に限らず、貫通電極１５がチップ１２の中央部にも直線的に配置される場合には、図２９（ａ），（ｂ）に示すようにチップの対向する二辺と、これらの二辺と平行な方向に沿った中央部に直線的に配置（ここでは溝４３−１，４３−２，…と呼ぶ）することもでき、図３２（ａ），（ｂ）に示すようにチップの四辺と中央部に直線的に溝４３−１，４３−２，…を配置することもできる。更に、図３３（ａ），（ｂ）に示すようにチップの四辺にオーバーハング部を配置するとともに、中央部に十字型に溝４３−１，４３−２，…、４４−１，４４−２，…を配置、あるいは図３４（ａ），（ｂ）に示すようにチップの四辺と中央部にアレイ状に溝４５を配置しても良い。
［オーバーハング部を形成するための溝の形成位置の変形例３］
上記オーバーハング部は、図３０（ａ），（ｂ）に示すように、スタッドバンプに対応する部分のみを切り欠いて溝４６を形成しても同様な作用効果が得られる。
上記オーバーハング部は、図３０（ａ），（ｂ）に示すように、スタッドバンプに対応する部分のみを切り欠いて溝４６を形成しても同様な作用効果が得られる。
図３０（ａ），（ｂ）ではチップの対向する二辺に沿って溝４６を形成したが、四辺に沿って形成しても良いのはもちろんである。
次に、図１に示した半導体チップの積層構造の種々の変形例について図３５乃至図５９により説明する。
［半導体チップの積層構造の変形例１］
図３５は、ＣＯＣパッケージ型の半導体装置における半導体チップの積層構造の他の構成例を示している。この例では、図１に示した基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙（収容部）、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙（収容部）、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙（収容部）をそれぞれ絶縁部材３７−１，３７−２，３７−３で埋め込んでいる。上記絶縁部材３７−１，３７−２，３７−３としては、例えばポリイミド系やエポキシ系の樹脂を用いている。
図３５は、ＣＯＣパッケージ型の半導体装置における半導体チップの積層構造の他の構成例を示している。この例では、図１に示した基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙（収容部）、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙（収容部）、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙（収容部）をそれぞれ絶縁部材３７−１，３７−２，３７−３で埋め込んでいる。上記絶縁部材３７−１，３７−２，３７−３としては、例えばポリイミド系やエポキシ系の樹脂を用いている。
他の基本的な構成は、図１と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
上記のような構成によれば、絶縁部材３７−１，３７−２，３７−３によって接続電極部に水分が侵入するのをより効果的に防止でき、信頼性を向上できる。また、オーバーハング部を予め絶縁部材３７−１，３７−２，３７−３で埋め込むことにより接合マージンを向上できるので、チップの薄化が可能となる。
［半導体チップの積層構造の変形例２］
図３６に示す例では、図１における１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれスペーサ３９−１，３９−２を介在させている。これらのスペーサ３９−１，３９−２の表面と裏面には配線が施されており、下段の半導体チップと上段の半導体チップとの電気的な接続を行うようになっている。
図３６に示す例では、図１における１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれスペーサ３９−１，３９−２を介在させている。これらのスペーサ３９−１，３９−２の表面と裏面には配線が施されており、下段の半導体チップと上段の半導体チップとの電気的な接続を行うようになっている。
上記配線が施されたスペーサ３９−１，３９−２に代えて、配線基板や再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いても良い。
再配線を施した半導体チップとは、表面や裏面の電極を除く部分に絶縁膜を形成し、この絶縁膜上に配線層を形成した後、再度絶縁膜を形成し、上段のチップに対応する位置に電極を形成するものである。
［半導体チップの積層構造の変形例３］
図３７に示す例では、図３６に示した構成において、ＤＡＦを用いずに基板１１と１段目の半導体チップ１２−１の裏面との間、スペーサ３９−１と２段目の半導体チップ１２−２の裏面との間、及びスペーサ３９−２と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、スペーサ３９−１と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及びスペーサ３９−２と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
図３７に示す例では、図３６に示した構成において、ＤＡＦを用いずに基板１１と１段目の半導体チップ１２−１の裏面との間、スペーサ３９−１と２段目の半導体チップ１２−２の裏面との間、及びスペーサ３９−２と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、スペーサ３９−１と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及びスペーサ３９−２と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
もちろん、図３６に示した構成と同様に、上記配線が施されたスペーサ３９−１，３９−２に代えて、配線基板や再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いても良い。
［半導体チップの積層構造の変形例４］
上述した実施形態と各変形例では、チップサイズが同じものを積層したが、図３８に示す例では、異なるサイズのチップを積層して実装している。すなわち、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ配線基板４０−１，４０−２を介在させ、これら配線基板４０−１，４０−２に形成した電極パッド上にスタッドバンプ１６−２，１６−３を形成している。チップ１２−１の貫通電極１５−１とスタッドバンプ１６−２との接続は配線基板４０−１に形成した配線で行い、チップ１２−２の貫通電極１５−２とスタッドバンプ１６−３との接続は配線基板４０−２に形成した配線で行っており、いわゆる再配線プロセスにより配線している。
上述した実施形態と各変形例では、チップサイズが同じものを積層したが、図３８に示す例では、異なるサイズのチップを積層して実装している。すなわち、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ配線基板４０−１，４０−２を介在させ、これら配線基板４０−１，４０−２に形成した電極パッド上にスタッドバンプ１６−２，１６−３を形成している。チップ１２−１の貫通電極１５−１とスタッドバンプ１６−２との接続は配線基板４０−１に形成した配線で行い、チップ１２−２の貫通電極１５−２とスタッドバンプ１６−３との接続は配線基板４０−２に形成した配線で行っており、いわゆる再配線プロセスにより配線している。
このような構成によれば、チップ間に配線基板４０−１，４０−２を介在させることにより、同一製品や同一サイズだけでなく、サイズの異なる（貫通電極の位置が異なる）異種製品のチップを積層して実装できる。
なお、上記配線基板４０−１，４０−２に代えて、配線が施されたスペーサや再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いても同様な作用効果が得られる。
［半導体チップの積層構造の変形例５］
上述した実施形態と各変形例では、下段のチップの貫通電極とその上段のチップの貫通電極を順次接続したが、図３９に示す例では、１段目の半導体チップ１２−１の貫通電極１５−１を、スタッドバンプ１６−２を介して３段目の半導体チップ１２−３の貫通電極１５−３に接続している。２段目の半導体チップ１２−２の貫通電極１５−２は、配線基板４０に形成した配線を介して１段目の半導体チップ１２−１の貫通電極１５−１と３段目の半導体チップ１２−３の貫通電極１５−３に接続する。
上述した実施形態と各変形例では、下段のチップの貫通電極とその上段のチップの貫通電極を順次接続したが、図３９に示す例では、１段目の半導体チップ１２−１の貫通電極１５−１を、スタッドバンプ１６−２を介して３段目の半導体チップ１２−３の貫通電極１５−３に接続している。２段目の半導体チップ１２−２の貫通電極１５−２は、配線基板４０に形成した配線を介して１段目の半導体チップ１２−１の貫通電極１５−１と３段目の半導体チップ１２−３の貫通電極１５−３に接続する。
上記配線基板４０に代えて、配線が施されたスペーサや再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いることもできる。
［半導体チップの積層構造の変形例６］
上記図４０に示した例では、図３９における２段目の半導体チップ１２−２を配線基板４０にフリップチップ接続等で実装している。この半導体チップ１２−２の裏面上に３段目の半導体チップ１２−３を搭載する。
上記図４０に示した例では、図３９における２段目の半導体チップ１２−２を配線基板４０にフリップチップ接続等で実装している。この半導体チップ１２−２の裏面上に３段目の半導体チップ１２−３を搭載する。
本変形例６においても、上記配線基板４０に代えて、配線が施されたスペーサや再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いることができる。
［半導体チップの積層構造の変形例７］
図４１に示す例では、１段目の半導体チップ１２−１と、このチップ１２−１よりサイズが大きい２段目の半導体チップ１２−２をスタッドバンプ１６−１，１６−２で基板１１に実装し、３段目の半導体チップ１２−３の電極パッドを２段目の半導体チップ１２−２の貫通電極１５−２に対応させてフリップチップ等で搭載している。
図４１に示す例では、１段目の半導体チップ１２−１と、このチップ１２−１よりサイズが大きい２段目の半導体チップ１２−２をスタッドバンプ１６−１，１６−２で基板１１に実装し、３段目の半導体チップ１２−３の電極パッドを２段目の半導体チップ１２−２の貫通電極１５−２に対応させてフリップチップ等で搭載している。
［半導体チップの積層構造の変形例８］
上述した実施形態と各変形例では、スタッドバンプを用いる場合を例にとって説明したが、図４２に示す例では貫通電極１５−１，１５−２，１５−３をチップ１２−１，１２−２，１２−３から大きく突出させ、これら貫通電極１５−１，１５−２，１５−３間をメッキバンプ４１−１，４１−２，４１−３等で接続している。
上述した実施形態と各変形例では、スタッドバンプを用いる場合を例にとって説明したが、図４２に示す例では貫通電極１５−１，１５−２，１５−３をチップ１２−１，１２−２，１２−３から大きく突出させ、これら貫通電極１５−１，１５−２，１５−３間をメッキバンプ４１−１，４１−２，４１−３等で接続している。
他の基本的な構成は、図１と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
［半導体チップの積層構造の変形例９］
図４３に示す例では、図４２に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、このチップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及びこのチップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
図４３に示す例では、図４２に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、このチップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及びこのチップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
［半導体チップの積層構造の変形例１０］
図４４に示す例では、異なるサイズのチップを積層し、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ配線基板４０−１，４０−２を介在させ、チップ１２−１の貫通電極１５−１とチップ１２−２の貫通電極１５−２との接続を配線基板４０−１に形成した配線を介して行い、チップ１２−２の貫通電極１５−２とチップ１２−３の貫通電極１５−３との接続を配線基板４０−２に形成した配線を介して行っている。
図４４に示す例では、異なるサイズのチップを積層し、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ配線基板４０−１，４０−２を介在させ、チップ１２−１の貫通電極１５−１とチップ１２−２の貫通電極１５−２との接続を配線基板４０−１に形成した配線を介して行い、チップ１２−２の貫通電極１５−２とチップ１２−３の貫通電極１５−３との接続を配線基板４０−２に形成した配線を介して行っている。
上記配線基板４０−１，４０−２に代えて、配線が施されたスペーサや再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いても同様な作用効果が得られる。
［半導体チップの積層構造の変形例１１］
図４５に示す例では、図４４に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、配線基板４０−１と２段目の半導体チップ１２−２の裏面との間、及び配線基板４０−２と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、配線基板４０−１と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び配線基板４０−２と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
図４５に示す例では、図４４に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、配線基板４０−１と２段目の半導体チップ１２−２の裏面との間、及び配線基板４０−２と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、配線基板４０−１と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び配線基板４０−２と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
［半導体チップの積層構造の変形例１１］
図４６に示す例では図４２におけるオーバーハング部を小さくし、図４７に示す例では図４２におけるオーバーハング部を大きくしている。オーバーハング部の大きさは接続電極のサイズや高さ、貫通電極の突出量等に応じて自由に設定できる。
図４６に示す例では図４２におけるオーバーハング部を小さくし、図４７に示す例では図４２におけるオーバーハング部を大きくしている。オーバーハング部の大きさは接続電極のサイズや高さ、貫通電極の突出量等に応じて自由に設定できる。
［半導体チップの積層構造の変形例１２］
図４８に示す例は、貫通電極１５−１，１５−２，１５−３間の接続をボールバンプ（半田ボール）４２−１，４２−２，４２−３で行っている。
図４８に示す例は、貫通電極１５−１，１５−２，１５−３間の接続をボールバンプ（半田ボール）４２−１，４２−２，４２−３で行っている。
他の基本的な構成は、図１と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
［半導体チップの積層構造の変形例１３］
図４９に示す例では、図４８に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、このチップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及びチップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
図４９に示す例では、図４８に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、このチップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及びチップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
［半導体チップの積層構造の変形例１４］
図５０に示す例では、異なるサイズのチップを積層し、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ配線基板４０−１，４０−２を介在させ、チップ１２−１の貫通電極１５−１とボールバンプ４２−２との接続を配線基板４０−１に形成した配線を介して行い、チップ１２−２の貫通電極１５−２とボールバンプ４２−３との接続を配線基板４０−１に形成した配線を介して行っている。
図５０に示す例では、異なるサイズのチップを積層し、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ配線基板４０−１，４０−２を介在させ、チップ１２−１の貫通電極１５−１とボールバンプ４２−２との接続を配線基板４０−１に形成した配線を介して行い、チップ１２−２の貫通電極１５−２とボールバンプ４２−３との接続を配線基板４０−１に形成した配線を介して行っている。
上記配線基板４０−１，４０−２に代えて、配線が施されたスペーサや再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いても同様な作用効果が得られるのはもちろんである。
［半導体チップの積層構造の変形例１５］
図５１に示す例では、図５０に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、配線基板４０と２段目の半導体チップ１２−２の裏面との間、及び配線基板４０−２と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、配線基板４０−１と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び配線基板４０−２と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
図５１に示す例では、図５０に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、配線基板４０と２段目の半導体チップ１２−２の裏面との間、及び配線基板４０−２と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材３７−１，３７−２，３７−３を介在させて搭載し、この絶縁部材３７−１，３７−２，３７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部との間に形成される空隙、配線基板４０−１と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び配線基板４０−２と３段目の半導体チップ１２−３のオーバーハング部との間に形成される空隙をそれぞれ埋め込んでいる。
本変形例１５であっても変形例１４と同様に、上記配線基板４０−１，４０−２に代えて、配線が施されたスペーサや再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いることができる。
［半導体チップの積層構造の変形例１６］
図５２に示す例では図４８におけるオーバーハング部を小さくし、図５３に示す例では図４８におけるオーバーハング部を大きくしている。オーバーハング部の大きさはボールバンプのサイズや貫通電極の突出量等に応じて自由に設定できる。
図５２に示す例では図４８におけるオーバーハング部を小さくし、図５３に示す例では図４８におけるオーバーハング部を大きくしている。オーバーハング部の大きさはボールバンプのサイズや貫通電極の突出量等に応じて自由に設定できる。
また、図５３に示すようにチップ１２−１，１２−２，１２−３の端部を十分に薄くすると、チップの裏面側から半導体素子に直接接続することもできる。
［半導体チップの積層構造の変形例１７］
上述した実施形態と各変形例では、チップの対向する二辺または四辺にスタッドバンプ、貫通電極、及びボールバンプ等の接続電極を形成して実装する場合を例にとって説明したが、図５４に示す例では、チップ１２−１，１２−２，１２−３の中央部に溝４７−１，４７−２，４７−３と貫通電極１５−１，１５−２，１５−３を形成し、接続電極（ここではスタッドバンプ１６−１，１６−２，１６−３を例に取って示す）を介在して基板１１上に実装している。
上述した実施形態と各変形例では、チップの対向する二辺または四辺にスタッドバンプ、貫通電極、及びボールバンプ等の接続電極を形成して実装する場合を例にとって説明したが、図５４に示す例では、チップ１２−１，１２−２，１２−３の中央部に溝４７−１，４７−２，４７−３と貫通電極１５−１，１５−２，１５−３を形成し、接続電極（ここではスタッドバンプ１６−１，１６−２，１６−３を例に取って示す）を介在して基板１１上に実装している。
他の基本的な構成は、図１と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
［半導体チップの積層構造の変形例１８］
図５５に示す例では、図５４に示した構成において、絶縁部材１７−１，１７−２，１７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１の溝４７−１との間に形成される空隙、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の溝４７−２との間に形成される空隙、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の溝４７−３との間に形成される空隙をそれぞれ埋め込んでいる。
図５５に示す例では、図５４に示した構成において、絶縁部材１７−１，１７−２，１７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１の溝４７−１との間に形成される空隙、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の溝４７−２との間に形成される空隙、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の溝４７−３との間に形成される空隙をそれぞれ埋め込んでいる。
［半導体チップの積層構造の変形例１９］
図５６に示す例では、チップの対向する二辺または四辺にオーバーハング部１７を形成し、中央部に溝４７を形成している。そして、上記オーバーハング部１７と溝４７に対応する位置にそれぞれ貫通電極１５−１，１５−２，１５−３を形成し、メッキバンプ４１−１，４１−２，４１−３を介在して基板１１上に実装している。上記溝４７は、下段の半導体チップのメッキバンプ４１−１，４１−２，４１−３を形成する位置に対応して任意の位置に形成できる。
図５６に示す例では、チップの対向する二辺または四辺にオーバーハング部１７を形成し、中央部に溝４７を形成している。そして、上記オーバーハング部１７と溝４７に対応する位置にそれぞれ貫通電極１５−１，１５−２，１５−３を形成し、メッキバンプ４１−１，４１−２，４１−３を介在して基板１１上に実装している。上記溝４７は、下段の半導体チップのメッキバンプ４１−１，４１−２，４１−３を形成する位置に対応して任意の位置に形成できる。
上記オーバーハング部１７と溝４７は、曲率半径と深さが異なっている。オーバーハング部１７と溝４７の曲率半径や深さは、下段の半導体チップのメッキバンプ４１−１，４１−２，４１−３の厚さや貫通電極１５−１，１５−２，１５−３の高さ等に応じて設定されている。
他の基本的な構成は、図４２と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
［半導体チップの積層構造の変形例２０］
図５７に示す例では、図５６に示した構成において、絶縁部材１７−１，１７−２，１７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部及び溝との間に形成される空隙、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２のオーバーハング部及び溝との間に形成される空隙、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３のオーバーハング部及び溝との間に形成される空隙をそれぞれ埋め込んでいる。
図５７に示す例では、図５６に示した構成において、絶縁部材１７−１，１７−２，１７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１のオーバーハング部及び溝との間に形成される空隙、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２のオーバーハング部及び溝との間に形成される空隙、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３のオーバーハング部及び溝との間に形成される空隙をそれぞれ埋め込んでいる。
他の基本的な構成は、図５６と同様であり、オーバーハング部１７と溝４７の曲率半径や深さ、溝４７の配置等も、下段の半導体チップのメッキバンプ４１−１，４１−２，４１−３の厚さや貫通電極１５−１，１５−２，１５−３の高さ、下段の半導体チップのメッキバンプ４１−１，４１−２，４１−３を形成する位置等に応じて任意に設定できる。
［半導体チップの積層構造の変形例２１］
図５８に示す例では、オーバーハング部及び溝の形成位置の異なる種々のチップを積層し、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ配線基板４０−１，４０−２をそれぞれ介在させ、チップ１２−１の貫通電極１５−１とチップ１２−２の貫通電極１５−２との接続をボールバンプ４２−２と配線基板４０−１に形成した配線を介して行い、チップ１２−２の貫通電極１５−２とチップ１２−３の貫通電極１５−３との接続をボールバンプ４２−３と配線基板４０−２に形成した配線を介して行っている。
図５８に示す例では、オーバーハング部及び溝の形成位置の異なる種々のチップを積層し、１段目の半導体チップ１２−１の主表面と２段目の半導体チップ１２−２の裏面との間、及び２段目の半導体チップ１２−２の主表面と３段目の半導体チップ１２−３の裏面との間にそれぞれ配線基板４０−１，４０−２をそれぞれ介在させ、チップ１２−１の貫通電極１５−１とチップ１２−２の貫通電極１５−２との接続をボールバンプ４２−２と配線基板４０−１に形成した配線を介して行い、チップ１２−２の貫通電極１５−２とチップ１２−３の貫通電極１５−３との接続をボールバンプ４２−３と配線基板４０−２に形成した配線を介して行っている。
上記配線基板４０−１，４０−２に代えて、配線が施されたスペーサや再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いても同様な作用効果が得られるのはもちろんである。
また、オーバーハング部１７と溝４７の曲率半径や深さ、溝４７の配置等も、下段の半導体チップのメッキバンプ４１−１，４１−２，４１−３の厚さや貫通電極１５−１，１５−２，１５−３の高さ、下段の半導体チップのメッキバンプ４１−１，４１−２，４１−３を形成する位置等に応じて任意に設定できる。
［半導体チップの積層構造の変形例２２］
図５９に示す例では、図５８に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、配線基板４０−１と２段目の半導体チップ１２−２の裏面との間、及び配線基板４０−２と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材１７−１，１７−２，１７−３を介在させて搭載し、この絶縁部材１７−１，１７−２，１７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１の溝との間に形成される空隙、配線基板４０−１と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び配線基板４０−２と３段目の半導体チップ１２−３のオーバーハング部及び溝との間に形成される空隙をそれぞれ埋め込んでいる。
図５９に示す例では、図５８に示した構成において、ＤＡＦを用いずに基板１１のチップ搭載面と１段目の半導体チップ１２−１の裏面との間、配線基板４０−１と２段目の半導体チップ１２−２の裏面との間、及び配線基板４０−２と３段目の半導体チップ１２−３の裏面との間にそれぞれ絶縁部材１７−１，１７−２，１７−３を介在させて搭載し、この絶縁部材１７−１，１７−２，１７−３で基板１１のチップ搭載面と１段目の半導体チップ１２−１の溝との間に形成される空隙、配線基板４０−１と２段目の半導体チップ１２−２のオーバーハング部との間に形成される空隙、及び配線基板４０−２と３段目の半導体チップ１２−３のオーバーハング部及び溝との間に形成される空隙をそれぞれ埋め込んでいる。
本変形例２２においても変形例２１と同様に、上記配線基板４０−１，４０−２に代えて、配線が施されたスペーサや再配線プロセスにより表面と裏面に再配線を施した半導体チップを用いることができる。
［半導体チップの積層構造の変形例２３］
上述した実施形態並びに変形例１〜２２では、ＤＡＦが各半導体チップの底面と実質的に同じサイズの場合について示した。しかしながら、例えば図４乃至図１１に示した製造工程で製造すると、ＤＡＦは各半導体チップの主表面と同じサイズになる。
上述した実施形態並びに変形例１〜２２では、ＤＡＦが各半導体チップの底面と実質的に同じサイズの場合について示した。しかしながら、例えば図４乃至図１１に示した製造工程で製造すると、ＤＡＦは各半導体チップの主表面と同じサイズになる。
このような半導体チップの主表面と同じサイズのＤＡＦが貼り付けられたチップを実施形態並びに変形例１〜２２と同様に積層しても実質的に同じ作用効果が得られる。
次に、製造工程の変形例について図６０（ａ），（ｂ）乃至図６６（ａ），（ｂ）により説明する。
［製造工程の変形例１］
図６０（ａ），（ｂ）乃至図６６（ａ），（ｂ）はそれぞれ、上述したＣＯＣパッケージ型の半導体装置の他の製造工程について説明するためのもので、図６０（ａ）乃至図６６（ａ）はそれぞれ斜視図であり、図６０（ｂ）乃至図６６（ｂ）はそれぞれ図６０（ａ）乃至図６６（ａ）の断面図である。
図６０（ａ），（ｂ）乃至図６６（ａ），（ｂ）はそれぞれ、上述したＣＯＣパッケージ型の半導体装置の他の製造工程について説明するためのもので、図６０（ａ）乃至図６６（ａ）はそれぞれ斜視図であり、図６０（ｂ）乃至図６６（ｂ）はそれぞれ図６０（ａ）乃至図６６（ａ）の断面図である。
まず、周知の製造工程により半導体ウェーハの主表面に半導体素子、及びこの半導体素子に電気的に接続された貫通電極を形成する。上記貫通電極は、半導体ウェーハを貫通させても良いが、後の裏面研削工程で露出される程度の深さに浅く形成すれば、形成が容易になるとともに製造コストも低減できる。
次に、図６０（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面に、ダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２１等により第１の溝２２−１，２２−２，２２−３，…を形成する（ハーフカットダイシング）。
その後、図６１（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面（素子形成面）にＢＳＧテープ（表面保護テープ）２３を貼り付け、半導体ウェーハ２０の裏面からダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２４により上記オーバーハング部を形成するための第２の溝２５−１，２５−２，…を形成する。この第２の溝２５−１，２５−２，…は、図１２（ａ），（ｂ）に示したように半導体チップ１２の対向する二辺、または図３１（ａ），（ｂ）に示したように半導体チップ１２の対向する四辺に対応する位置に形成する。図６１（ａ），（ｂ）では、四辺に形成する場合を例に取っている。この第２の溝２５−１，２５−２，…は、隣接する半導体チップ間の接続電極に対応する裏面側に、上記隣接する半導体チップの接続電極間の領域よりも広い開口部を有し、少なくとも上記第１の溝２２−１，２２−２，２２−３，…に達する深さまで形成する。
次に、図６２（ａ），（ｂ）に示すように、裏面を研削用砥石２６等で研削して所望の厚さに仕上げる。これによって、半導体ウェーハ２０が個片化されて半導体チップ１２，１２，…が形成される。
引き続き、図６３（ａ），（ｂ）に示すように、半導体ウェーハ２０（個片化された半導体チップ１２，１２，…）の裏面にプラズマエッチング、ウェットエッチングあるいはＣＭＰを施し、貫通電極１５を裏面から突出させる。図６３（ａ），（ｂ）では、ＣＭＰのポリッシング装置３８による加工工程を代表的に示す。
その後、図６４（ａ），（ｂ）に示すように、半導体ウェーハ２０をステージ３１上に載置し、ローラー２９等により裏面にダイシングテープ２８を貼り付けてウェーハリング３０に装着する。
次に、図６５（ａ），（ｂ）に示すように、表面保護テープ２３を剥がす。
そして、図６６（ａ），（ｂ）に示すように、ダイシングテープ２８からチップ毎（良品のチップ）に剥がしてピックアップする。このピックアップ工程では、ピックアップニードル３３によってチップ１２毎にダイシングテープ２８の裏面を突き上げ、ダイシングテープ２８を貫通してチップ１２の裏面にニードル（針）を直接接触させ、更に持ち上げて各々のチップ１２をダイシングテープ２８から引き離す。この際、ピックアップニードル３３がチップ１２の厚い部分に接触するようにしてダイシングテープ２８から剥離する。引き離したチップ１２は、コレット３４でチップ表面を吸着して搬送する。
次に、上記コレット３４で搬送したチップ１２を、外部接続電極１４−１，１４−２，１４−３，…を有する基板１１上にダイボンディングにより搭載し、スタッドバンプ、貫通電極、ボールバンプ等の接続電極を介在して実装する。チップを搭載する際には、オーバーハング部が基板１１上に形成した接続電極、あるいは下段に配置された半導体チップの貫通電極上に形成した接続電極上に対応するように積層する。これによって、基板１１の表面または下段に配置されたチップ１２の主表面との間に貫通電極を収容する空隙が形成される。チップ１２をダイボンディングする際には、超音波を印加することにより接続電極の結合をより強固にできる。
そして、積層した半導体チップ、接続電極及び基板１１のチップ搭載面を樹脂モールド等で覆ってパッケージ１０を形成する。
［製造工程の変形例２］
図６７（ａ），（ｂ）乃至図７４（ａ），（ｂ）はそれぞれ、上述したＣＯＣパッケージ型の半導体装置の更に他の製造工程について説明するためのもので、図６７（ａ）乃至図７４（ａ）はそれぞれ斜視図であり、図６７（ｂ）乃至図７４（ｂ）はそれぞれ図６７（ａ）乃至図７４（ａ）の断面図である。
図６７（ａ），（ｂ）乃至図７４（ａ），（ｂ）はそれぞれ、上述したＣＯＣパッケージ型の半導体装置の更に他の製造工程について説明するためのもので、図６７（ａ）乃至図７４（ａ）はそれぞれ斜視図であり、図６７（ｂ）乃至図７４（ｂ）はそれぞれ図６７（ａ）乃至図７４（ａ）の断面図である。
まず、周知の製造工程により半導体ウェーハの主表面に半導体素子、及びこの半導体素子に電気的に接続された貫通電極を形成する。上記貫通電極は、半導体ウェーハを貫通させても良いが、後の裏面研削工程で露出される程度の深さに浅く形成すれば、形成が容易になるとともに製造コストも低減できる。
次に、図６７（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面に、ダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２１等により第１の溝２２−１，２２−２，２２−３，…を形成する（ハーフカットダイシング）。この第１の溝２２−１，２２−２，２２−３，…の深さは、最終チップ厚よりも浅くする。
その後、図６８（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面（素子形成面）にＢＳＧテープ（表面保護テープ）２３を貼り付け、裏面を研削用砥石２６等で研削して所望の厚さに仕上げる。この際、研削面が上記第１の溝２２−１，２２−２，２２−３，…に達しないようにする。
引き続き、図６９（ａ），（ｂ）に示すように、半導体ウェーハ２０の裏面にプラズマエッチング、ウェットエッチングあるいはＣＭＰを施し、貫通電極１５を裏面から突出させる。図６９（ａ），（ｂ）では、ＣＭＰのポリッシング装置３８による加工工程を代表的に示す。
次に、図７０（ａ），（ｂ）に示すように、半導体ウェーハ２０をステージ３１上に載置し、ローラー２９等により裏面にＤＡＦ２７を貼り付ける。
その後、図７１（ａ），（ｂ）に示すように、半導体ウェーハ２０の裏面からダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２４により上記オーバーハング部を形成するための第２の溝２５−１，２５−２，…を形成する。この際、ＤＡＦ２７もチップ毎に切断される。この第２の溝２５−１，２５−２，…は、図１２（ａ），（ｂ）に示したように半導体チップ１２の対向する二辺、または図３１（ａ），（ｂ）に示したように半導体チップ１２の対向する四辺に対応する位置に形成する。図７１（ａ），（ｂ）では、四辺に形成する場合を例に取っている。この第２の溝２５−１，２５−２，…は、隣接する半導体チップ間の接続電極に対応する裏面側に、上記隣接する半導体チップの接続電極間の領域よりも広い開口部を有し、少なくとも上記第１の溝２２−１，２２−２，２２−３，…に達する深さまで形成する。これによって、半導体ウェーハ２０が個片化されて半導体チップ１２，１２，…が形成される。
次に、図７２（ａ），（ｂ）に示すように、半導体ウェーハ２０をステージ３１上に載置し、ローラー２９等により裏面にダイシングテープ２８を貼り付けてウェーハリング３０に装着する。
次に、図７３（ａ），（ｂ）に示すように、表面保護テープ２３を剥がす。
そして、図７４（ａ），（ｂ）に示すように、ダイシングテープ２８からチップ毎（良品のチップ）に剥がしてピックアップする。このピックアップ工程では、ピックアップニードル３３によってチップ１２毎にダイシングテープ２８の裏面を突き上げ、ダイシングテープ２８を貫通してチップ１２の裏面にニードル（針）を直接接触させ、更に持ち上げて各々のチップ１２をダイシングテープ２８から引き離す。この際、ピックアップニードル３３がチップ１２の厚い部分に接触するようにしてダイシングテープ２８から剥離する。引き離したチップ１２は、コレット３４でチップ表面を吸着して搬送する。
次に、上記コレット３４で搬送したチップ１２を、外部接続電極１４−１，１４−２，１４−３，…を有する基板１１上にダイボンディングにより搭載し、スタッドバンプ、貫通電極、ボールバンプ等の接続電極を介在して実装する。チップを搭載する際には、オーバーハング部が基板１１上に形成した接続電極、あるいは下段に配置された半導体チップの貫通電極上に形成した接続電極上に対応するように積層する。これによって、基板１１の表面または下段に配置されたチップ１２の主表面との間に貫通電極を収容する空隙が形成される。チップ１２をダイボンディングする際には、超音波を印加することにより接続電極の結合をより強固にできる。楕円
そして、積層した半導体チップ、接続電極及び基板１１のチップ搭載面を樹脂モールド等で覆ってパッケージ１０を形成する。
そして、積層した半導体チップ、接続電極及び基板１１のチップ搭載面を樹脂モールド等で覆ってパッケージ１０を形成する。
［製造工程の変形例３］
図７５（ａ），（ｂ）乃至図８２（ａ），（ｂ）はそれぞれ、上述したＣＯＣパッケージ型の半導体装置の別の製造工程について説明するためのもので、図７５（ａ）乃至図８２（ａ）はそれぞれ斜視図であり、図７５（ｂ）乃至図８２（ｂ）はそれぞれ図７５（ａ）乃至図８２（ａ）の断面図である。
図７５（ａ），（ｂ）乃至図８２（ａ），（ｂ）はそれぞれ、上述したＣＯＣパッケージ型の半導体装置の別の製造工程について説明するためのもので、図７５（ａ）乃至図８２（ａ）はそれぞれ斜視図であり、図７５（ｂ）乃至図８２（ｂ）はそれぞれ図７５（ａ）乃至図８２（ａ）の断面図である。
まず、周知の製造工程により半導体ウェーハの主表面に半導体素子、及びこの半導体素子に電気的に接続された貫通電極を形成する。上記貫通電極は、半導体ウェーハを貫通させても良いが、後の裏面研削工程で露出される程度の深さに浅く形成すれば、形成が容易になるとともに製造コストも低減できる。
次に、図７５（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面に、ダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２１等により第１の溝２２−１，２２−２，２２−３，…を形成する（ハーフカットダイシング）。この第１の溝２２−１，２２−２，２２−３，…の深さは、最終チップ厚よりも浅くする。
その後、図７６（ａ），（ｂ）に示すように、上記半導体ウェーハ２０の主表面（素子形成面）にＢＳＧテープ（表面保護テープ）２３を貼り付け、裏面を研削用砥石２６等で研削して所望の厚さに仕上げる。この際、研削面が上記第１の溝２２−１，２２−２，２２−３，…に達しないようにする。
次に、図７７（ａ），（ｂ）に示すように、半導体ウェーハ２０をステージ３１上に載置し、ローラー２９等により裏面にＤＡＦ２７を貼り付ける。
その後、図７８（ａ），（ｂ）に示すように、半導体ウェーハ２０の裏面からダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレード２４により上記オーバーハング部を形成するための第２の溝２５−１，２５−２，…を形成する。この際、ＤＡＦ２７もチップ毎に切断される。この第２の溝２５−１，２５−２，…は、図１２（ａ），（ｂ）に示したように半導体チップ１２の対向する二辺、または図３１（ａ），（ｂ）に示したように半導体チップ１２の対向する四辺に対応する位置に形成する。図７８（ａ），（ｂ）では、四辺に形成する場合を例に取っている。この第２の溝２５−１，２５−２，…は、隣接する半導体チップ間の接続電極に対応する裏面側に、上記隣接する半導体チップの接続電極間の領域よりも広い開口部を有し、少なくとも上記第１の溝２２−１，２２−２，２２−３，…に達する深さまで形成する。これによって、半導体ウェーハ２０が個片化されて半導体チップ１２，１２，…が形成される。
引き続き、図７９（ａ），（ｂ）に示すように、半導体ウェーハ２０の裏面にプラズマエッチング、ウェットエッチングあるいはＣＭＰを施し、第２の溝２５−１，２５−２，…の側壁をエッチングして切削歪または切削傷を除去するとともに、貫通電極１５を裏面から突出させる。図７９（ａ），（ｂ）では、プラズマエッチングによる加工工程を代表的に示す。プラズマエッチングやウェットエッチングを施す場合には、ＤＡＦ２７にはエッチングで溶融あるいは除去されない材料、例えばドライフィルムやレジスト等を用いる。
次に、図８０（ａ），（ｂ）に示すように、半導体ウェーハ２０をステージ３１上に載置し、ローラー２９等により裏面にダイシングテープ２８を貼り付けてウェーハリング３０に装着する。
次に、図８１（ａ），（ｂ）に示すように、表面保護テープ２３を剥がす。
そして、図８２（ａ），（ｂ）に示すように、ダイシングテープ２８からチップ毎（良品のチップ）に剥がしてピックアップする。このピックアップ工程では、ピックアップニードル３３によってチップ１２毎にダイシングテープ２８の裏面を突き上げ、ダイシングテープ２８を貫通してチップ１２の裏面にニードル（針）を直接接触させ、更に持ち上げて各々のチップ１２をダイシングテープ２８から引き離す。この際、ピックアップニードル３３がチップ１２の厚い部分に接触するようにしてダイシングテープ２８から剥離する。引き離したチップ１２は、コレット３４でチップ表面を吸着して搬送する。
次に、上記コレット３４で搬送したチップ１２を、外部接続電極１４−１，１４−２，１４−３，…を有する基板１１上にダイボンディングにより搭載し、スタッドバンプ、貫通電極、ボールバンプ等の接続電極を介在して実装する。チップを搭載する際には、オーバーハング部が基板１１上に形成した接続電極、あるいは下段に配置された半導体チップの貫通電極上に形成した接続電極上に対応するように積層する。これによって、基板１１の表面または下段に配置されたチップ１２の主表面との間に貫通電極を収容する空隙が形成される。チップ１２をダイボンディングする際には、超音波を印加することにより接続電極の結合をより強固にできる。
そして、積層した半導体チップ、接続電極及び基板１１のチップ搭載面を樹脂モールド等で覆ってパッケージ１０を形成する。
［製造工程の変形例４］
上述した実施形態において、ハーフカットする前に、半導体ウェーハ２０の裏面側から溝２５−１，２５−２，…を形成し、その後、裏面研削及びエッチングを行い、ウェーハ２０の裏面にダイシングテープ２８を貼り付けて主表面側からダイシングしてチップ１２を形成することもできる。
上述した実施形態において、ハーフカットする前に、半導体ウェーハ２０の裏面側から溝２５−１，２５−２，…を形成し、その後、裏面研削及びエッチングを行い、ウェーハ２０の裏面にダイシングテープ２８を貼り付けて主表面側からダイシングしてチップ１２を形成することもできる。
［製造工程の変形例５］
なお、上述した実施形態並びに変形例では、第１，第２の溝を形成する際にそれぞれブレード方式を用いたが、レーザ方式（グルーブ及び内部改質）、カッター、エッチング（ＲＩＥ等）及びワイヤスクライブ等を用いても良く、複数の方法を組み合わせることもできる。
なお、上述した実施形態並びに変形例では、第１，第２の溝を形成する際にそれぞれブレード方式を用いたが、レーザ方式（グルーブ及び内部改質）、カッター、エッチング（ＲＩＥ等）及びワイヤスクライブ等を用いても良く、複数の方法を組み合わせることもできる。
［製造工程の変形例６］
上述した実施形態並びに変形例におけるＤＡＦには、ポリイミド系及びエポキシ系の樹脂を用いることができる。また、エッチングされない成分の材料でも構わない。
上述した実施形態並びに変形例におけるＤＡＦには、ポリイミド系及びエポキシ系の樹脂を用いることができる。また、エッチングされない成分の材料でも構わない。
［製造工程の変形例７］
ＤＡＦをブレード方式で切断する例を示したが、レーザ方式（グルーブ及び内部改質）、カッター、エッチング、ワイヤ、及びスクライブ等を用いて切断することもできる。
ＤＡＦをブレード方式で切断する例を示したが、レーザ方式（グルーブ及び内部改質）、カッター、エッチング、ワイヤ、及びスクライブ等を用いて切断することもできる。
［製造工程の変形例８］
ピックアップ工程をピン方式で行う場合を例にとって説明したが、ピンレス方式、超音波方式、及びテープレス方式等の種々の方式が適用できる。
ピックアップ工程をピン方式で行う場合を例にとって説明したが、ピンレス方式、超音波方式、及びテープレス方式等の種々の方式が適用できる。
［製造工程の変形例９］
ワイヤボンディング方式は、正ボンディング（逆ボンディングライクの正ボンディングを含む）、及び逆ボンディングのいずれにも適用できる。
ワイヤボンディング方式は、正ボンディング（逆ボンディングライクの正ボンディングを含む）、及び逆ボンディングのいずれにも適用できる。
［製造工程の変形例１０］
パッケージ１０への封止工程は、上述したモールド（樹脂封止）方式に限らず、液状樹脂を滴下して封止するポッティング方式やフィルム封止方式にも適用できる。
パッケージ１０への封止工程は、上述したモールド（樹脂封止）方式に限らず、液状樹脂を滴下して封止するポッティング方式やフィルム封止方式にも適用できる。
次に、空隙を絶縁部材で埋め込む、あるいは絶縁部材でチップを接着し且つ空隙を埋め込む種々の製造方法について図８３（ａ），（ｂ）乃至図８７（ａ），（ｂ）により説明する。
［空隙を絶縁部材で埋め込む工程例１］
図８３（ａ），（ｂ）は、絶縁部材でオーバーハング部の空隙を埋め込む工程例を示している。この図８３（ａ），（ｂ）に示す工程は、ＤＡＦによりチップを搭載し、空隙を絶縁部材で埋め込むものであり、基板１１上に１段目のチップ１２−１を搭載した状態を示している。チップ１２−１の接続電極（ここではボールバンプ４２−２を例に取って示す）上に、ディスペンサノズル３６から絶縁部材、例えば絶縁性の接着剤や封止樹脂を供給する。このチップ１２−１上に上述したような工程で形成した半導体チップ１２−２を積層してＤＡＦを介在して実装する。チップ１２−２をチップ１２−１上に積層して搭載する際には、オーバーハング部が下段に配置されたチップ１２−１のボールバンプ４２−２に対応するように積層する。これによって、下段に配置されたチップ１２−１の主表面と積層するチップ１２−２のオーバーハング部との間に形成される空隙が絶縁部材１７−２で埋め込まれる。
図８３（ａ），（ｂ）は、絶縁部材でオーバーハング部の空隙を埋め込む工程例を示している。この図８３（ａ），（ｂ）に示す工程は、ＤＡＦによりチップを搭載し、空隙を絶縁部材で埋め込むものであり、基板１１上に１段目のチップ１２−１を搭載した状態を示している。チップ１２−１の接続電極（ここではボールバンプ４２−２を例に取って示す）上に、ディスペンサノズル３６から絶縁部材、例えば絶縁性の接着剤や封止樹脂を供給する。このチップ１２−１上に上述したような工程で形成した半導体チップ１２−２を積層してＤＡＦを介在して実装する。チップ１２−２をチップ１２−１上に積層して搭載する際には、オーバーハング部が下段に配置されたチップ１２−１のボールバンプ４２−２に対応するように積層する。これによって、下段に配置されたチップ１２−１の主表面と積層するチップ１２−２のオーバーハング部との間に形成される空隙が絶縁部材１７−２で埋め込まれる。
［空隙を絶縁部材で埋め込む工程例２］
上記工程例１では、チップ１２−１の対向する二辺に形成された貫通電極とボールバンプが形成された領域に絶縁部材１７−２を供給したが、貫通電極とボールバンプがチップ１２−２の四辺に沿って形成されている場合には、図８４（ａ），（ｂ）に示すように絶縁部材１７−２を四辺に沿って形成する。
上記工程例１では、チップ１２−１の対向する二辺に形成された貫通電極とボールバンプが形成された領域に絶縁部材１７−２を供給したが、貫通電極とボールバンプがチップ１２−２の四辺に沿って形成されている場合には、図８４（ａ），（ｂ）に示すように絶縁部材１７−２を四辺に沿って形成する。
もちろん、チップの二辺にしか貫通電極とボールバンプが形成されていない場合に、四辺に沿って形成しても構わない。
［空隙を絶縁部材で埋め込む工程例３］
図８５（ａ），（ｂ）に示すように、ディスペンサノズル３６からチップ１２−１上に樹脂等の絶縁部材を滴下しても良い。この製造方法はＤＡＦを用いずにチップを積層して搭載する構成に適したものであり、チップ１２−１上にチップ１２−２を搭載するときにチップ１２−２の裏面下から周辺部に押し出された絶縁部材１７−２によって空隙が埋め込まれる。
図８５（ａ），（ｂ）に示すように、ディスペンサノズル３６からチップ１２−１上に樹脂等の絶縁部材を滴下しても良い。この製造方法はＤＡＦを用いずにチップを積層して搭載する構成に適したものであり、チップ１２−１上にチップ１２−２を搭載するときにチップ１２−２の裏面下から周辺部に押し出された絶縁部材１７−２によって空隙が埋め込まれる。
［空隙を絶縁部材で埋め込む工程例４］
図８６（ａ），（ｂ）に示すように、ディスペンサノズル３６からチップ１２−１上に樹脂等の絶縁部材１７−２を流し出して表面を覆うように塗布しても良い。この製造方法もＤＡＦを用いずにチップを積層して搭載する構成に適したものであり、チップ１２−１上にチップ１２−２を搭載するときにチップ１２−２の裏面下から周辺部に押し出された絶縁部材１７−２によって空隙が埋め込まれる。
図８６（ａ），（ｂ）に示すように、ディスペンサノズル３６からチップ１２−１上に樹脂等の絶縁部材１７−２を流し出して表面を覆うように塗布しても良い。この製造方法もＤＡＦを用いずにチップを積層して搭載する構成に適したものであり、チップ１２−１上にチップ１２−２を搭載するときにチップ１２−２の裏面下から周辺部に押し出された絶縁部材１７−２によって空隙が埋め込まれる。
［空隙を絶縁部材で埋め込む工程例５］
図８７（ａ）に示すように、チップ１２−２のオーバーハング部に樹脂等の絶縁部材を形成し、図８７（ｂ）に示すように、チップ１２−１上に搭載するときに空隙が埋め込まれるようにしても良い。
図８７（ａ）に示すように、チップ１２−２のオーバーハング部に樹脂等の絶縁部材を形成し、図８７（ｂ）に示すように、チップ１２−１上に搭載するときに空隙が埋め込まれるようにしても良い。
図８８及び図８９はそれぞれ、オーバーハング部を形成した半導体チップを積層し、空隙を絶縁部材で埋め込んだときの顕微鏡写真である。図８８は絶縁部材として樹脂を用い、図８８では絶縁部材として絶縁ペーストを用いている。
［空隙を絶縁部材で埋め込む工程例６］
上述した工程例１乃至５では、一点ノズル方式について説明したが、多点ノズル方式、一点ノズル方式で走査する方式（一筆書き）でも良い。樹脂の入ったトレーに浸漬してチップの裏面に樹脂を付着させることもできる。また、転写方式を採用し、下段のチップの主表面中央部への転写、接続電極上への転写、チップ中央部と接続電極上への転写等、種々の組み合わせが可能である。
上述した工程例１乃至５では、一点ノズル方式について説明したが、多点ノズル方式、一点ノズル方式で走査する方式（一筆書き）でも良い。樹脂の入ったトレーに浸漬してチップの裏面に樹脂を付着させることもできる。また、転写方式を採用し、下段のチップの主表面中央部への転写、接続電極上への転写、チップ中央部と接続電極上への転写等、種々の組み合わせが可能である。
［空隙を絶縁部材で埋め込む工程例７］
上記絶縁部材としては、ＤＡＦ材（ダイアタッチフィルム）、絶縁ペースト、アンダーフィル材、液状樹脂、ポッティング樹脂、及びＢステージ樹脂（エポキシ系）等の種々の絶縁タイプの部材が利用できる。
上記絶縁部材としては、ＤＡＦ材（ダイアタッチフィルム）、絶縁ペースト、アンダーフィル材、液状樹脂、ポッティング樹脂、及びＢステージ樹脂（エポキシ系）等の種々の絶縁タイプの部材が利用できる。
従って、この発明の一実施形態及びその変形例の構成によれば、接続電極を半導体チップのオーバーハング部や溝によって形成した収容部に収容して多段に積層するので、パッケージの薄型化が図れる。同じパッケージ厚であればチップの積層段数を増やすことができる。
また、この発明の一実施形態及びその変形例の製造方法によれば、裏面研削で半導体ウェーハを個片化するのでチッピングを低減できる。更に、チップの中央部の厚さを厚くできることからチップの反りが少なくなり取り扱いが容易になる。また、ＴＶカメラ等の光学系を使った位置検出の際の認識エラーも抑制できる。しかも、ピックアップ時のチップクラックも抑制でき、ダイボンディング時に気泡が入るのも低減できる。これによって、製造コストの削減と生産性の向上が図れる。
以上実施形態と種々の変形例を用いてこの発明の説明を行ったが、この発明は上記各実施形態とその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態とその変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態とその変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１１…基板、１２，１２−１，１２−２，１２−３…半導体チップ、１３−１，１３−２，１３−３…ＤＡＦ、１４−１，１４−２，１４−３…外部接続電極、１５−１，１５−２，１５−３，１５Ａ，１５Ｂ…貫通電極、１６−１，１６−２，１６−３…スタッドバンプ、１７−１，１７−２，１７−３，１７Ａ，１７Ｂ…オーバーハング部、１９…半導体素子、２０…半導体ウェーハ、２１…ダイヤモンドブレード、２２−１，２２−２，２２−３…第１の溝、２３…ＢＳＧテープ（表面保護テープ）、２４…ダイヤモンドブレード、２５−１，２５−２…第２の溝、２６…研削用砥石、２７…ＤＡＦ、２８…ダイシングテープ、２９…ローラー、３０…ウェーハリング、３１…ステージ、３２…ダイヤモンドブレード、３３…ピックアップニードル、３４…コレット、３６…ディスペンサノズル、３７−１，３７−２，３７−３…絶縁部材、３８…ポリッシング装置、３９−１，３９−２…スペーサ、４０，４０−１，４０−２…配線基板、４１−１，４１−２，４１−３…メッキバンプ、４２−１，４２−２，４２−３…ボールバンプ、４３−１，４３−２，４４−１，４４−２，４５，４６，４７−１，４７−２，４７−３…溝。
Claims (4)
- 外部接続電極を有する基板上に複数の半導体チップが積層して搭載され、各半導体チップがスタッドバンプからなる接続電極を介在して前記基板に実装された半導体装置であって、
少なくとも１つの半導体チップは、
半導体チップを貫通するスルーホール内に絶縁層を介在して形成され、半導体素子に電気的に接続される貫通電極と、
前記半導体チップの外周部であって前記半導体チップの裏面の前記貫通電極に対応する位置に形成され、前記基板または下段に配置された半導体チップの主表面との間に前記接続電極を収容する収容部を形成するオーバーハング部と
を具備することを特徴とする半導体装置。 - 外部接続電極を有する基板上に複数の半導体チップが積層して搭載され、各半導体チップが接続電極を介在して前記基板に実装された半導体装置であって、
少なくとも１つの半導体チップは、
半導体チップを貫通するスルーホール内に絶縁層を介在して形成され、半導体素子に電気的に接続される貫通電極と、
前記半導体チップの裏面の前記貫通電極に対応する位置に形成され、前記基板または下段に配置された半導体チップの主表面との間に前記接続電極を収容する収容部を形成するオーバーハング部と
を具備し、
前記オーバーハング部は、前記半導体チップの裏面の少なくとも一辺に、前記貫通電極よりも内側に始点を有し、側壁に達する終点まで外周に向かって薄くなるように形成され、曲率半径が０．０５ｍｍ〜２．５ｍｍの曲面、平面と曲率半径が０．０１ｍｍ〜２．５ｍｍの曲面との複合面、一定の傾斜角を持った平面、及び始点から終点に向かって傾斜角が小さくなる複合平面のいずれか１つを含むことを特徴とする半導体装置。 - 前記オーバーハング部によって形成された収容部を埋め込む絶縁部材を更に具備することを特徴とする請求項１または２に記載の半導体装置。
- 半導体ウェーハの主表面に半導体素子、及びこの半導体素子に電気的に接続された貫通電極を形成する工程と、
前記半導体ウェーハの裏面における前記貫通電極に対応する位置に、前記貫通電極よりも広い開口部を有する溝を形成する工程と、
前記半導体ウェーハのダイシングラインまたはチップ分割ラインに沿って前記半導体ウェーハを分割し、外部接続電極を有する基板のチップ搭載面または下段に配置された半導体チップの主表面との間にスタッドバンプからなる接続電極を収容する収容部を形成するためのオーバーハング部を外周部に有する半導体チップを形成する工程と、
形成した複数の半導体チップにおける前記オーバーハング部を前記基板の電極パッドまたは下段に配置された半導体チップの貫通電極に対向させて配置し、前記電極パッドと半導体チップの貫通電極間、及び各半導体チップの貫通電極間をそれぞれ、前記接続電極を介在して電気的に接続することにより実装する工程と
を具備することを特徴とする半導体装置の製造方法。
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