CN109065449B - 外延结构的减薄方法 - Google Patents

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Abstract

本发明涉及一种外延结构的减薄方法，包括：提供一待减薄的外延结构，所示外延结构包括第一外延层、第二外延层和位于所述第一外延层与第二外延层之间的刻蚀阻挡层；以第一刻蚀速率对所述第二外延层进行刻蚀，直至第二外延层达到预定厚度；以第二刻蚀速率对所述第二外延层进行刻蚀，去除剩余的第二外延层；对所述刻蚀阻挡层进行研磨，去除所述刻蚀阻挡层，暴露出第一外延层。本发明所提出的外延结构的减薄方法，在外延结构中插入刻蚀阻挡层，分段对刻蚀阻挡层和外延层进行减薄，使剩余的外延层厚度具有较好的均匀性。

Description

外延结构的减薄方法
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种外延结构的减薄方法。
背景技术
基于氮化镓材料的光电和电子器件在LED，功率器件以及射频器件中有广泛应用。氮化镓材料一般通过外延的方法如MOCVD、MBE，生长在异质衬底上，如蓝宝石、硅、碳化硅等等。在很多应用的场景下，为了提升器件性能，需要将外延结构转移到新的衬底上。例如在LED领域，为了增加输出光效，需要将蓝宝石衬底剥离；又如在功率器件领域，将外延层键和到高导热率的新衬底上，然后剥离原有衬底，可以改善器件的散热性能；又如在光电探测器领域，将外延晶圆同硅基控制电路集成以后，也需要将原有的衬底剥离以提高转换效率。因此，很多晶圆键和以及衬底剥离技术被相继开发出来，例如合金键和，范德华力键和，激光剥离(LLO)，深硅刻蚀(DRIE)等等。但是接下来的氮化镓材料的减薄却一直是工艺的难点，特别是当需要精确控制剩余氮化镓材料厚度的时候，其不均匀性一直难以被控制在较低的范围。
发明内容
本发明提出了一种外延结构的减薄方法，包括：
提供一待减薄的外延结构，所示外延结构包括第一外延层、第二外延层和位于所述第一外延层与第二外延层之间的刻蚀阻挡层；
以第一刻蚀速率对所述第二外延层进行刻蚀，直至第二外延层达到预定厚度；
以第二刻蚀速率对所述第二外延层进行刻蚀，去除剩余的第二外延层；
对所述刻蚀阻挡层进行研磨，去除所述刻蚀阻挡层，暴露出第一外延层。
在一个实施例中，所述第一刻蚀速率大于所述第二刻蚀速率。
在一个实施例中，所述刻蚀阻挡层材料为ScAlN或者AlGaN。
在一个实施例中，所述刻蚀阻挡层的厚度小于100nm。
在一个实施例中，第二外延层达到预定厚度后，研磨所述第二外延层表面，去除刻蚀过程中产生的腐蚀坑。
在一个实施例中，所述预定厚度为0.5um-1um。
在一个实施例中，所述研磨为化学机械研磨。
本发明所提出的外延结构的减薄方法，在外延结构中插入刻蚀阻挡层，分段对刻蚀阻挡层和外延层进行减薄，使剩余的外延层厚度具有较好的均匀性。
附图说明
图1为一个实施例中所提出的外延结构减薄方法的流程图；
图2-图5是表示减薄根据本发明的一些实施例的外延结构的示意图；
图6为一个实施例中外延结构的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的外延结构的减薄方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1-图5，本实施例所提供的外延结构的减薄方法包括：
S10：提供一待减薄的外延结构，所示外延结构包括第一外延层1、第二外延层2和位于所述第一外延层1与第二外延层2之间的刻蚀阻挡层3。
具体的，为了使减薄后的外延结构表面具有较高的均匀度，所述外延结构在制造时，先形成第二外延层2，然后在第二外延层2上形成刻蚀阻挡层3，再在所述刻蚀阻挡层3上形成第一外延层1，然后通过晶圆键合和衬底剥离，将形成的结构倒置，形成如图2所示的结构。所述第二外延层2为需要去除的部分，所述第一外延层1为需要保留的部分。对氮化镓功率器件来说，所述第一外延层可以包括势垒层加氮化镓沟道层，所述第二外延层包括氮化镓缓冲层，所述氮化镓沟道层的厚度为10nm-100nm，所述氮化镓缓冲层的厚度大于1um。为方便理解，后续均以氮化镓功率器件为例进行说明。常规的减薄工艺对所述氮化镓缓冲层进行减薄时，需要将几微米甚至十几微米氮化镓缓冲层去除，并将减薄后的材料厚度不均匀性精确控制在几纳米以内，这一直是个难点。为解决此难点，本申请的发明人通过长期研究发现在所述氮化镓缓冲层与氮化镓沟道层之间插入一层刻蚀阻挡层，再辅助后续工艺，可以很好的控制剩余氮化镓沟道层的厚度均匀性。所述刻蚀阻挡层3可以是包含AlN的合金材料组成，例如AlGaN、ScAlN等。为了不影响外延层的晶体质量，所述刻蚀阻挡层3的厚度需要小于100nm。
S20：以第一刻蚀速率对所述第二外延层2进行刻蚀，直至第二外延层2达到预定厚度。
具体的，此过程是将大部分的第二外延层2去除，同时兼顾第二外延层厚度的不均匀性。可以采用刻蚀的方法去除所述第二外延层2，在第二外延层2为氮化镓材料层时，由于氮化镓具有高硬度，多采用等离子体干法刻蚀。当气体以等离子体形式存在时，一方面气体的化学活性比常态下强很多，可以更好的与材料进行反应，另一方面可以利用电场对等离子体进行引导和加速，将材料以物理轰击的方式击出。对氮化镓材料而言，常用的气体可以是CI2、BCI3、Ar、N2、H2等的混合气体。本领域技术人员可以理解的是，可以根据第二外延层2的材料不同，选择合适的刻蚀工艺。所述第一刻蚀速率可以达到或者超过0.5微米/分钟，对所述第二外延层2进行快速减薄，直到所述第二外延层2达到预定厚度，形成如图3所示的结构。所述预定厚度大于0.5um，小于1um，减薄至预定厚度的过程称之为第一次刻蚀。
在上述快速减薄的之前，所述第二外延层2在初始时可能存在厚度不均匀，但这种不均匀会具有对称性，例如呈现同心圆分布，因此可以针对性调节刻蚀的条件，在较厚的位置刻蚀速度较快，较薄的位置刻蚀速度相对较慢，使减薄以后的第二外延层的厚度均匀性得到改善。此外，在第一次刻蚀过程中，特别是当化学反应较强时，第二外延层表面会出现腐蚀坑，深度能够达到数百纳米，可以采用化学物理研磨的方法磨平。
S30：以第二刻蚀速率对所述第二外延层2进行刻蚀，去除剩余的第二外延层2。
第一次刻蚀之后，会剩余小于一微米的第二外延层2，本步骤是对第二外延层2的第二次刻蚀，将第二外延层2彻底去除，使刻蚀停止在刻蚀阻挡层3上，形成如图4所示的结构。由于刻蚀阻挡层3很薄，为了不对刻蚀阻挡层3形成过刻蚀，因此第二次刻蚀的刻蚀速率不能太快，一般小于0.5微米/分钟。同时由于阻挡层中含有Al或者Sc元素，因此可以调节气体的种类，使得刻蚀阻挡层3的刻蚀速率降低为氮化镓材料的10％以下。对于ScAlN阻挡层来说，，可采用含氯的刻蚀气体，其产生的刻蚀副产物ScCI3具有很低的饱和蒸气压，附着在器件表面阻止阻挡层的进一步刻蚀，因此，氮化镓的刻蚀速率要比ScAlN阻挡层快10-15倍。对于AlGaN阻挡层来说，特别是当Al组分比较高的时候，可以在第一次刻蚀中的反应气体基础上，添加氧气或者含氟气体，产生氧化铝或者氟化铝附着在表面，也可以使的氮化镓的刻蚀速率要比AlGaN阻挡层快5-10倍。由于第二外延层的氮化镓被去除后，刻蚀阻挡层3只被刻蚀掉少量的部分，因此，剩余的薄膜厚度均匀性得到了保障。
S40：对所述刻蚀阻挡层3进行研磨，去除所述刻蚀阻挡层3，暴露出第一外延层1。
可以采用CMP(化学机械研磨)的方法将剩余的刻蚀阻挡层3去除，暴露出第一外延层1，形成如图5所示的结构。对不同的氮化物材料，无论是GaN、AlGaN或者ScAlN，研磨时的减薄率都比较接近，因此最终暴露出来的第一外延层1的不均匀性不会比研磨前剩余刻蚀阻挡层3的不均匀性来的更大，从而获得厚度均匀性较好的第一外延层。CMP工艺所使用的研磨颗粒大小、研磨液化学成分配比、ph值以及研磨时的压力、转速等参数都需要根据实际器件的电学特性而选择。
上述实施例仅描述含有一层刻蚀阻挡层的情况，当需要保留的外延层厚度非常小的时候，阻挡层本身的不均匀性也会对其产生的影响。在其他实施例中，可以使用插入多层阻挡层的办法，如图6所示，阴影部分表示刻蚀阻挡层，空白部分表示外延层，越接近需要保留的外延部分的刻蚀阻挡层越薄，然后依次重复上述步骤S20-S40将刻蚀阻挡层和刻蚀阻挡层之间的外延层去除，直至仅留下需要保留的外延层。
在另一种实施例中，刻蚀阻挡层可以从单层的AlGaN或者ScAlN材料变成AlGaN/GaN或者ScAlN/GaN超晶格结构，该层结构中的阻挡材料总厚度仍可达到100nm左右。这样做的好处是可以减少生长较厚的阻挡材料对第一外延层晶体质量的影响，从而提高器件性能。
本发明所提出的外延结构的减薄方法，在外延结构中插入刻蚀阻挡层，分段对刻蚀阻挡层和外延层进行减薄，使剩余的外延层厚度具有较好的均匀性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (6)

1.一种外延结构的减薄方法，其特征在于，包括：
依次形成第二外延层、刻蚀阻挡层及第一外延层，其中，所述第一外延层包括势垒层加氮化镓沟道层；所述第二外延层包括氮化镓缓冲层；
通过晶圆键合和衬底剥离将所述第二外延层、所述刻蚀阻挡层及所述第一外延层倒置以得到一待减薄的外延结构，所示外延结构包括所述第一外延层、所述第二外延层和位于所述第一外延层与第二外延层之间的所述刻蚀阻挡层，所述刻蚀阻挡层为AlGaN/GaN或者ScAlN/GaN超晶格结构；
对所述第二外延层的表面进行针对性的刻蚀预处理以改善所述第二外延层的厚度均匀性；
以第一刻蚀速率对所述第二外延层进行刻蚀，直至第二外延层达到预定厚度，其中，所述第二外延层达到预定厚度后，研磨所述第二外延层表面，去除刻蚀过程中产生的腐蚀坑；
以第二刻蚀速率对所述第二外延层进行刻蚀，去除剩余的第二外延层；
对所述刻蚀阻挡层进行研磨，去除所述刻蚀阻挡层，暴露出第一外延层。
2.根据权利要求1所述的外延结构的减薄方法，其特征在于，所述第一刻蚀速率大于所述第二刻蚀速率。
3.根据权利要求1所述的外延结构的减薄方法，其特征在于，所述刻蚀阻挡层材料为ScAlN或者AlGaN。
4.根据权利要求1所述的外延结构的减薄方法，其特征在于，所述刻蚀阻挡层的厚度小于100nm。
5.根据权利要求1所述的外延结构的减薄方法，其特征在于，所述预定厚度为0.5um-1um。
6.根据权利要求1所述的外延结构的减薄方法，其特征在于，所述研磨为化学机械研磨。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904071B (zh) * 2019-01-11 2021-07-02 西安电子科技大学 一种基于自终止转移的大功率器件及其制备方法
CN111653617B (zh) * 2020-03-31 2022-09-09 厦门市三安集成电路有限公司 一种增强型氮化物功率器件及制作方法
CN115000803A (zh) * 2020-05-06 2022-09-02 浙江博升光电科技有限公司 光学芯片制备方法及其制备的光学芯片
CN112820805A (zh) * 2021-02-19 2021-05-18 福建兆元光电有限公司 一种芯片外延层结构及其制造方法
CN113410285B (zh) * 2021-08-04 2023-02-28 苏州汉骅半导体有限公司 半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335311A (zh) * 2007-06-29 2008-12-31 上海蓝光科技有限公司 氮化镓基led大功率芯片的制备工艺
CN101866831A (zh) * 2009-04-20 2010-10-20 武东星 低表面缺陷密度的外延基板及其制造方法
CN106486363A (zh) * 2015-09-01 2017-03-08 中国科学院苏州纳米技术与纳米仿生研究所 基于p型层的III族氮化物增强型HEMT及其制备方法
CN106971979A (zh) * 2016-01-13 2017-07-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895526B (zh) * 2016-04-26 2019-02-01 中国科学院微电子研究所 一种GaN基功率电子器件及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335311A (zh) * 2007-06-29 2008-12-31 上海蓝光科技有限公司 氮化镓基led大功率芯片的制备工艺
CN101866831A (zh) * 2009-04-20 2010-10-20 武东星 低表面缺陷密度的外延基板及其制造方法
CN106486363A (zh) * 2015-09-01 2017-03-08 中国科学院苏州纳米技术与纳米仿生研究所 基于p型层的III族氮化物增强型HEMT及其制备方法
CN106971979A (zh) * 2016-01-13 2017-07-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

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