JP7328220B2 - 触媒促進パターン転写技術 - Google Patents
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Description
本出願は、あらゆる目的のために全てが参照により本明細書に援用される、2017年11月28日に「触媒メッシュパターンを用いる3次元メモリアーキテクチャの形成」と題して出願された米国仮特許出願番号62/591,326号と、2018年5月1日に「半導体素子製造(加工)のための多層電気化学エッチング処理」と題して出願された米国仮特許出願番号62/665,084号と、2018年6月20日に「半導体素子製造(加工)のための触媒ベースの電気化学エッチング処理」と題して出願された米国仮特許出願番号62/701,049号と、2018年9月10日に「触媒支援ケミカルエッチング技術:半導体素子における用途」と題して出願された米国仮特許出願番号62/729,361号と、の優先権を主張する。
本発明は、国立科学財団から授与された助成金番号EEC1160494と、空軍研究所から授与された助成金番号FA8650-15-C-7542とに基づく政府支援によりなされた。米国政府は本発明に一定の権利を有する。
本技術の各種の実施形態は、一般に、半導体素子のアーキテクチャ及び製造技術に関する。より具体的には、本技術のいくつかの実施形態は、3次元メモリアーキテクチャ及びトランジスタへの適用を伴う、触媒促進ケミカルエッチング技術を用いるシリコンエッチングに関する。
SiSEは、バルクシリコンウエハや、ドーピング濃度の異なるシリコンの交互層に使用できる。エッチング剤(フッ化水素酸HF等)、酸化剤(過酸化水素H2O2等)、及び任意的には低表面張力液体(エタノール等)やイオン交換水は、触媒(Ag、Au、Pd、Pt、Cu、W、Ru、TiN、RuO2、IrO2、グラフェン等)の位置で優先的に半導体基板をエッチングできる。必要に応じて、非水性エッチング剤も使用できる。リソグラフィ技術(フォトリソグラフィ、電子ビームリソグラフィ、ダブルパターニング、クワッドパターニング、ナノインプリントリソグラフィ等)を用いて、触媒フィーチャを規定できる。得られた触媒メッシュを備えた基板は、MSP-CICEツールに配置され、エッチング中の電気及び光学特性に基づいてエッチング深さを決定できる光学イメージングシステム、熱アクチュエータ及び電場によって積極的に制御されるある一定の深さまで精密にエッチングされる。
CICE処理の各種の実施形態は、エッチングが進むにつれて基板内に沈み、パターニングされていない領域を高アスペクト比のナノ構造として残すパターニングされた触媒を使用できる。トランジスタやメモリデバイス等の半導体用途では、触媒材料は、業界での採用を可能とし且つシリコンにおける深い準位の欠陥を防ぐために、CMOS互換であるべきである。Au、Ag、Pt、Cu、Pd、W、Ni、Ru、グラフェン、TiN、RuO2等の材料は、SiSE触媒として使用できる。AuやCu等の金属を高温で処理すると、深い準位の欠陥が現れる。 SiSEは常温から低温の処理であるため、このような欠陥の影響は最小限になる可能性がある。更に、Pt、Pd、Ru、TiN等のCMOS互換性触媒を使用できる。
本技術の各種の実施形態は、1)精密な処理の監視及び制御のためにエッチングが進行するのに伴って、高速(リアルタイム)で、高空間分解能の機能的又は幾何学的な計測学、及び/又は2)リアルタイム計測に基づき、及びエッチング処理を局所的に制御して様々なアレイを有するデバイスの制御された製造(加工)を可能にする独立アドレス指定可能アクチュエータのアレイに基づき、CICE処理のマルチスケール精密制御を可能にするシステム等の、フィーチャを備えた半導体材料において高アスペクト比のナノ構造のウエハスケールのエッチングを実現できる、独自の高忠実度ナノスケール製造システム(マルチスケール精密CICE又はMSP-CICE)を提供する。
いくつかの実施形態は、半導体基板の高アスペクト比エッチングのためのウエハスケールシステムを提供する。いくつかの実施形態で用いられるマルチスケール精度(MSP)CICEシステムは、大規模アレイ電極及びリアルタイム光学イメージングシステム等のセンサ及びアクチュエータの設置を可能にするモジュール式アーキテクチャを有することができる。図8Aから図8Cは、MSP_CICEツールセットアップの一例、詳細な処理チャンバレイアウトの一例、及び一又は複数の実施形態で使用される処理フローの一例を示す。いくつかの実施形態では、独立制御される電極の大規模アレイに基づいて、制御されたウエハスケールのナノ製造を達成するために、非線形最適プロセス制御スキームを用いることができる。
●フロー制御824は、エッチング剤濃度測定を含むことができる。各種の実施形態によれば、エッチング剤の濃度は、2つの技術を用いて測定される。即ち、a)導電率測定-HFは、濃度と導電率の間に線形依存性を有する、並びにb)屈折率測定-光学計測システムは、溶液と接触する光学窓を用いて濁度、回折及び吸収を回避する反射タイプのジオメトリを介して屈折率(RI)を測定する。
●局所的な温度制御822:エッチング速度は、局所的な温度とメッシュプロファイルに依存する。温度アクチュエータウエハチャックを用いて、各種の実施形態は、処理制御のために局所的な温度変動を制御できる。
●処理チャンバの環境制御(図8Cには図示せず):ツールは取り囲まれており、不活性ガスの流れがある。圧力と全体的な温度は監視及び制御される。コンピュータインタフェースは、オペレータの安全を促進し、画像処理を用いてエッチングを監視するために用いられ、温度と電場を制御するために用いられる。
●電場826:半導体基板に印加される際の電気バイアスは、エッチングプロファイルをリアルタイムで制御できる。触媒下に発生した余剰ホールの移動による過剰なエッチングは、外部電場により制御できる。ウエハの裏側での負のバイアスは、余剰ホールを引き寄せ、Siの不要な孔を防ぐ。電気バイアスの増加に伴いエッチング速度は低下するが、高スループット向けにエッチング速度を十分高く保つためにより高い温度を用いることができる。MSP-CICEはウエハの異なる領域の多様なパターン密度及び形状に用いられるので、電極アレイを用いて、異なるパターン上の電場を局所的に制御及び減衰させてエッチングの均一性を確保する。高速パルスや周期的な逆波形を含む広範囲の電流、バイアス、極性の設定により、ウエハ全体の電場をリアルタイムで制御する。ガラス又はサファイアウエハ上のITOフィルム、ドープSiウェハ(IRに対して透明)、白金メッシュ又は光ファイバ等の透明な上部電極をウエハの上方又は下方で用いて、光学測定を行うことができる。下部電極は、局所的な制御用のアレイにすることができ、様々な下部電極アレイの容易な設置と調査を可能にするためにモジュールデザインが選択される。上部電極及び下部電極と電解質とは、ウエハチャックとウエハチャックホルダセンブリを用いて互いに孤立している。クロストークはシミュレーションを用いて最小化される。エッチングの進行に伴う基板全体の電流と電圧の測定は、3D NANDフラッシュ処理でエッチングされた交互層の数を決定するために、又は例えば基板に埋め込みエピ層がある場合にナノ構造エッチングのエッチング停止インジケーターとして用いることができる。
●インライン光学計測820:RGBカメラ、光ファイバ、スペクトルイメージングセットアップを含む光学イメージングシステムを用いて、広いサンプル領域の反射率をリアルタイムで測定する。画像処理アルゴリズムは、処理の完了を決定し、サンプル内及びサンプル間でのMSP-CICEの均一性に関するデータを収集する。
理モデルを通じてモデル化できる。
自動処理制御の第2カテゴリは、所望の処理パフォーマンスを実現するために、処理パラメータのリアルタイム調整のためのデータ解析に依存する。半導体製造等の現在の高度な製造工場は、高レベルの自動化で製造歩留まりを最大化するために、これらの概念に大きく依存している。このカテゴリの自動処理制御には、実行間制御から予測メンテナンスに至るまで、いくつかの概念が存在する。このスキームを支える重要な概念は、その場(インサイチュ)光出力等の大容量の感覚情報を用いて、ヒューリスティック(例えば、制御及び感知変数間のマッピングを決定するニューラルネットワーク)、統計(例えば、統計的処理制御)、及び最適な処理パラメータに到達するための物理モデル又はヒューリスティックモデルに基づいてリアルタイム解析を実行することである。そのようなモデルから利益を得る状況の一例は、制御変数の変化から、感知された出力での対応する変化までの時間遅延を正確に予測する能力である。更に、このような手法を用いて、仮想MSP-CICEツール、即ち、第1カテゴリによりオフラインプロセスの調整に使用できる、物理フォワードモデルのプロキシである実際のツールの絶えず適応するシミュレーションも構築できる。このような仮想ツールモデルは、ツール固有であり、エッチングされるリソグラフパターンに固有である。また、電気及び熱コントローラ等での製造の許容誤差が異なったツールにおいて異なる処理シグネチャを引き起こす可能性があるため、同じ設計であったとしても、ツールによって異なる場合がある。
CICEシステムの各種の実施形態は、Si、Ge、SixGe1-x、GaN、InP、GaAs、InAs、GaP、InGaS、InGaP、SiC等であるがこれらに限定されない各種の基板や半導体のマルチ層を支持してよい。更に、Ag、Au、Pd、Pt、Cu、Ni、Ti、Al、W、TiN、TaN、RuO2、IrO2、グラフェン等であるがこれらに限定されない各種の触媒を用いてよい。MSP-CICEシステムのいくつかの実施形態は、プラズマエッチング、化学気相エッチング、電着(選択的)等であるがこれらに限定されない各種のパターニング技術を用いてよい。いくつかの実施形態で用いてよい除去技術は、化学気相エッチング、電解エッチング、及び/又はウェットケミカルエッチングが含むが、これらに限定されない。いくつかの実施形態は、各種のエッチング剤(例えば、HF、H2SO4、HCl、H2O等)、酸化剤(例えば、H202、V205、KMnO4、O2、HNO3、電場等)、溶媒、添加物(例えば、H2O、エタノール、IPA、DMSO、ポリマー(PVA、PLA等)、H2SO4等))、エッチング剤の状態(例えば、液体、蒸気、固体ゲル、プラズマ)、及び/又は触媒支援エッチング処理(例えば、電気化学エッチング、無電界化学エッチング、気相エッチング、プラズマエッチング、「デジタル」層の電気化学/無電解化学エッチング、磁場電気化学/無電解化学エッチング、ゲルベースのエッチング)を用いてよいが、これらに限定されない。更に、様々な局所的及び全体的なエッチング監視技術を用いてよい。例として、電場(例えば、電流、電圧、静電容量、インダクタンス、インピーダンス、コンダクタンス等)、光学計測(例えば、カメラ、分光光度計、画像処理等を使用)、濃度測定(例えば、屈折率、溶液のコンダクタンス)、圧力(例えば、蒸気圧)、温度(例えば、熱電対、IRカメラ等を使用)を含むが、これらに限定されない。いくつかの実施形態は、電場(例えば、電流、電圧、波形、波長、周波数、デューティサイクル、パルス電場等)、光学計測(例えば、照明)、濃度(例えば、エッチング剤濃度、混合や拡散)、及び/又は温度(例えば、熱チャック、マイクロミラー等を使用)に基づく局所的及び全体的なエッチング制御を用いてよい。セットアップの各種の実施形態は、業界標準のウエハ、又は標準CMOS処理を経るウエハをエッチングできる。そのようないくつかの実施形態は、エッチング剤と親和性があってよい。いくつかの実施形態は、全ての基板及びエッチング成分及び化学物質の自動的な取り扱いを提供してよい。
現在のパターン転写技術によって作られた高度なメモリアーキテクチャのスケーラビリティは、高アスペクト比プラズマエッチングによるエッチングマスクの劣化、側壁の損傷及びゼロ以外のテーパによって制限される。 3D NANDフラッシュ等の不揮発性メモリアーキテクチャでは、単位面積当たりの記憶容量を増やすために、64層を超える交互材料の非常に高いアスペクト比のエッチングが必要である。層の増加に伴い、(1)多層堆積、(2)異方性で高アスペクト比のチャネル及びトレンチエッチング、及び(3)各層への接点を規定するための階段エッチングのコストと信頼性が、スケーリングの主な制限要因になる。各種の実施形態は、異方性且つ高度に選択的なエッチング技術を用いて、垂直3Dメモリアーキテクチャ及び半導体処理統合を提供する。
よって、最終デバイスは、導電性(又はドープされた半導体)及び絶縁性材料の交互層が20層を超える3D NANDフラッシュメモリアレイである。ここで、垂直ゲート又は垂直チャネルは非常に垂直であり、角度は89.5°を超える。この角度は、走査型電子顕微鏡(SEM)を用いて断面画像を取得し、その後ImageJ等の画像解析ソフトウェアを用いることで測定される。平均テーパ角度は、臨界フィーチャの上部及び下部のフィーチャサイズの差の間で線形適合アルゴリズムを用いたほぼ等角(コンフォーマル)の直線を用いて測定される。垂直ゲートアーキテクチャの臨界寸法は、チャネルの幅又はチャネル間のトレンチの幅にできる。垂直チャネルの実施形態の場合、臨界寸法は、チャネルの直径又はメモリのブロック間のトレンチの幅である。CICE処理では垂直側壁角が89.5°より大きいため、円形チャネルや長方形スリット等の重要なフィーチャ間の中心間距離は、サブ20nmにできる。重要なフィーチャの寸法は、SEM、CD-SEM、透過型電子顕微鏡(TEM)、原子間力顕微鏡(AFM)等の計測技術を用いて測定できる。円形チャネルの配置を六角形にして、より小型の3D NANDセルを作成できる。
この交互スタックエッチングの主な目的は、異なる層(二層スタックでは層A及び層B)間でのエッチング速度又は熱処理(酸化や窒化等)速度に大きな差をつけることであり、この差を用いてスタックを変更し、最終的に絶縁/導電多層構造を得る。
[0154]
他の実施形態では、VC 3D NAND用ホール又はVC 3D NAND用ライン等のフィーチャは、プラズマエッチングを用いてバルクシリコンにエッチングされる。次に、層間に十分なエッチング又は熱処理の選択性を備えた高多孔性及び低多孔性の多孔質層を備えるシリコンの交互層を作成するために、触媒のない電気化学エッチングが、エッチングされた基板上で実行される。これにより、アスペクト比の高いフィーチャの多層スタックが生じる。ここで、複数の層のうちのが酸化されて、又は選択的に置換されて、3D NANDデバイスが作成される。
バルクシリコンウエハ等の基板は、触媒でパターニングされ、フッ化物種と(任意に)酸化剤種を含む溶液でエッチングされる。SiSE処理中、電流密度等の電場パラメータが変調され、多孔性の異なる交互層が作成される。一の実施形態では、電流密度は、1つのゼロと、1つの非ゼロ値を有する方形波関数を用いて変調される。これにより、「ゼロ値」の電流密度エッチングは、触媒エッチングのみで進行するが、非ゼロ値は、触媒エッチングと電場エッチングの組み合わせを用いて層に多孔性を作成する。よって、得られる超格子は、触媒パターンの逆に対応する高アスペクト比のエッチングされたフィーチャとともに、ゼロ及びゼロ以外の多孔度の交互層を備える。他の実施形態では、電流密度は、負及び正の値を有する方形波関数を用いて変調できる。これにより、「負の値」の電流密度エッチングは触媒のふらつきを防止し、「正の値」の電流密度エッチングは、層に多孔性を作成する。この経路は、材料の複数の交互層の堆積及びエッチング等の高価な処理を必要としない。
経路IIは、材料タイプ、ドーピング濃度及びドーパント材料の特性の少なくとも1つが変化する半導体材料の交互層を必要とする。これらの層は、エピタキシ、化学気相成長(CVD)、物理気相成長(PVD)等を介して堆積され、SiSE中に超格子を作成できる。表1は、シリコンを中心に、上述した処理フローで使用できる半導体交互マルチ層の様々な組み合わせの一例を示している。表1では、シリコンのドナー及びアクセプタのドーピングはp-及びn-Siで示され、「++」はドーピング濃度を示す。例えば、p++Siは、ホウ素濃度が1e18cm-3以上である高ドープシリコンを意味する。2層以上の交互層は、ドーピングのばらつきと拡散をより高度に制御するために使用できる(例えば、ABCABC)。この実施形態は、ドープされたSi層間で原子的に薄いGe層を用いて、堆積中のドーパントの移動を減少させる。この交互スタックエッチングの主な特徴は、異なる層(二層スタックでは層A及び層B)間でのエッチング速度又は酸化速度等の処理パラメータに大きな差をつけることであり、この差を用いてスタックを変更し、最終的に絶縁線/導線を得る。
図14から図16は、垂直チャネル3D NANDアレイを作成するためにSiSEによって作成された多孔質シリコン層及び非多孔質シリコン層の交互層を処理する処理フローの一部を示す。図14は、1つの置換ステップを含み、図13の経路Cを表す。図15から図16は、2つの置換ステップを含む。ここで、図15は、図13に示すような経路Dを表し、図16は、経路Gを表す。
くできる。
図19Dは、さまよいを防止し、拡散を向上するためにリンクされた構造を有する触媒のデザインを示す。一の実施形態では、リンクパターンの幅は10nmであり、ピッチは25nmであり、ラインは規則的な配置ではない。このようなパターンを製造(加工)するために、電子ビームリソグラフィを用いてグリッドパターンが作られる。次に電子ビームリソグラフィを用いて、リンクされた構造をパターニングし、グリッドの選択された領域をエッチング除去することにより、グリッドの要素が除去される。次に、得られるパターンをテンプレート基板にエッチングして、インプリントリソグラフィ用のマスターテンプレートを作成できる。
同様に、接続リンクを備えたフィーチャの場合、ピラー間のサブ10nm接続は、高アスペクト比では保持できない。高度に制御されたナノパターンを異方性エッチングするために半導体業界で用いられるドライプラズマエッチング処理は、高価な真空装置を必要とし、高アスペクト比(>50:1)をパターニングする際に断面形状を容易に保持できない。これらは、アスペクト比依存エッチング(ARDE)やエッチングテーパ等のエッチングの課題に悩まされている。
●温度:エピ成長の温度は様々な要因に依存する。エピフィルムの結晶化度は、500℃以上の範囲の温度で達成できる。低温では、ドーパントの拡散が減少し、いくつかの実施形態では急峻なプロファイルを得ることができるが、成長速度は低い。シリコン中のドーパントのタイプ及びその拡散率に応じて、いくつかの実施形態では、高ドープ/低ドープ界面全体の拡散率を計算できる。
●ドーパント濃度:電場効果、濃度値、勾配等を適切に変更したフィックの法則のシミュレーションを用いて、必要な最終拡散プロファイルを得るために、各交互層のドーピング材料及び濃度が何であるかを決定する。これは、反応チャンバの温度、その後の処理ステップに必要なサーマルバジェット、層全体の濃度勾配、エピ成長中の欠陥の有無に依存する。シリコン中の共通ドーパントの拡散係数は、温度に指数関数的に依存する(D=D0.exp(-Ea/kT))。遅いディフューザ(As及びSb)は、速いディフューザ(P、B及びIn)よりも優先され、ドーパントの選択は、シリコンの固溶限にも依存する。
●層の厚さ:最終ワードラインの幅に応じて、抵抗率を最小限に抑えるために導電層の厚さを調整しなければならない一方で、寄生容量を減らして抵抗率を最大化するために誘電体層の厚さを調整する必要がある。ワードライン層が多結晶シリコンで構成される場合は、粒界による抵抗の増加を考慮しなければならない。
表4は、交互層のうちの1層を確実に選択的に除去又は酸化して最終金属線及び誘電体層を得るのに必要な半導体交互マルチ層と処理ステップとの様々な組み合わせの例を示す。シリコンのドナー及びアクセプタのドーピングは、p-及びn-Siで示され、「++」はドーピング濃度を示す。例えば、p++Siは、ホウ素濃度が1e18cm-3以上である高ドープシリコンを意味する。2層以上の交互層は、ドーピングのばらつきをより高度に制御するために使用できる(例えば、ABCABC)。この実施形態は、ドープされたSi層間で原子的に薄いGe層を用いて、エピタキシャル成長中のドーパントの移動を防ぐ。KOH、TMAH、EDP等のアルカリ性エッチング剤を用いてミクロンスケールの範囲で選択的に<100>面をエッチングすることにより、層がエピタキシャル成長して結晶形態が得られる場合は、階段エッチングも実行できる。この交互スタックエッチングの主な特徴は、異なる層(二層スタックでは層A及び層B)間でのエッチング速度又は酸化速度に大きな差をつけることであり、この差を用いてスタックを変更し、最終的に絶縁線/導線を得る。
本技術の各種の実施形態を用いて、BiCS処理と同様に、置換ステップ無しで3D NAND VCを作成してよい。例えば、いくつかの実施形態では、基板が提供されてよい。次に、半導体材料(例えば、ドープ又は未ドープSi)の交互層が堆積されてよい。次に、結晶学的異方性エッチング剤を用いたリソグラフィ及びテーパエッチングが行われてよい。次に、触媒をパターニングできる。例えば、いくつかの実施形態は、不連続触媒の堆積-Pt、Pd、Ru、触媒のCMP/リフトオフ、若しくはPt、Pd又はRuの選択的電着を用いてよい。次に、SiSE処理を行い、ウェットエッチング(例えば王水)を用いて触媒を除去するか、絶縁体で孤立させてよい。複数の層は選択的に処理(例えば、多孔質層及び接続リンクを酸化)可能であり、複数の孔は原子層堆積(ALD)でふさがれる。リソグラフィを用いて、ポリSiコア及び/又は酸化物コアフィラーとともに酸化物-窒化物-酸化物(ONO)等のメモリ材料を堆積する前に、ワードライン間の領域を遮断できる。次にワードラインスリットから材料を除去でき、低k誘電体をスリットに堆積できる。エッチングされたテーパに沿って階段を作成するために、一つのセットの交互層に対して選択的なプラズマエッチングを用いてテーパをエッチングできる。
半導体業界では、典型的にはトランジスタ密度を高めることによって、チップ性能を向上させ、消費電力を削減させ、機能性を高めるために、CMOSスケーリングが採用されている。このスケーリングは、18か月か2年ごとに新しいテクノロジノードをリリースすることによって行われる。トランジスタ密度は、ゲート長、ゲート酸化物の厚さ、スペーサーの厚さ等の、トランジスタの寸法を小さくすることで増加する。フィーチャサイズの減少に伴い、高k誘電体、金属ゲート、ひずみエンジニアリング、低kスペーサー誘電体等の新しいテクノロジーが、プレーナ又はリセストランジスタで採用されてきた。しかしながら、トランジスタ当たりの面積を減らすにもかかわらず静電特性を改善するために、FinFET形態の3Dスケーリングが導入された。寸法がサブ20nmに減少したため、側壁の損傷が最小限で崩壊のない、高さのある薄いフィンを作成する処理は困難であった。サブ10nmノードでは、水平ナノシート及びナノワイヤを用いて静電特性を改善する革新的な方法が提案されている。
[0217]
CICEは、Si、Ge、SixGe1-x、GaN、InP、GaAs、InAs、GaP、InGas、InGaP、SiC等の半導体、及び半導体のマルチ層で使用できる触媒ベースのエッチング方法である。電場は、エッチング用触媒と共に使用されてもされなくてもよい。エッチング剤(フッ化水素酸HF等)、酸化剤(過酸化水素H2O2等)、及び任意には低表面張力液体(エタノール等)やイオン交換水は、触媒(Ag、Au、Pd、Pt、Ru、Cu、W、TiN、TaN、RuO2、IrO2、グラフェン等)の位置で優先的に半導体基板をエッチングできる。必要に応じて、非水性エッチング剤も使用できる。リソグラフィ技術(フォトリソグラフィ、電子ビームリソグラフィ、ダブルパターニング、クワッドパターニング、ナノインプリントリソグラフィ等)を用いて、触媒フィーチャを規定できる。得られた触媒メッシュを備えた基板は、エッチング剤溶液内に配置され、エッチング中の電気及び光学特性に基づいてエッチング深さを決定できる光学イメージングシステム及び電場によって積極的に制御されるある一定の深さまで精密にエッチングされる。
各種の実施形態は、フィンの間の接続リンクを用いてエッチング中及びエッチング後にフィンを安定させることによって、フィンの構造安定性を向上する。デバイスを更に処理した後、安定化構造が除去又は変更される。一の実施形態では、接続リンクを回路設計段階で用いて、隣接するfinFETのソース及びドレインを、エピタキシャルS/D接点形成に沿ってリンクすることもできる。finFETの処理フローの一例を図29に示す。
図31は、本技術の一又は複数の実施形態に係る、SiSEでナノシートFET及び横方向ナノワイヤFETを作るための処理フローの一例を示す。ステップは、a)接続されたフィンのSiSE及び触媒材料の除去と、b)原子層堆積(ALD)を用いたSTI(シャロートレンチアイソレーション)を作成するための誘電体充填と、c)接続フィーチャをカット/エッチング除去。ここでフィン間の接続フィーチャは、RIE又はALEを用いてエッチング除去され、接続フィーチャをエッチング除去するためのリソグラフィマスクは、トランジスタ当たりのフィンの数及びトランジスタ回路設計に基づいてある一定の接続を保持するように設計できる。d)ALDを用いた切取領域に窒化シリコン等の応力ライナの堆積と、e)サスペンデッドナノシート/ナノワイヤを得るための誘電体(STI)エッチバック及び交互層の選択的除去と、f)ダミーゲート及びスペーサーのパターニング及び堆積。ここでポリシリコンはダミーゲートとして用いられ、窒化シリコンはダミーゲートの両側のスペーサーとして用いられる。ダミーゲートの周囲にスペーサーを堆積でき、余分なスペーサー材料をパターニング/エッチングし、酸化物の充填及び平坦化を実行できる。g)その場(インサイチュ)ドーピングでSi及びGe、又はSiのエピタキシャル成長を用いてソース及びドレイン領域が堆積されるS/D堆積と、h)金属ゲートの置換及び高k誘電体の堆積と、を含む。
文脈上明らかに他に要求されない限り、説明及び特許請求の範囲を通じて、「備える」、「備えている」等の語句は、排他的又は網羅的な意味ではなく、包括的意味で解釈されるべきである。つまり、「含むがこれに限定されない」という意味である。ここで用いられるように、「接続され」、「連結され」、又はその変形の文言は、2つ以上の要素間の直接的又は間接的な接続又は連結を意味する。要素間の連結又は接続は、物理的、論理的、又はそれらの組み合わせでありうる。更に、「ここに」、「上に」、「下に」、及び類似の語句は、本明細書で用いられる場合、全体として本明細書を参照し、本明細書の特定の部分を参照するものではない。文脈が許す場合、上述した詳細な説明において単数又は複数を用いた語句は、夫々、複数又は単数を含んでもよい。「又は」という語句は、2つ以上の項目のリストに関連して、語句の次の解釈の全てを包含する。即ち、リスト内の項目のいずれか、リスト内の全ての項目、及びリスト内の項目の任意の組み合わせである。
Claims (6)
- 触媒促進ケミカルエッチングの信頼性を向上する方法であって、
半導体材料の表面上に触媒層をパターニングし、ここで、前記触媒層は、複数のフィーチャと、前記複数のフィーチャの2以上の間の複数のリソグラフィリンクとを含み、
前記半導体材料の前記表面上の前記パターニングされた触媒層を、エッチング剤にさらし、ここで、前記複数のフィーチャに対応する複数の成形構造と前記複数のリンクに対応する複数のギャップとを形成するために、前記パターニングされた触媒層は、前記半導体材料のエッチングを引き起こし、
前記複数のギャップを埋めるのに十分な材料を堆積する
ことを特徴とする方法。 - 前記複数のギャップを埋めるのに十分な材料は、SiO2、SiN、Si、W、TiN及び炭素の一以上であることを特徴とする請求項1に記載の方法。
- 前記半導体材料は、単結晶バルクシリコンウエハ、基板上に堆積されたポリシリコン層、基板上に堆積されたアモルファスシリコン層、SOI(Silicon on Insulator)ウエハ、及び、基板上に成長したエピタキシャルシリコン層の一つであることを特徴とする請求項1に記載の方法。
- 時間変動電場は、エッチングされたナノ構造の複数の交互層を製作するために用いられ、ここで、前記複数の交互層の少なくとも一つが多孔質となることを特徴とする請求項1に記載の方法。
- 触媒促進ケミカルエッチングにより、複数の高アスペクト比の半導体構造の実質的な崩壊を防ぐ方法であって、
半導体材料の表面上に触媒層をパターニングし、ここで、前記触媒層は、複数のフィーチャと、前記複数のフィーチャの2以上の間の複数のリソグラフィギャップとを含み、
前記半導体材料の前記表面上の前記パターニングされた触媒層をエッチング剤にさらし、ここで、前記複数のフィーチャに対応する複数の成形構造と前記複数のギャップに対応する複数のリンクとを形成するために、前記パターニングされた触媒層は、前記半導体材料のエッチングを引き起こし、
前記複数のリンクの1以上を変更する
ことを特徴とする方法。 - 前記複数のリソグラフィギャップに対応する前記複数のリンクは、酸化、窒化、選択的エッチング、精密アライメントを伴うリソグラフィ及び前記複数のリンクの一定部分のプラズマエッチングの1以上の方法により選択的に変更されることを特徴とする請求項5に記載の方法。
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