KR101983876B1 - ２ｄ 물질들을 포함한 반도체 디바이스들 및 그 제조 방법 - Google Patents

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Abstract

2차원(2D) 물질들을 포함한 반도체 디바이스를 제조하는 방법은, 기판 위에 제1의 2차원(2D) 물질층을 에피택셜방식으로 형성하는 단계; 제1의 2D 물질층의 평균 두께를 계산하는 단계; 제1의 2D 물질층의 평균 두께를 기준 파라미터와 비교하는 단계; 제1의 2D 물질층의 평균 두께가 기준 파라미터와 실질적으로 같지 않다고 결정하는 단계; 및 상기 결정 이후, 제1의 2D 물질층 위에 제2의 2D 물질층을 에피택셜방식으로 형성하는 단계를 포함할 수 있다.

Description

２Ｄ 물질들을 포함한 반도체 디바이스들 및 그 제조 방법{SEMICONDUCTOR DEVICES COMPRISING 2D-MATERIALS AND METHODS OF MANUFACTURE THEREOF}
본 발명은 ２Ｄ 물질들을 포함한 반도체 디바이스들 및 그 제조 방법에 관한 것이다.
반도체 디바이스들은 예로서, 개인 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연층들 또는 유전체층들, 도전층들, 및 반도체 물질층들을 순차적으로 퇴적하고, 리소그래피를 이용하여 다양한 물질층들을 패터닝하여 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
FET의 최근의 개발에 있어서, FET의 채널 영역은 2차원(two dimensional; 2D) 물질층으로 형성될 수 있는데, 이러한 2차원 물질층은 FET에게 (예컨대, 2D 물질층이 없는 FET에 비해) 개선된 성능을 제공할 수 있다. 예를 들어, 2D 물질층으로 형성된 채널층을 갖는 포토 트랜지스터들은, 실리콘, 게르마늄, 이들의 조합 등과 같은, 일반적인 반도체 물질로 형성된 채널층을 갖는 포토 트랜지스터들에 비해 광에 대한 높은 선택도를 나타낸다. 반도체 디바이스들을 위한 2D 물질층들을 형성하기 위한 개선된 방법들이 필요할 수 있다.
여기서 설명된 다양한 실시예들에 따라, 반도체 디바이스를 제조하는 방법이 제공된다. 본 방법은, 기판 위에 제1의 2차원(2D) 물질층을 에피택셜방식으로 형성하는 단계; 제1의 2D 물질층의 평균 두께를 계산하는 단계; 제1의 2D 물질층의 평균 두께를 기준 파라미터와 비교하는 단계; 제1의 2D 물질층의 평균 두께가 기준 파라미터와 실질적으로 같지 않다고 결정하는 단계; 및 상기 결정 이후, 제1의 2D 물질층 위에 제2의 2D 물질층을 에피택셜방식으로 형성하는 단계를 포함할 수 있다.
여기서 설명된 다양한 실시예들에 따라, 반도체 디바이스를 제조하는 방법이 제공된다. 본 방법은, 에피택셜 퇴적 공정을 이용하여 캐리어 기판 위에 전이금속 디칼코게나이드(transition metal dichalcogenide; TMD) 함유층을 형성하는 단계; TMD 함유층의 평균 두께를 계산하는 단계; 및 TMD 함유층의 평균 두께가 미리결정된 문턱값 미만인 동안 에피택셜 퇴적 공정을 반복하는 단계를 포함할 수 있다.
여기서 설명된 다양한 실시예들에 따라, 반도체 디바이스가 제공된다. 반도체 디바이스는 기판, 기판 위에 배치된 복수의 2차원(2D) 물질층들 - 각각의 2D 물질층들은 1개 분자 두께의 전이금속 디칼코게나이드(TMD) 물질층을 포함함 -, 및 복수의 2D 물질층들의 일부분 상에 배치된 콘택트를 포함할 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇의 실시예들에 따른 반도체 디바이스의 단면도를 도시한다.
도 2는 몇몇의 실시예들에 따른, 1개 분자 두께의 전이금속 디칼코게나이드(TMD)층의 개략도를 도시한다.
도 3a는 몇몇의 실시예들에 따른, 반도체 디바이스를 제조하는 방법의 단계들의 몇몇을 도시한다.
도 3b는 몇몇의 실시예들에 따른, 다중층 이차원 물질을 포함한 제1 도전층을 제조하는 방법의 단계들의 몇몇을 도시한다.
도 4a 내지 도 4l은 몇몇의 실시예들에 따른, 도 3a와 도 3b에서 도시된 방법의 단계들의 몇몇을 나타내는 공정 흐름을 도시한다.
도 5는 몇몇의 실시예들에 따른, 다양한 두께의 히스토그램(histogram)들을 도시한다.
도 6a 내지 도 6c는 몇몇의 실시예들에 따른, 캐리어 기판과 제1 도전층의 다양한 단면 이미지들을 도시한다.
도 7은 몇몇의 실시예들에 따른, 다양한 반도체 디바이스들의 전류 전압 특성들을 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 스택들의 특정예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1은 하나 이상의 실시예들에 따른, 반도체 디바이스(100)의 단면도를 도시한다. 반도체 디바이스(100)은 예컨대, 2개 이상의 2차원(2D) 물질층들을 갖는 트랜지스터(예컨대, 전계 효과 트랜지스터)일 수 있다. 반도체 디바이스(100)는 제1 횡치수(L1)를 가질 수 있는 캐리어 기판(102)을 포함할 수 있다. 캐리어 기판(102)은 반도체 디바이스(100)의 피처들 또는 구조물들을 위한 기계적 및/또는 구조적 지지를 제공하는 기능을 할 수 있다. 캐리어 기판(102)은 반도체 기판일 수 있다. 예를 들어, 캐리어 기판(102)은 사파이어(예컨대, 결정질 Al2O3), 예컨대 사파이어의 코팅 또는 사파이어의 대형 결정립 또는 단결정층을 포함할 수 있다. 다른 예시로서, 캐리어 기판(102)은 사파이어 기판, 예컨대, 예로서 α-Al2O3를 포함하는 투명 사파이어 기판일 수 있다. 또다른 예시로서, 캐리어 기판(102)은 (예컨대, 실리콘 및/또는 게르마늄 결정을 포함한) 원소 반도체, (예컨대, 산화물, 실리콘 질화물, 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소 또는 인듐 안티몬 중 적어도 하나를 포함한) 화합물 반도체, (예컨대, Cu, Al, AlCu, W, Ti, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 또는 GaInAsP 중 적어도 하나를 포함한) 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 캐리어 기판(102)이 반도체 기판인 몇몇의 실시예들에서, 캐리어 기판(102)의 최상위층(102a)은, 예로서, 캐리어 기판(102)의 반도체 물질의 산화물일 수 있다. 예를 들어, 실시예에서, 캐리어 기판(102)은 실리콘 기판일 수 있으며, 캐리어 기판(102)의 최상위층(102a)은 실리콘의 산화물(예컨대, 실리콘 이산화물)을 포함할 수 있다.
도 1은 캐리어 기판(102) 위에 형성된 제1 도전층(104)을 도시한다. 제1 도전층(104)은, 제1 도전층(104)과 캐리어 기판(102)이 서로 접촉(예컨대, 물리적 접촉)해 있도록, 캐리어 기판(102) 바로 위에 형성될 수 있다. 제1 도전층(104)은 복수의 2D 물질 서브층들(104-1, 104-2)(예컨대, 두 개 이상의 2D 물질 서브층들)을 포함할 수 있다. 달리말하면, 제1 도전층(104)은 반도체 디바이스(100)의 멀티층 2D 물질 구조물일 수 있다. 도 1에서 도시된 예시에서는, (예컨대, 제1의 2D 물질 서브층(104-1)과 제2의 2D 물질 서브층(104-2)을 포함한) 두 개의 2D 물질 서브층들이 도시된다. 하지만, 다른 실시예에서, 제1 도전층(104)의 2D 물질 서브층들의 개수는 두 개보다 많을 수 있다(예컨대, 네 개, 여섯 개, 여덟 개, 또는 그 이상의 2D 물질 서브층들). 2D 물질 서브층들(104-1, 104-2) 각각은 비제로(non-zero) 대역갭을 갖는 2D 물질을 포함할 수 있다. 예시로서, 제1 도전층(104)의 2D 물질 서브층들(104-1, 104-2) 각각은 전이금속 디칼코게나이드(TMD) 물질을 포함할 수 있다. TMD 물질은 전이금속과 VIA족 원소의 화합물을 포함할 수 있다. 전이금속은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등을 포함할 수 있는 반면에, VIA족 원소는 황(S), 셀레늄(Se), 텔루륨(Te) 등을 포함할 수 있다. 예를 들어, 제1 도전층(104)의 제1의 2D 물질 서브층(104-1)은 MoS2, MoSe2, WS2, WSe2, 이들의 조합들 등을 포함할 수 있다. 제1 도전층(104)의 제2의 2D 물질 서브층(104-2)은 또한 MoS2, MoSe2, WS2, WSe2, 이들의 조합들 등을 포함할 수 있다.
도 2는 하나 이상의 실시예들에 따른, 제1 도전층(104)의 2D 물질 서브층들(104-1, 104-2) 중 하나의 개략도를 나타낸다. 도 2에서 도시된 바와 같이, 2D 물질 서브층은 몇몇의 예시적인 실시예들에 따른 1개 분자 두께의 TMD 물질층을 포함할 수 있다. 예시로서, 제1의 2D 물질 서브층(104-1)은 도 2에서 도시된 개략도와 유사한 결합 구조를 가질 수 있다. 마찬가지로, 제2의 2D 물질 서브층(104-2)은 도 2에서 도시된 개략도와 유사한 결합 구조를 가질 수 있다. 도 2에서 도시된 바와 같이, 1개 분자 두께의 TMD 물질층은 전이금속 원자들(200)과 VIA족 원자들(202)을 포함한다. 전이금속 원자들(200)은 1개 분자 두께의 TMD 물질층의 중앙 영역에서 층을 형성할 수 있으며, VIA족 원자들(202)은 전이금속 원자들(200)의 층 위의 제1 층과, 전이금속 원자들(200)의 층 아래의 제2 층을 형성할 수 있다. 전이금속 원자들(200)은 W 원자들, Mo 원자들, 또는 Ti 원자들일 수 있는 반면에, VIA족 원자들(202)은 S 원자들, Se 원자들, 또는 Te 원자들일 수 있다. 도 2의 예시에서, 전이금속 원자들(200) 각각은 여섯 개의 VIA족 원자들(202)에 (예컨대, 공유결합에 의해) 결합되며, VIA족 원자들(202) 각각은 세 개의 전이금속 원자들(200)에 (예컨대, 공유결합에 의해) 결합된다.
제1 도전층(104)의 제1의 2D 물질 서브층(104-1)이 MoS2를 포함하는 예시에서, 제1의 2D 물질 서브층(104-1)은, 그 자체로서(예컨대, 제2의 2D 물질 서브층(104-2)의 부재에서), 예로서 약 1.8eV의 대역갭을 갖는 직접 대역갭 물질층일 수 있다. 마찬가지로, 제1 도전층(104)의 제2의 2D 물질 서브층(104-2)이 MoS2를 포함하는 예시에서, 제2의 2D 물질 서브층(104-2)은, 그 자체로서(예컨대, 제1의 2D 물질 서브층(104-1)의 부재에서), 예로서 약 1.8eV의 대역갭을 갖는 직접 대역갭 물질층일 수 있다. 하지만, 제2의 2D 물질 서브층(104-2)은 (도 1의 예시에서와 같은) 제1 도전층(104)의 멀티층 2D 물질 구조물을 형성하기 위해 제1의 2D 물질 서브층(104-1) 위에 배치되며, 제1의 2D 물질 서브층(104-1)과 제2의 2D 물질 서브층(104-2) 사이에는 (예컨대, 반 데르 발스 힘에 의해) 층간 결합이 형성될 수 있다. 이것은 제1의 2D 물질 서브층(104-1)과 제2의 2D 물질 서브층(104-2)을 포함한 제1 도전층(104)이 약 1.29eV의 간접 대역갭을 갖게 해줄 수 있다.
도 1을 다시 참조하면, 반도체 디바이스(100)는 제1 도전층(104) 위에 형성된 소스 콘택트(106) 및 드레인 콘택트(108)를 포함할 수 있다. 소스 콘택트(106) 및 드레인 콘택트(108)는, 도 1에서 도시된 바와 같이, 서로 횡측으로 분리될 수 있다. 소스 콘택트(106) 및 드레인 콘택트(108)는 구리, 알루미늄, 팔라듐, 은, 니켈, 금, 티타늄, 가돌리늄, 이들의 합금들 등을 포함할 수 있다.
반도체 디바이스(100)는 멀티층 2D 물질 구조물(예컨대, 복수의 2D 물질 서브층들(104-1, 104-2)을 포함한 제1 도전층(104))을 갖는 트랜지스터(예컨대, 전계 효과 트랜지스터)일 수 있다. 동작시, 예컨대 소스 콘택트(106) 및 드레인 콘택트(108)에 공급되거나 또는 소스 콘택트(106) 및 드레인 콘택트(108)에 의해 인가된 전압들에 응답하여, 제1 도전층(104) 내에서 채널이 형성될 수 있다. 예로서, 채널은 소스 콘택트(106)과 드레인 콘택트(108) 사이의 제1 도전층(104)의 일부분 내에서 형성될 수 있다. 상술한 바와 같이, 제1 도전층(104)은 비제로 대역갭을 가질 수 있다. 반도체 디바이스(100)의 이러한 특징은 반도체 디바이스(100)로 하여금, 적어도 제로 대역갭(예컨대, 그래핀)을 갖는 2D 물질층의 일부분 내에서 형성된 채널을 가짐으로써 동작할 수 있는 다른 반도체 디바이스에 비해 더 높은 온/오프(On/Off) 비를 갖도록 해줄 수 있다.
제1 도전층(104) 내의 캐리어들의 이동도는 제1 도전층(104)의 평균 두께(TA)에 적어도 부분적으로 의존할 수 있다. 도 1에서 도시된 바와 같이, 제1 도전층(104)은 제2 횡치수(L2)를 가질 수 있다. 제1 도전층(104)의 평균 두께(TA)는, 예시로서, 제2 횡치수(L2)를 따라 측정된 제1 도전층(104)의 평균 두께일 수 있다. 예로서, 제1 도전층(104)은 제2 횡치수(L2)를 따른 제1 지점(P1)에서 제1 국부적 두께(T1)를, 제2 횡치수(L2)를 따른 제2 지점(P2)에서 제2 국부적 두께(T2)를, 그리고 제2 횡치수(L2)를 따른 제3 지점(P3)에서 제3 국부적 두께(T3)를 가질 수 있다. 이러한 예시에서, 평균 두께(TA)는 제1 국부적 두께(T1), 제2 국부적 두께(T3), 및 제3 국부적 두께(T3)의 평균일 수 있다.
상술한 바와 같이, 제1 도전층(104)의 평균 두께(TA)는 제1 도전층(104) 내의 캐리어들의 이동도와 상관될 수 있다. 결과적으로, 제1 도전층(104)의 평균 두께(TA)를 증가시키는 것은 제1 도전층(104) 내의 캐리어들의 이동도를 증가시킬 수 있다(이것은 또한 아래의 도 7과 관련된 설명을 참조하라). 제1 도전층(104)은 멀티층 2D 물질 구조물이기 때문에, 제1 도전층(104)의 평균 두께(TA)(및 이에 따른 제1 도전층(104) 내의 캐리어들의 이동도)는 2D 물질 서브층들의 개수를 증가시킴으로써 증가될 수 있다. 예시로서, 두 개의 2D 물질 서브층들(104-1, 104-2)이 도시된 도 1의 실시예에서, 제1 도전층(104)의 평균 두께(TA)는 약 0.6㎚ 내지 약 1.6㎚의 범위 내(예컨대, 1.4㎚)에 있을 수 있다. 다른 예시로서, 제1 도전층(104)이 (예컨대, 도 4c와 관련하여 아래에서 설명되는) 네 개의 2D 물질 서브층들을 포함하는 실시예에서, 제1 도전층(104)의 평균 두께(TA)는 약 1.2㎚ 내지 약 3.2㎚의 범위 내(예컨대, 약 2.5㎚)에 있을 수 있으며, 네 개의 2D 물질 서브층들을 포함한 제1 도전층(104) 내의 캐리어들의 이동도는 두 개의 2D 물질 서브층들을 포함한 제1 도전층(104) 내의 캐리어들의 이동도보다 클 수 있다. 또다른 예시로서, 제1 도전층(104)이 (예컨대, 도 4e와 관련하여 아래에서 설명되는) 여섯 개의 2D 물질 서브층들을 포함하는 실시예에서, 제1 도전층(104)의 평균 두께(TA)는 약 1.8㎚ 내지 약 4.8㎚의 범위 내(예컨대, 3.7㎚)에 있을 수 있으며, 여섯 개의 2D 물질 서브층들을 포함한 제1 도전층(104) 내의 캐리어들의 이동도는 네 개의 2D 물질 서브층들을 포함한 제1 도전층(104) 내의 캐리어들의 이동도보다 클 수 있다.
반도체 디바이스(100)의 제조시, 제1 도전층(104) 내에 형성된 2D 물질 서브층들의 개수를 추적하고/추적하거나 제어함으로써 제1 도전층(104) 내의 캐리어들의 이동도를 제어할 수 있는 제1 도전층(104) 제조 방법을 갖는 것이 바람직할 수 있다. 예를 들어, 이러한 방법은 제1 도전층(104) 내의 2D 물질 서브층들의 개수에 관한 피드백을 제공할 수 있으며, 희망하는 경우, 보다 많은 2D 물질 서브층들이 후속하여 형성될 수 있어서, 제1 도전층(104)의 평균 두께(TA)를 증가시킬 수 있다. 제1 도전층(104)의 평균 두께(TA)는 제1 도전층(104) 내의 캐리어들의 이동도와 상관될 수 있기 때문에, 이러한 방법은 제1 도전층(104) 내의 캐리어들의 이동도를 제어하는 것이 가능할 수 있다.
이러한 반도체 디바이스(100) 제조 방법은 제1 도전층(104)에 보이드(void)들이 없도록 하고 제1 도전층(104)이 제2 횡치수(L2)를 따라 실질적으로 균일한 두께를 갖도록 제1 도전층(104)을 형성할 수 있는 것이 또한 바람직할 수 있다. 예를 들어, 이러한 방법은 국부적 두께들(T1, T2, T3)이 실질적으로 평균 두께(TA)와 같거나 또는 평균 두께(TA)에 대해 작은 표준 편차를 갖도록 제1 도전층(104)을 형성할 수 있다.
도 3a는 하나 이상의 실시예들에 따른, 반도체 디바이스(100)를 제조하는 방법(300)의 몇몇의 단계들을 도시한다. 방법(300)은, 예로서, 제1 도전층(104) 내에 형성된 2D 물질 서브층들의 개수를 추적하고/추적하거나 제어함으로써 제1 도전층(104) 내의 캐리어들의 이동도를 제어할 수 있다. 방법(300)은 또한, 예로서, 제1 도전층(104)에 보이드(void)들이 없도록 하고 제1 도전층(104)이 제2 횡치수(L2)를 따라 실질적으로 균일한 두께를 갖도록 제1 도전층(104)을 형성할 수 있다. 도 3a에서 도시된 바와 같이, 방법(300)은 제1 도전층(104)이 캐리어 기판(102) 위에 형성되는 단계(302)를 포함할 수 있다. 방법(300)은 추가적으로, 콘택트(예컨대, 소스 콘택트(106) 및/또는 드레인 콘택트(108))가 제1 도전층(104) 위에 형성되는 단계(304)를 포함할 수 있다.
도 3b는 도 3a에서 도시된 단계(302)를 보다 자세하게 도시하며, 여기서는 하나 이상의 실시예들에 따라, 제1 도전층(104)이 캐리어 기판(102) 위에 형성된다. 도 3b에서 도시된 바와 같이, (예컨대, 도 3b에서 도시된 단계(306)에서) 단계(302)의 제1 반복은 캐리어 기판(102) 위에 2D 물질을 에피택셜방식으로 퇴적하는 단계를 포함한다. 실시예에서, 에피택셜 퇴적 공정은 에피택셜 퇴적 공정의 공정 파라미터들에 따라, 캐리어 기판(102) 위에 1개 분자 두께 또는 2개 분자 두께의 2D 물질층을 형성할 수 있다. 캐리어 기판(102) 위에 2D 물질을 형성하기 위해 이용되는 에피택셜 퇴적 공정을 도 4a와 관련하여 아래에서 보다 자세하게 설명한다.
캐리어 기판(102) 위의 2D 물질의 에피택셜 퇴적에 이어서, (예컨대, 도 3b에서 도시된 단계(308)에서) 제1 도전층(104)의 두께 히스토그램이 생성될 수 있다. 생성되는 두께 히스토그램은, 예컨대, 도 3b에서 도시된 단계(310)에서, 파라미터(예컨대, 제1 도전층(104)의 평균 두께(TA))를 결정하거나 또는 계산하기 위해 이용될 수 있다. 도 3b에서 도시된 바와 같이, 제1 도전층(104)을 형성하는 단계(302)는, 예컨대, 도 3b에서 도시된 단계(312)에서, 결정되거나 또는 계산된 파라미터(예컨대, 제1 도전층(104)의 평균 두께(TA))와 기준 파라미터(예컨대, 희망하는 두께)의 비교로 이어질 수 있다. 제1 도전층(104)의 희망하는 두께는, 예시로서, 반도체 디바이스(100)의 응용에 기초하여 제1 도전층(104)의 미리결정된 희망하는 두께일 수 있다. 만약 희망하는 두께에 도달하지 못하면, 에피택셜 퇴적 공정은 이전에 퇴적된 2D 물질층 위에 또다른 1개 분자 두께 또는 2개 분자 두께의 2D 물질층을 형성하기 위한 노력으로 (예컨대, 단계(306)를 반복함으로써) 반복될 수 있다. 결과적으로, 서브층들의 개수와 제1 도전층(104)의 평균 두께(TA)는 단계(306)에서 도시된 에피택셜 퇴적 공정의 제2 반복에 의해 증가될 수 있다.
에피택셜 퇴적 공정의 제2 반복에 이어서, 제1 도전층(104)의 두께 히스토그램이 (예컨대, 단계(308)를 반복함으로써) 재생성될 수 있고, 제1 도전층(104)의 평균 두께(TA)는 (예컨대, 단계(310)를 반복함으로써) 제1 도전층(104)의 재생성된 두께 히스토그램으로부터 재결정되거나 또는 재계산될 수 있다. 이에 따라, 제1 도전층(104)의 평균 두께(TA)는 제1 도전층(104) 내의 캐리어들의 이동도를 제어하기 위한 노력으로 에피택셜 퇴적 공정의 각각의 반복을 통해 추적될 수 있다. 제1 도전층(104)의 재생성된 두께 히스토그램으로부터 결정되거나 또는 계산된 평균 두께(TA)가 희망하는 두께와 실질적으로 같지 않은 경우, 이전에 퇴적된 2D 물질층 위에 또다른 1개 분자 두께 또는 2개 분자 두께의 2D 물질층을 형성하기 위한 노력으로 (예컨대, 단계(306)를 반복함으로써) 에피택셜 퇴적 공정의 제3 반복이 수행될 수 있다. 그 후에는, 제1 도전층(104)의 두께 히스토그램의 재생성 및 재생성된 두께 히스토그램으로부터의 평균 두께의 재결정 또는 재계산이 뒤따른다. 에피택셜 퇴적 공정을 반복적으로 수행하고, 제1 도전층(104)의 두께 히스토그램을 생성하며, 제1 도전층의 평균 두께(TA)를 결정하거나 또는 계산하는 이러한 공정은 희망하는 두께가 달성될 때 까지 계속될 수 있다. 희망하는 두께가 달성되면, 제1 도전층(104)을 형성하는 단계(302)는 종결될 수 있고, 반도체 디바이스(100)를 제조하는 방법(300)은 제1 도전층(104) 위에 콘택트가 형성되는 단계(304)로 이어질 수 있다.
도 4a 내지 도 4l은, 하나 이상의 실시예들에 따른, 반도체 디바이스(100)를 제조하는 방법(300)의 몇몇의 단계들을 나타내는 공정 흐름을 도시한다. 도 4a를 참조하면, 반도체 디바이스(100)를 제조하는 방법(300)은 예컨대, 제1 퇴적 공정(402)의 제1 반복(402-1)을 이용하여, 캐리어 기판(102) 위에 제1 도전층(104)을 형성하는 단계를 포함할 수 있다. 도 4a의 예시에서, 캐리어 기판(102)의 일부분(예컨대, 주변부)에 제1 도전층(104)이 없도록 하면서 제1 도전층(104)이 캐리어 기판(102) 위에 형성된다. 하지만, 다른 실시예들에서, 제1 도전층(104)은 캐리어 기판(102)의 전범위 위에 형성될 수 있다. 캐리어 기판(102)이 반응 챔버(도 4a에서는 미도시됨) 내에 배치되어 있는 동안에 제1 퇴적 공정(402)의 제1 반복(402-1)이 수행될 수 있다.
도 4a에서 도시된 예시에서, 제1 퇴적 공정(402)의 제1 반복(402-1)은 캐리어 기판(102) 위에 2개 분자 두께의 2D 물질층(예컨대, 제1 서브층(104-1)과 제2 서브층(104-2)을 포함한 2개 분자 두께의 TMD 물질층)을 형성한다. 하지만, 다른 실시예에서, 제1 퇴적 공정(402)의 제1 반복(402-1)은 캐리어 기판(102) 위에 1개 분자 두께의 2D 물질층을 형성할 수 있다. 제1 퇴적 공정(402)의 제1 반복(402-1)에 의해 형성된 서브층들의 개수는 반응 챔버 내로 도입된 전구체들의 양뿐만이 아니라, 제1 퇴적 공정(402)의 제1 반복(402-1)이 수행될 때의 압력 및/또는 온도를 변화시킴으로써 제어될 수 있다. 예시로서, 제1 퇴적 공정(402)의 제1 반복(402-1)은 공정 가스 내에 제1 양의 전이 금속 함유 화합물을 구비시키고 공정 가스 내에 제2 양의 IVA족 함유 화합물을 구비시킴으로써 캐리어 기판(102) 위에 2개 분자 두께의 2D 물질층을 형성할 수 있다. 이와 비교하여, 제1 퇴적 공정(402)의 제1 반복(402-1)은 공정 가스 내에서 제1 양의 전이 금속 함유 화합물을 감소시키면서 공정 가스 내에서 제2 양의 IVA족 함유 화합물을 유지시킴으로써 캐리어 기판(102) 위에 1개 분자 두께의 2D 물질층을 형성할 수 있다. 제1 퇴적 공정(402)의 제1 반복(402-1)에 의해 형성된 서브층들의 개수는 제어될 수 있지만, 두 개 미만의 서브층들이 제1 퇴적 공정(402)의 제1 반복(402-1)에 의해 (또는 제1 퇴적 공정(402)의 임의의 반복(402-x)에 의해) 형성되는 것이 바람직할 수 있다는 점을 유념해둔다.
제1 퇴적 공정(402)은 에피택셜 화학적 기상 증착(CVD) 공정일 수 있다. 결론적으로, 제1 퇴적 공정(402)의 제1 반복(402-1)은 캐리어 기판(102) 바로 위에 제1 서브층(104-1)을, 그리고 제1 서브층(104-1) 바로 위에 제2 서브층(104-2)을 (예컨대, 에피택셜방식으로) 성장시키는 에피택셜 CVD 공정일 수 있다.
일반적인 CVD 공정에서, (Cu 또는 Ni와 같은) 금속 기판은 (예컨대, 매탄(CH4) 분해를 위한) 촉매제로서 이용될 수 있으며, 제1 도전층(104)은 일반적인 CVD 공정에 의해 금속 기판 상에 초기에 형성될 수 있다. 그 후, 제1 도전층(104)은 금속 기판으로부터 제거되어 이송되고, 나중에는 전자 디바이스 호환가능한 기판(예컨대, 캐리어 기판(102))에 재부착될 수 있다. 제1 퇴적 공정(402)은 전자 디바이스 호환가능한 기판(예컨대, 캐리어 기판(102)) 상에 제1 도전층(104)을 (예컨대, 에피택셜방식으로) 직접 성장시키는 금속 무촉매 CVD 공정이라는 점에서 제1 퇴적 공정(402)은 상술한 일반적인 CVD 공정과는 상이하다.
실시예에서, 제1 퇴적 공정(402)은 약 1000℃ 이하의 온도, 예컨대, 약 700℃ 내지 약 1000℃ 범위 또는 약 600℃ 내지 약 700℃ 범위의 온도에서 수행될 수 있다. 이러한 온도 범위들은, 예시로서, 반도체 프로세싱에서 일반적으로 이용되는 온도들의 범위 내에 있을 수 있다. 결론적으로, 제1 퇴적 공정(402)은 기존의 반도체 프로세싱 단계들과 손쉽게 통합될 수 있으며 기존의 반도체 프로세싱 장비로 손쉽게 구현될 수 있다.
제1 퇴적 공정(402)은 (N2 가스, Ar 가스 또는 불활성 가스와 같은) 캐리어 가스 및 하나 이상의 공정 가스들을 반응 챔버 내로 흐르게 하는 단계를 포함할 수 있다. 제1 예시에서, 제1 도전층(104)이 MoS2를 포함하는 실시예에서, 공정 가스는 황 및 MoCl2 또는 MoCl5와 같은 전구체 물질들을 포함할 수 있다. 이 공정 가스는 캐리어 가스(예컨대, N2 캐리어 가스 또는 Ar 캐리어 가스)와 함께 반응 챔버 내에 도입된다. 그런 후, 공정 가스의 전구체 물질들은 (약 800℃ 내지 약 900℃ 범위의) 상승된 온도에서 반응하여 MoS2 종(species)을 생성하고, 이 MoS2 종은 나중에 캐리어 기판(102) 상에 침전되어 MoS2를 포함한 제1 도전층(104)을 산출시킬 수 있다. 제1 퇴적 공정(402)의 제1 반복(402-1)이 캐리어 기판(102) 위에 2개 분자 두께의 MoS2 층을 형성하는 실시예에서, 약 1그램의 황과 약 4밀리그램의 MoCl2 또는 MoCl5가 공정 가스 내에 존재할 수 있다.
제2 예시에서, 제1 도전층(104)이 MoS2를 포함하는 실시예에서, 공정 가스는 MoO3 및 황과 같은 전구체 물질들을 포함할 수 있다. 이 공정 가스는 캐리어 가스(예컨대, N2 캐리어 가스 또는 Ar 캐리어 가스)와 함께 반응 챔버 내에 도입된다. 그런 후, 공정 가스의 전구체 물질들은 (약 600℃ 내지 약 700℃ 범위의) 상승된 온도에서 반응하여 MoS2 종을 생성하고, 이 MoS2 종은 나중에 제1 도전층(104) 상에 침전되어 MoS2를 포함한 제1 도전층(104)을 산출시킬 수 있다. 제1 퇴적 공정(402)의 제1 반복(402-1)이 캐리어 기판(102) 위에 2개 분자 두께의 MoS2 층을 형성하는 실시예에서, 약 1그램의 황과 약 4밀리그램의 MoO3가 공정 가스 내에 존재할 수 있다.
도 4b를 참조하면, 공정 흐름은 제1 도전층(104)의 제1 두께 히스토그램의 생성으로 이어진다. 제1 두께 히스토그램은 (도 1과 관련하여 상술한 국부적 두께들(T1, T2, T3)과 같은) 제2 횡치수(L2)를 따라 취해진 제1 도전층(104)의 국부적 두께의 분포도일 수 있다. 제1 두께 히스토그램은 예시로서, 주사형 프로브 현미경(scanning probe microscope; SPM)(404)을 이용하여 생성될 수 있다. 이 단계를 보다 자세하게 설명하기 위해, 두 개의 MoS2 서브층들을 포함한 제1 도전층(104)이 도 4a와 관련하여 상술한 제1 퇴적 공정(402)의 제1 반복(402-1)을 이용하는 실험에서 캐리어 기판(102) 위에 형성되었다. 도 5에서 도시된 바와 같이, 제1 두께 히스토그램(502)은 SPM(404)을 이용하여 두 개의 MoS2 서브층들을 포함한 제1 도전층(104)으로부터 생성되었다. SPM(404)의 예시로는 원자간력 현미경(atomic force microscope; AFM)이 있으며, 도 5에서 도시된 제1 두께 히스토그램(502)이 AFM을 이용하여 생성되었다.
실시예에서, SPM(404)은 캔틸레버(cantilever)(410)와 프로브 팁(412)(예컨대, 압전 세라믹 물질을 포함함)을 포함한 프로브로, 높이, 마찰력, 자기력과 같은, 제1 도전층(104)의 국부적 특성들을 측정하도록 설계될 수 있다. 제1 두께 히스토그램(502)은 이러한 국부적 특성(예컨대, 높이, 마찰력, 자기력)을 동시적으로 측정하면서, 제1 도전층(104)의 주면(major surface)(416) 위에서 프로브 팁(412)을 스캐닝(예컨대, 래스터 스캐닝)하거나 또는 드래깅함으로써 생성될 수 있다. 예시로서, SPM(404)이 제1 도전층(104)의 주면(416) 위에서 프로브 팁(412)을 스캐닝하거나 또는 드래깅할 때 SPM(404)은 캔틸레버(410)의 편향들(예컨대, 수직적 및/또는 횡측 편향들)을 측정하여, 제1 도전층(104)의 복수의 국부적 두께들을 생성할 수 있다. 제1 도전층(104)의 복수의 국부적 두께들은 나중에 제1 도전층(104)의 제1 두께 히스토그램(502)을 생성하는데 이용될 수 있으며, 이러한 제1 두께 히스토그램(502)으로부터 파라미터가 결정될 수 있거나 또는 계산될 수 있다. 예를 들어, 파라미터는 제1 도전층(104)의 제1 평균 두께(TA1)일 수 있다.
예시로서, SPM(404)은 레이저 빔(406)을 방출하도록 구성된 레이저원(408)과 위치 감지 광검출기(414)를 포함한 광학 시스템을 이용함으로써 캔틸레버(410)의 편향을 측정할 수 있다. 광학 시스템은, 도 4b에서 도시된 바와 같이, 캔틸레버(410)에서 레이저 빔(406)을 반사시킴으로써 동작한다. 반사된 레이저 빔은 네 개의 세그먼트들(414a, 414b, 414c, 414d)을 포함할 수 있는 위치 감지 광검출기(414)에 부딪친다. 광검출기(414)의 네 개의 세그먼트들(414a, 414b, 414c, 414d)간의 광세기 차이들은 광검출기(414) 상에서의 레이저 스팟의 위치를 결정(또는 계산)하는데 이용될 수 있다. 광검출기(414) 상에서의 레이저 스팟의 위치는 캔틸레버(410)의 편향과 상관될 수 있으며, 이것은 이어서 제1 도전층(104)의 국부적 두께와 상관될 수 있다. 결론적으로, SPM(404)이 주면(416) 위에서 프로브 팁(412)을 스캐닝하거나 또는 드래깅할 때의 캔틸레버(410)의 편향들은 제1 도전층(104)의 복수의 국부적 두께들을 결정(예컨대, 계산)하는데 이용될 수 있고, 이러한 국부적 두께들은 이어서, 제1 도전층(104)의 제1 두께 히스토그램(502)을 생성하는데 이용될 수 있다. 이러한 제1 두께 히스토그램(502)(및 후속 두께 히스토그램들)의 생성 공정을 막 깊이 프로파일링이라고 칭할 수 있다.
도 5를 참조하면, 제1 두께 히스토그램(502)에서 도시된 바와 같이, 도 4b에서 도시된 제1 도전층(104)의 국부적 두께들은 약 0.25㎚ 내지 약 2.7㎚의 범위 내에 있을 수 있다. 제1 도전층(104)의 제1 평균 두께(TA1)는 제1 두께 히스토그램(502)으로부터 결정되거나 또는 계산될 수 있다. 예를 들어, 도 4b에서 도시된 제1 도전층(104)의 제1 평균 두께(TA1)는 약 1㎚ 내지 약 1.6㎚의 범위 내(예컨대, 약 1.39㎚)에 있을 수 있으며, 예로서, 제1 두께 히스토그램(502)의 피크에서 발생할 수 있다. 제1 평균 두께(TA1)는 제1 퇴적 공정(402)의 제1 반복(402-1) 이후의 제1 도전층(104) 내의 서브층들의 개수과 상관될 수 있다. 예를 들어, 제1 평균 두께(TA1)가 약 1㎚ 내지 약 1.6㎚의 범위 내에 있는 경우, 이것은, 제1 두께 히스토그램(502)이 두 개의 MoS2 서브층들을 포함한 제1 도전층(104)의 국부적 두께들의 분포도인 도 5의 예시에서와 같이, 제1 도전층(104)이 두 개의 2D 물질 서브층들을 포함하는 것을 나타낼 수 있다. 또다른 예시로서, 제1 평균 두께(TA1)가 약 0.5㎚ 내지 약 0.75㎚의 범위 내에 있는 경우, 이것은 제1 도전층(104)이 하나의 2D 물질 서브층을 포함하는 것을 나타낼 수 있다.
제1 평균 두께(TA1)를 결정하거나 또는 계산하고, 제1 도전층(104) 내의 서브층들의 개수를 제1 평균 두께(TA1)로부터 추정하는데 있어서 SPM(404)을 이용하는 정확도를 증명하기 위해, 두 개의 MoS2 서브층들을 포함한 제1 도전층(104) 및 캐리어 기판(102)의 고해상도 투과 전자 현미경(high-resolution transmission electron microscopy; HRTEM) 이미지가 생성되었다. 도 6a는 두 개의 MoS2 서브층들을 포함한 제1 도전층(104) 및 캐리어 기판(102)의 일부분의 단면의 HRTEM 이미지를 도시한다. 도 6a에서 도시된 바와 같이, 두 개의 MoS2 서브층들이 제1 퇴적 공정(402)의 제1 반복(402-1)을 이용하여 실제로 캐리어 기판(102) 위에 형성되며, 두 개의 MoS2 서브층들을 포함하는 제1 도전층(104)의 측정된 두께는 약 1.32㎚이다. 측정된 두께는 도 5에서 도시된 제1 두께 히스토그램(502)으로부터 결정되거나 또는 계산된 제1 평균 두께(TA1)(예컨대, 약 1.39㎚)의 0.07㎚ 내에 있다. 도 6a에서의 HRTEM 이미지로부터의 이러한 관측치들은, 제1 두께 히스토그램(502)으로부터 결정되거나 또는 계산된 제1 평균 두께(TA1)가, 제1 퇴적 공정(402)의 제1 반복(402-1) 이후의 제1 도전층(104) 내의 2D 물질 서브층들의 개수뿐만이 아니라 제1 도전층(104)의 실제 두께를 추정하는데 이용될 수 있는 정확한 파라미터이라는 것을 나타낸다.
제1 도전층(104)의 제1 평균 두께(TA1)를 결정하거나 또는 계산하기 위한 다른 접근법들(예컨대, 라만 분광법(Raman spectroscopy) 및/또는 투과형 전자현미경(transmission electron microscopy))이 존재할 수 있지만, 이러한 대안적인 접근법들은 SPM(404)의 이용과 비교하여 단점들을 가질 수 있다. 예를 들어, 라만 분광법이 이용될 수 있지만, 라만 측정들은 제1 도전층(104) 내의 2D 물질 서브층들의 개수에 대해 부정확한 데이터를 가져다 줄 수 있다. 다른 예시로서, 도 6a에서 도시된 것과 같은 HRTEM 이미지가 이용될 수 있지만, HRTEM 이미지들의 생성은 시간소모적이며 비용이 많이 든다. 이와 비교하여, SPM(404)을 이용하여 생성된 제1 두께 히스토그램(502)은 자동적이면서 신속하게 행해질 수 있으며, 도 5와 도 6a에서 증명된 바와 같이, 제1 평균 두께(TA1)는, 제1 퇴적 공정(402)의 제1 반복(402-1) 이후의 제1 도전층(104) 내의 2D 물질 서브층들의 개수와 제1 도전층(104)의 실제 두께의 실질적으로 정확한 추정을 제공한다. 결론적으로, 제1 두께 히스토그램(502)은 제1 퇴적 공정(402)의 제1 반복(402-1) 이후의 제1 도전층(104) 내의 2D 물질 서브층들의 개수와 제1 도전층(104)의 두께에 대한 공정중 모니터링을 위한 유용한 툴일 수 있다.
제1 도전층(104)에 대한 희망하는 두께가 약 4㎚이라고 가정하면, 약 1.39의 제1 평균 두께(TA1)를 약 4㎚의 희망하는 두께와 비교하는 것은 제2의 2D 물질 서브층(104-2) 위에 하나 이상의 추가적인 2D 물질 서브층들을 형성하기 위해 제1 퇴적 공정(402)의 제2 반복이 필요할 수 있다는 것을 나타낼 것이다. 도 4c를 참조하면, 캐리어 기판(102)이 반응 챔버(도 4c에서는 미도시됨) 내에 배치되어 있는 동안에 제1 퇴적 공정(402)의 제2 반복(402-2)이 수행될 수 있다. 제1 퇴적 공정(402)의 제2 반복(402-2)의 공정 파라미터들은 제1 퇴적 공정(402)의 제1 반복(402-1)의 공정 파라미터들과 실질적으로 동일할 수 있다. 도 4c에서 도시된 예시에서, 제1 퇴적 공정(402)의 제2 반복(402-2)은 제2 서브층(104-2) 위에 2개의 추가적인 2D 물질 서브층들(예컨대, 제3의 2D 물질 서브층(104-3)과 제4의 2D 물질 서브층(104-4))을 형성한다. 하지만, 다른 실시예에서, 제1 퇴적 공정(402)의 제2 반복(402-2)은 제2 서브층(104-2) 위에 하나의 추가적인 2D 물질 서브층을 형성할 수 있다. 제3의 2D 물질 서브층(104-3)과 제4의 2D 물질 서브층(104-4)은 MoS2, MoSe2, WS2, WSe2, 이들의 조합들 등을 포함할 수 있다. 도 4a와 관련하여 상술한 바와 같이, 제1 퇴적 공정(402)의 각각의 반복(402-x)에 의해 형성된 서브층들의 개수는 반응 챔버 내로 도입된 전구체들의 양뿐만이 아니라, 제1 퇴적 공정(402)의 반복(402-x)이 수행될 때의 압력 및/또는 온도를 변화시킴으로써 제어될 수 있다. 형성된 서브층들의 개수는 제어될 수 있지만, 두 개 미만의 서브층들이 제1 퇴적 공정(402)의 임의의 반복(402-x)에 의해 형성되는 것이 바람직할 수 있다는 점을 유념해둔다.
도 4d를 참조하면, 공정 흐름은 제1 도전층(104)의 제2 두께 히스토그램의 생성으로 이어진다. 제2 두께 히스토그램은 제2 횡치수(L2)를 따라 취해진 (네 개의 2D 물질 서브층들(104-1 내지 104-4)을 포함한) 제1 도전층(104)의 국부적 두께들의 분포도일 수 있다. 제2 두께 히스토그램은 예시로서, 도 4b와 관련하여 상술한 공정을 이용한 SPM(404)을 이용하여 생성될 수 있다. 이 단계를 보다 자세하게 설명하기 위해, 네 개의 MoS2 서브층들을 포함한 제1 도전층(104)이 도 4a 내지 도 4c와 관련하여 상술한 공정 흐름을 이용하는 실험에서 캐리어 기판(102) 위에 형성되었다. 도 5에서 도시된, 제2 두께 히스토그램(504)은 SPM(404)(예컨대, AFM)을 이용하여 네 개의 MoS2 서브층들을 포함한 제1 도전층(104)으로부터 생성되었다.
도 5를 참조하면, 제2 두께 히스토그램(504)에서 도시된 바와 같이, 도 4d에서 도시된 제1 도전층(104)의 국부적 두께들은 약 1.3㎚ 내지 약 4.5㎚의 범위 내에 있을 수 있다. 제1 도전층(104)의 제2 평균 두께(TA2)는 제2 두께 히스토그램(504)으로부터 결정되거나 또는 계산될 수 있다. 예를 들어, 도 4c에서 도시된 제1 도전층(104)의 제2 평균 두께(TA2)는 약 2㎚ 내지 약 3㎚의 범위 내(예컨대, 약 2.41㎚)에 있을 수 있으며, 예로서, 제2 두께 히스토그램(504)의 피크에서 발생할 수 있다. 제2 평균 두께(TA2)는 제1 퇴적 공정(402)의 제2 반복(402-2) 이후의 제1 도전층(104) 내의 서브층들의 개수과 상관될 수 있다. 예를 들어, 제2 평균 두께(TA2)가 약 2㎚ 내지 약 3㎚의 범위 내에 있는 경우, 이것은, 제2 두께 히스토그램(504)이 네 개의 MoS2 서브층들을 포함한 제1 도전층(104)의 국부적 두께들의 분포도인 도 5의 예시에서와 같이, 제1 도전층(104)이 네 개의 2D 물질 서브층들을 포함하는 것을 나타낼 수 있다.
도 5에서 도시된 바와 같이, 제2 두께 히스토그램(504)의 피크는 제1 두께 히스토그램(502)에 비하여 보다 많이 정의된다. 제2 평균 두께(TA2)에 대한 제2 두께 히스토그램(504)의 국부적 두께들의 표준 편차는 제1 평균 두께(TA1)에 대한 제1 두께 히스토그램(502)의 국부적 두께들의 표준 편차보다 작다는 것이 또한 관찰될 수 있다. 이것은 제1 퇴적 공정(402)의 제2 반복(402-2)은 제2 횡치수(L2)를 따른 제1 도전층(104)의 국부적 두께의 균일성을 개선시킨다는 것을 제시한다.
제2 평균 두께(TA2)를 결정하거나 또는 계산하고, 제1 도전층(104) 내의 서브층들의 개수를 제2 평균 두께(TA2)로부터 추정하는데 있어서 SPM(404)을 이용하는 정확도를 증명하기 위해, 네 개의 MoS2 서브층들을 포함한 제1 도전층(104) 및 캐리어 기판(102)의 HRTEM 이미지가 생성되었다. 도 6b는 네 개의 MoS2 서브층들을 포함한 제1 도전층(104) 및 캐리어 기판(102)의 일부분의 단면의 HRTEM 이미지를 도시한다. 도 6b에서 도시된 바와 같이, 네 개의 MoS2 서브층들이 제1 퇴적 공정(402)의 제1 반복(402-1)과 제2 반복(402-2)을 이용하여 실제로 캐리어 기판(102) 위에 형성되며, 두 개의 MoS2 서브층들을 포함하는 제1 도전층(104)의 측정된 두께는 약 2.51㎚이다. 측정된 두께는 도 5에서 도시된 제2 두께 히스토그램(504)으로부터 결정되거나 또는 계산된 제2 평균 두께(TA2)(예컨대, 약 2.41㎚)의 0.1㎚ 내에 있다. 도 6b에서의 HRTEM 이미지로부터의 이러한 관측치들은, 제2 두께 히스토그램(504)으로부터 결정되거나 또는 계산된 제2 평균 두께(TA2)가, 제1 퇴적 공정(402)의 제2 반복(402-2) 이후의 제1 도전층(104) 내의 2D 물질 서브층들의 개수뿐만이 아니라 제1 도전층(104)의 실제 두께를 추정하는데 이용될 수 있는 정확한 파라미터이라는 것을 나타낸다.
제1 도전층(104)의 제2 평균 두께(TA2)를 결정하거나 또는 계산하기 위한 다른 접근법들(예컨대, 라만 분광법 및/또는 투과형 전자현미경)이 존재할 수 있지만, 도 4b와 관련하여 상술한 바와 같이, 이러한 대안적인 접근법들은 SPM(404)의 이용과 비교하여 단점들을 가질 수 있다. 결론적으로, SPM(404)을 이용하여 생성된 제2 두께 히스토그램(504)은 자동적이면서 신속하게 행해질 수 있으며, 도 5와 도 6b에서 증명된 바와 같이, 제2 평균 두께(TA2)는, 제1 퇴적 공정(402)의 제2 반복(402-2) 이후의 제1 도전층(104) 내의 2D 물질 서브층들의 개수와 제1 도전층(104)의 실제 두께의 실질적으로 정확한 추정을 제공한다. 결론적으로, 제2 두께 히스토그램(504)은 제1 퇴적 공정(402)의 제2 반복(402-2) 이후의 제1 도전층(104) 내의 2D 물질 서브층들의 개수와 제1 도전층(104)의 평균 두께에 대한 공정중 모니터링을 위한 유용한 툴일 수 있다.
제1 도전층(104)에 대한 희망하는 두께가 약 4㎚이라고 가정하면, 약 2.41의 제2 평균 두께(TA2)를 약 4㎚의 희망하는 두께와 비교하는 것은 제2의 2D 물질 서브층(104-2) 위에 하나 이상의 추가적인 2D 물질 층들을 형성하기 위해 제1 퇴적 공정(402)의 제3 반복이 필요할 수 있다는 것을 나타낼 것이다. 도 4e를 참조하면, 캐리어 기판(102)이 반응 챔버(도 4e에서는 미도시됨) 내에 배치되어 있는 동안에 제1 퇴적 공정(402)의 제3 반복(402-3)이 수행될 수 있다. 제1 퇴적 공정(402)의 제3 반복(402-3)의 공정 파라미터들은 제1 퇴적 공정(402)의 제1 반복(402-1)의 공정 파라미터들과 실질적으로 동일할 수 있다. 도 4e에서 도시된 예시에서, 제1 퇴적 공정(402)의 제3 반복(402-3)은 제4 서브층(104-4) 위에 2개의 추가적인 2D 물질 서브층들(예컨대, 제5의 2D 물질 서브층(104-5)과 제6의 2D 물질 서브층(104-6))을 형성한다. 하지만, 다른 실시예에서, 제1 퇴적 공정(402)의 제3 반복(402-3)은 제2 서브층(104-2) 위에 하나의 추가적인 2D 물질 서브층을 형성할 수 있다. 제5의 2D 물질 서브층(104-5)과 제6의 2D 물질 서브층(104-6)은 MoS2, MoSe2, WS2, WSe2, 이들의 조합들 등을 포함할 수 있다. 도 4a와 관련하여 상술한 바와 같이, 제1 퇴적 공정(402)의 각각의 반복(402-x)에 의해 형성된 서브층들의 개수는 반응 챔버 내로 도입된 전구체들의 양뿐만이 아니라, 제1 퇴적 공정(402)의 반복(402-x)이 수행될 때의 압력 및/또는 온도를 변화시킴으로써 제어될 수 있다. 형성된 서브층들의 개수는 제어될 수 있지만, 두 개 미만의 서브층들이 제1 퇴적 공정(402)의 임의의 반복(402-x)에 의해 형성되는 것이 바람직할 수 있다는 점을 유념해둔다.
도 4f를 참조하면, 공정 흐름은 제1 도전층(104)의 제3 두께 히스토그램의 생성으로 이어진다. 제3 두께 히스토그램은 제2 횡치수(L2)를 따라 취해진, 여섯 개의 서브층들(104-1 내지 104-6)을 포함한, 제1 도전층(104)의 국부적 두께들의 분포도일 수 있다. 제3 두께 히스토그램은 예시로서, 도 4b와 관련하여 상술한 공정을 이용한 SPM(404)을 이용하여 생성될 수 있다. 이 단계를 보다 자세하게 설명하기 위해, 여섯 개의 MoS2 서브층들을 포함한 제1 도전층(104)이 도 4a 내지 도 4e와 관련하여 상술한 공정 흐름을 이용하는 실험에서 캐리어 기판(102) 위에 형성되었다. 도 5에서 도시된, 제3 두께 히스토그램(506)은 SPM(404)(예컨대, AFM)을 이용하여 여섯 개의 MoS2 서브층들을 포함한 제1 도전층(104)으로부터 생성되었다.
도 5를 참조하면, 제3 두께 히스토그램(506)에서 도시된 바와 같이, 도 4e에서 도시된 제1 도전층(104)의 국부적 두께들은 약 3.5㎚ 내지 약 4.5㎚의 범위 내에 있을 수 있다. 제1 도전층(104)의 제3 평균 두께(TA3)는 제3 두께 히스토그램(506)으로부터 결정되거나 또는 계산될 수 있다. 예를 들어, 도 4e에서 도시된 제1 도전층(104)의 제3 평균 두께(TA3)는 약 3.75㎚ 내지 약 4.25㎚의 범위 내(예컨대, 약 3.91㎚)에 있을 수 있으며, 예로서, 제3 두께 히스토그램(506)의 피크에서 발생할 수 있다. 제3 평균 두께(TA3)는 제1 퇴적 공정(402)의 제3 반복(402-3) 이후의 제1 도전층(104) 내의 서브층들의 개수과 상관될 수 있다. 예를 들어, 제3 평균 두께(TA3)가 약 3.75㎚ 내지 약 4.25㎚의 범위 내에 있는 경우, 이것은, 제3 두께 히스토그램(506)이 여섯 개의 MoS2 서브층들을 포함한 제1 도전층(104)의 국부적 두께들의 분포도인 도 5의 예시에서와 같이, 제1 도전층(104)이 여섯 개의 2D 물질 서브층들을 포함하는 것을 나타낼 수 있다.
도 5에서 도시된 바와 같이, 제3 두께 히스토그램(506)의 피크는 제2 두께 히스토그램(504) 및 제1 두께 히스토그램(501)에 비하여 보다 많이 정의된다. 제3 평균 두께(TA3)에 대한 제3 두께 히스토그램(506)의 국부적 두께들의 표준 편차는 제2 평균 두께(TA2)에 대한 제2 두께 히스토그램(504)의 국부적 두께들의 표준 편차보다 작다는 것이 또한 관찰될 수 있다. 이것은 제1 퇴적 공정(402)의 제3 반복(402-3)은 제2 횡치수(L2)를 따른 제1 도전층(104)의 국부적 두께의 균일성을 개선시킨다는 것을 제시한다.
제3 평균 두께(TA3)를 결정하거나 또는 계산하고, 제1 도전층(104) 내의 서브층들의 개수를 제3 평균 두께(TA3)로부터 추정하는데 있어서 SPM(404)을 이용하는 정확도를 증명하기 위해, 여섯 개의 MoS2 서브층들을 포함한 제1 도전층(104) 및 캐리어 기판(102)의 HRTEM 이미지가 생성되었다. 도 6c는 여섯 개의 MoS2 서브층들을 포함한 제1 도전층(104) 및 캐리어 기판(102)의 일부분의 단면의 HRTEM 이미지를 도시한다. 도 6c에서 도시된 바와 같이, 여섯 개의 MoS2 서브층들이 제1 퇴적 공정(402)의 제1 반복(402-1), 제2 반복(402-2) 및 제3 반복(402-3)을 이용하여 실제로 캐리어 기판(102) 위에 형성되며, 두 개의 MoS2 서브층들을 포함하는 제1 도전층(104)의 측정된 두께는 약 3.66㎚이다. 측정된 두께는 도 5에서 도시된 제3 두께 히스토그램(506)으로부터 결정되거나 또는 계산된 제3 평균 두께(TA3)(예컨대, 약 3.91㎚)의 0.25㎚ 내에 있다. 도 6c에서의 HRTEM 이미지로부터의 이러한 관측치들은, 제3 두께 히스토그램(506)으로부터 결정되거나 또는 계산된 제3 평균 두께(TA3)가, 제1 퇴적 공정(402)의 제3 반복(402-3) 이후의 제1 도전층(104) 내의 2D 물질 서브층들의 개수뿐만이 아니라 제1 도전층(104)의 실제 두께를 추정하는데 이용될 수 있는 정확한 파라미터이라는 것을 나타낸다.
제1 도전층(104)의 제3 평균 두께(TA3)를 결정하거나 또는 계산하기 위한 다른 접근법들(예컨대, 라만 분광법 및/또는 투과형 전자현미경)이 존재할 수 있지만, 도 4b와 관련하여 상술한 바와 같이, 이러한 대안적인 접근법들은 SPM(404)의 이용과 비교하여 단점들을 가질 수 있다. 결론적으로, SPM(404)을 이용하여 생성된 제3 두께 히스토그램(506)은 자동적이면서 신속하게 행해질 수 있으며, 도 5와 도 6c에서 증명된 바와 같이, 제3 평균 두께(TA3)는, 제1 퇴적 공정(402)의 제3 반복(402-3) 이후의 제1 도전층(104) 내의 2D 물질 서브층들의 개수와 제1 도전층(104)의 실제 두께의 실질적으로 정확한 추정을 제공한다. 결론적으로, 제3 두께 히스토그램(506)은 제1 퇴적 공정(402)의 제3 반복(402-3) 이후의 제1 도전층(104) 내의 2D 물질 서브층들의 개수와 제1 도전층(104)의 평균 두께에 대한 공정중 모니터링을 위한 유용한 툴일 수 있다.
제1 도전층(104)에 대한 희망하는 두께가 약 4㎚이라고 가정하면, 약 3.91의 제3 평균 두께(TA3)를 약 4㎚의 희망하는 두께와 비교하는 것은 제3 평균 두께(TA3)가 희망하는 두께와 실질적으로 동일하다는 것을 나타낼 것이다. 실시예에서, 두께 히스토그램으로부터 결정되거나 또는 계산된 평균 두께가 희망하는 두께의 약 0.5㎚ 내에 있다면, 평균 두께는 희망하는 두께와 실질적으로 동일하다라고 간주될 수 있다. 도 3b에서 나타난 바와 같이, 이것은 제1 퇴적 공정(402)의 또다른 반복이 필요하지 않을 수 있다는 것을 나타낼 수 있고, 이에 따라, 공정 흐름은 제1 도전층(104) 위에서의 콘택트(예컨대, 소스 콘택트(106) 및/또는 드레인 콘택트(108))의 형성으로 이어질 수 있다.
도 4g를 참조하면, 마스크(418)가 초기에 제1 도전층(104) 위에 형성될 수 있다. 마스크(418)는, 도 4g에서 도시된 바와 같이, 제1 도전층(104)의 측벽들과 최상면을 완전히 덮을 수 있다. 마스크(418)는 또한 캐리어 기판(102)의 노출면들을 덮을 수 있다. 마스크(418)는 화학적 기상 증착, 플라즈마 강화 화학적 기상 증착, 원자층 증착 등과 같은 적절한 공정을 이용하여 형성될 수 있다. 하지만, 마스크(418)를 형성하는 다른 적절한 방법들이 활용될 수 있다. 실시예에서, 마스크(418)는 실리콘 질화물, 티타늄 질화물, 실리콘 산화질화물, 이들의 조합들 등과 같은 유전체 물질을 포함한다. 하지만, 마스크(418)는 다른 적절한 물질들을 포함할 수 있다는 것을 이해해야 한다. 제1 도전층(104)의 최상면 위에 배치된 마스크(418)의 일부분이 약 200㎚와 같이, 약 100㎚와 약 300㎚ 사이의 두께(TM)를 갖도록 마스크(418)가 형성될 수 있다.
마스크(418)가 형성되면, 제1 도전층(104)의 영역들(이 위에 소스 콘택트(106) 및 드레인 콘택트(108)가 형성될 것임)을 노출시키기 위해 마스크(418)의 일부분들은 제거될 수 있다. 달리 말하면, 마스크(418)는 제1 도전층(104)의 영역들을 노출시키도록 패터닝될 수 있다. 도 4h의 예시에서 도시된 바와 같이, 마스크(418)는 초기에 마스크(418) 위에 패터닝된 포토레지스트(420)를 형성함으로써 패터닝될 수 있다. 패터닝된 포토레지스트(420)는 마스크(418) 위에 감광성 물질을 퇴적시키고, 이어서 이러한 감광성 물질을 패터닝하여 패터닝된 포토레지스트(420)를 산출시킴으로써 형성될 수 있다. 감광성 물질은 스핀 온 코팅, 화학적 기상 증착, 플라즈마 강화 화학적 기상 증착, 원자층 증착 등을 이용하여 마스크(418) 위에 퇴적될 수 있다. 감광성 물질은, 예컨대, 리소그래픽 공정(예컨대, 포토리소그래픽 공정)을 이용하여 패터닝될 수 있다.
패터닝된 포토레지스트(420)의 형성 이후, 마스크(418)는 패터닝된 포토레지스트(420)를 마스크로서 이용하여 패터닝될 수 있다. 이러한 프로세싱 단계의 결과는 도 4i에서 도시된, 개구들(422)을 내부에 갖는 패터닝된 마스크(418p)이다. 개구들(422)은 나중에 형성되는 소스 콘택트(106) 및 드레인 콘택트(108)의 경계부들(예컨대, 측벽들)을 정의할 수 있다. 실시예에서, 마스크(418)를 패터닝하기 위해 에칭 공정(예컨대, 반응성 이온 에칭 공정)이 이용될 수 있다. 하지만, 마스크(418)를 패터닝하기 위한 다른 적절한 공정들이 또한 이용될 수 있다. 마스크(418)의 패터닝은 제1 도전층(104)의 일부분들이 노출될 때 까지 계속될 수 있다.
도 4j를 참조하면, 소스 콘택트(106) 및 드레인 콘택트(108)를 형성하기 위해 개구들(422)은 도전성 물질로 채워질 수 있다. 소스 콘택트(106) 및 드레인 콘택트(108)의 도전성 물질은 구리, 알루미늄, 팔라듐, 은, 니켈, 금, 티타늄, 가돌리늄, 이들의 합금들 등을 포함할 수 있으며, 퇴적 공정에 의해 형성될 수 있다. 퇴적 공정은 적어도 개구들(422)이 소스 콘택트(106) 및 드레인 콘택트(108)의 도전성 물질로 채워질 때 까지 계속될 수 있다. 추가적으로, 개구들(422)의 완전한 충전을 보장하기 위해, 퇴적 공정은 계속되어, 도 4j의 예시에서 도시된 바와 같이, 개구들(422)을 과충전시킬 수 있다. 이러한 과충전은 소스 콘택트(106) 및 드레인 콘택트(108)의 연장부가 패터닝된 포토레지스트(420)의 일부분 위로 부분적으로 연장하도록 소스 콘택트(106) 및 드레인 콘택트(108)의 일부분들이 횡측으로 연장하는 결과를 초래시킬 수 있다.
도 4k는 소스 콘택트(106) 및 드레인 콘택트(108)를 평탄화하고 패터닝된 마스크(418p)의 표면을 노출시키기 위해 활용될 수 있는 평탄화 공정(424)을 나타낸다. 이렇게 함으로써, 소스 콘택트(106) 및 드레인 콘택트(108)의 최상면들은 패터닝된 마스크(418p)의 최상면과 실질적으로 동일면을 이룰 수 있다. 평탄화 공정(424)은 화학적 기계적 폴리싱(CMP) 또는 에치백 공정일 수 있거나, 또는 소스 콘택트(106) 및 드레인 콘택트(108)를 평탄화하기 위한 임의의 다른 적절한 공정일 수 있다.
그 후, 도 4l에서 도시된 바와 같이, 패터닝된 마스크(418p)는 제거될 수 있다. 이것은 소스 콘택트(106) 및 드레인 콘택트(108)를 실질적으로 교란시키지 않고 남겨두는 스트리핑 공정(예컨대, 습식 스트리핑 공정) 또는 애싱 공정(예컨대, 플라즈마 애싱 공정)에 의해 달성될 수 있다. 그 후, 공정 흐름은 게이트 구조물(예컨대, 백 게이트 구조물 또는 프론트 게이트 구조물, 단, 도면들에서는 도시되지 않음)을 형성하는 것으로 이어질 수 있다. 백 게이트 구조물이 형성되는 실시예에서, 게이트 전극과 게이트 유전체를 포함한 게이트 스택이 제1 도전층(104)을 등지고 있는, 캐리어 기판(102)의 일측 상에 형성될 수 있다. 프론트 게이트 구조물이 형성되는 다른 실시예에서, 게이트 전극과 게이트 유전체를 포함한 게이트 스택은 제1 도전층(104)을 갖는 캐리어 기판(102)의 일측 상에 형성될 수 있다.
요약하면, 도 3에서 도시된 방법(300)은 캐리어 기판(102)(예컨대, 사파이어 기판)에 대해 에피택셜 CVD 성장 공정을 반복함으로써 (MoS2와 같은 TMD 물질을 포함한 복수의 서브층들을 갖는) 제1 도전층(104)을 형성하는데 이용될 수 있다. SPM(404)(예컨대, AFM)을 이용한 막 깊이 프로파일링을 통해, 제1 퇴적 공정(402)의 각각의 반복 이후의 제1 도전층(104)의 평균 두께가 결정될 수 있거나 또는 계산될 수 있다. 도 5에서 도시된 결과들은 제1 도전층(104)의 국부적 두께들의 균일성이 제1 퇴적 공정(402)의 각각의 반복으로 개선된다는 것을 나타낸다. 결정되거나 또는 계산된 평균 두께는, 도 6a 내지 도 6c에서 도시된 HRTEM 이미지들에 의해 증명된 바와 같이, 제1 도전층(104) 내의 서브층들의 개수와 제1 도전층(104)의 실제 두께를 추정하기 위한 신뢰적인 파라미터로서 이용될 수 있다. 결정되거나 또는 계산된 평균 두께에 기초하여, 제1 퇴적 공정(402)의 후속적 반복은 제1 도전층(104)의 평균 두께를 증가시킴으로써 제1 도전층(104) 내의 캐리어들의 이동도를 증가시키기 위한 노력으로 수행될 수 있다.
제1 도전층(104) 내의 캐리어들의 이동도와 제1 도전층(104)의 두께간의 상관성은 도 7에서 도시된 곡선들에 의해 증명된다. 도 7은 상이한 두께들의 제1 도전층들(104)을 갖는 다양한 반도체 디바이스들의 전류 전압 특성들을 도시한다. 도 7에서 도시된 도표에서, 드레인 전류(ID)는 소스 콘택트(106)와 게이트 콘택트 사이의 포텐셜 차이(VGS)에 대해서 도식화된 것이다. 도시된 곡선들 각각에서, 소스 콘택트(106)와 드레인 콘택트(108) 사이의 포텐셜 차이(VDS)는 약 5볼트이였다. 곡선(702)은 제1 도전층(104)이, 제1 퇴적 공정(402)의 단일 반복을 이용하여 형성된, 두 개의 2D 물질(예컨대, MoS2) 서브층들을 포함하는 반도체 디바이스를 위한 드레인 전류를 도시한다. 곡선(704)은 제1 도전층(104)이, 제1 퇴적 공정(402)의 2번의 반복들을 이용하여 형성된, 네 개의 2D 물질(예컨대, MoS2) 서브층들을 포함하는 반도체 디바이스를 위한 드레인 전류를 도시한다. 곡선(706)은 제1 도전층(104)이, 제1 퇴적 공정(402)의 3번의 반복들을 이용하여 형성된, 여섯 개의 2D 물질(예컨대, MoS2) 서브층들을 포함하는 반도체 디바이스를 위한 드레인 전류를 도시한다. 도 7에서 도시된 바와 같이, (제1 도전층(104) 내의 2D 물질 서브층들의 개수를 증가시킴으로써) 제1 도전층(104)의 두께를 증가시키는 것은 제1 도전층(104) 내의 캐리어들의 이동도를 증가시킬 수 있다.
도 7은 또한 2D 물질 서브층들의 개수의 증가에 따른 드레인 전류(ID)의 증가가 또한 반도체 디바이스들에 대한 ON/OFF 비들의 증가를 동반한다는 것을 나타낸다. 예를 들어, 두 개의 2D 물질(예컨대, MoS2) 서브층들을 갖는 디바이스에 대한 ON/OFF 비는 약 20인 반면에, 네 개의 2D 물질(예컨대, MoS2) 서브층들을 갖는 디바이스에 대한 ON/OFF 비는 약 184이며, 여섯 개의 2D 물질(예컨대, MoS2) 서브층들을 갖는 디바이스에 대한 ON/OFF 비는 약 350이다. 결론적으로, 제1 퇴적 공정(402)을 반복하는 것은 2D 물질 서브층들을 갖는 트랜지스터들의 실용적 응용을 위한 바람직한 효과들을 제공할 수 있다.
제1 퇴적 공정(402)을 반복하는 것은 제1 도전층(104)의 평균 두께를 증가시키지만, 여섯 개의 2D 물질(예컨대, MoS2) 서브층들을 포함한 제1 도전층(104)의 두께는 여전히 약 5㎚ 아래인데, 이것은 상술한 방법(300)이 10㎚ 이하 노드(예컨대, 5 내지 7㎚ 노드) 트랜지스터 제조와 호환가능할 수 있다는 것을 나타낸다. 또한, 10㎚ 이하 노드(예컨대, 5 내지 7㎚ 노드) 트랜지스터 제조의 요건들을 고려해보면, 약 5㎚ 내지 약 6㎚의 범위의 두께를 갖는 채널이 가능하도록 약 열 개의 2D 물질(예컨대, MoS2) 서브층들이 제1 도전층(104) 내에 형성될 수 있다는 것이 추정된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 위에 1개 분자 두께 또는 2개 분자 두께로 제1의 2차원(two-dimensional; 2D) 물질층을 에피택셜방식으로 형성하는 단계;
    상기 제1의 2D 물질층의 평균 두께를 계산하는 단계;
    상기 제1의 2D 물질층의 평균 두께를 기준 파라미터와 비교하는 단계;
    상기 제1의 2D 물질층의 평균 두께가 상기 기준 파라미터보다 작은지 여부를 결정하는 단계; 및
    상기 평균 두께가 상기 기준 파라미터보다 작다고 결정하는 것에 응답하여, 상기 제1의 2D 물질층 위에 1개 분자 두께 또는 2개 분자 두께로 제2의 2D 물질층을 에피택셜방식으로 형성하는 단계
    를 포함하고,
    상기 제1의 2D 물질층의 평균 두께를 계산하는 단계는, 상기 제1의 2D 물질층의 마찰력 또는 자기력 중 적어도 하나를 포함하는 국부적 특성들에 기초하여 상기 제1의 2D 물질층의 횡치수를 따라 취해진 상기 제1의 2D 물질층의 국부적 두께들의 분포도(distribution)를 생성하는 단계와, 상기 국부적 두께들의 분포도로부터 상기 제1의 2D 물질층의 평균 두께를 계산하는 단계를 포함하는 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1의 2D 물질층의 국부적 두께들의 분포도를 생성하는 단계는 상기 제1의 2D 물질층의 주면(major surface)을 원자간력 현미경(atomic force microscope)의 프로브 팁으로 스캐닝하는 단계를 포함한 것인 방법.
  4. 방법에 있어서,
    에피택셜 퇴적 공정을 이용하여 캐리어 기판 위에 1개 분자 두께 또는 2개 분자 두께로 전이금속 디칼코게나이드(transition metal dichalcogenide; TMD) 함유층을 형성하는 단계;
    상기 TMD 함유층의 평균 두께를 계산하는 단계; 및
    TMD 함유층의 평균 두께가 미리결정된 문턱값 미만인 동안 상기 에피택셜 퇴적 공정을 반복하는 단계
    를 포함하고,
    상기 TMD 함유층의 평균 두께를 계산하는 단계는, 상기 TMD 함유층의 마찰력 또는 자기력 중 적어도 하나를 포함하는 국부적 특성들에 기초하여 상기 TMD 함유층의 횡치수를 따라 취해진 상기 TMD 함유층의 국부적 두께들의 분포도를 생성하는 단계와, 상기 국부적 두께들의 분포도로부터 상기 TMD 함유층의 평균 두께를 계산하는 단계를 포함하는 방법.
  5. 삭제
  6. 제4항에 있어서,
    상기 반복 이후, 상기 TMD 함유층 위에 소스 콘택트를 형성하는 단계
    를 더 포함하는 방법.
  7. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 배치된 제1의 2D 물질층과, 상기 제1의 2D 물질층 위에 배치된 제2의 2D 물질층을 포함하는 복수의 2차원(2D) 물질층들로서, 상기 복수의 2D 물질층들 각각은 1개 분자 두께의 전이금속 디칼코게나이드(TMD) 물질층을 포함한 것인, 상기 복수의 2D 물질층들; 및
    상기 복수의 2D 물질층들의 일부분 상에 배치된 콘택트
    를 포함하고,
    상기 제1의 2D 물질층과 제2의 2D 물질층을 둘 다 포함하는 제1 복수의 2D 물질층들의 국부적 두께들의 표준 편차는, 상기 제1의 2D 물질층을 포함하되 제2의 2D 물질층을 포함하지 않는 제2 복수의 2D 물질층들의 국부적 두께들의 표준 편차보다 작으며,
    상기 제1 복수의 2D 물질층들의 국부적 두께들의 표준 편차의 계산에 이용되는 상기 제1 복수의 2D 물질층들의 평균 두께는, 상기 제1 복수의 2D 물질층들의 횡치수를 따라 취해진 상기 제1 복수의 2D 물질층들의 국부적 두께들의 분포도 - 상기 국부적 두께들의 분포도는 상기 제1 복수의 2D 물질층들의 마찰력 또는 자기력 중 적어도 하나를 포함하는 국부적 특성들에 기초하여 생성되는 것임 - 로부터 얻어진 것인 반도체 디바이스.
  8. 제7항에 있어서, 상기 TMD 물질층은 MoS2를 포함한 것인 반도체 디바이스.
  9. 제7항에 있어서, 상기 복수의 2D 물질층들의 두께는 4㎚ 내지 5㎚의 범위 내에 있는 것인 반도체 디바이스.
  10. 제7항에 있어서,
    게이트 전극과 게이트 유전체를 포함한 게이트 스택
    을 더 포함하며, 상기 게이트 스택은 상기 복수의 2D 물질층들을 등지고 있는, 상기 기판의 일측에 배치된 것인 반도체 디바이스.
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