CN114823688A - 半导体器件及其制备方法 - Google Patents

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CN114823688A CN202210370939.1A CN202210370939A CN114823688A CN 114823688 A CN114823688 A CN 114823688A CN 202210370939 A CN202210370939 A CN 202210370939A CN 114823688 A CN114823688 A CN 114823688A
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周文犀
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Abstract

本申请公开了一种半导体器件及其制备方法，所述半导体器件包括：叠层结构，包括沿着垂直于堆叠方向的第一方向设置的存储阵列结构和多个分区阶梯结构，其中，所述分区阶梯结构还包括沿着垂直于所述堆叠方向且与所述第一方向交叉的第二方向设置的第一分区阶梯结构和第二分区阶梯结构；以及第一墙结构，设置为沿着所述第一方向延伸并与所述第一分区阶梯结构接触，以电连接所述存储阵列结构和所述第一分区阶梯结构；以及第二墙结构，设置为沿着所述第二方向延伸并与所述第一墙结构电连接，使得所述第二分区阶梯结构经由所述第二墙结构与所述第一墙结构电连接。

Description

半导体器件及其制备方法
技术领域
本申请涉及半导体器件领域，更具体地，涉及半导体器件及其制备方法。
背景技术
半导体器件包括由栅极层和层间绝缘层交替堆叠形成的叠层结构，其中位于叠层结构中台阶区的字线接触部可实现栅极与外部电路的电连接。
然而，随着半导体器件集成度的提高以及堆叠层数的增加，台阶区的阶梯台阶上需要设置的结构数量日益增长，因此如何在实现字线接触部与栅极层的有效电连接的前提下，进一步降低阶梯台阶的尺寸是目前亟待解决的问题。
此外，在常规的半导体器件制备方法中，在栅极层的端部与字线接触部连接的过程中，可能会由于栅极层的厚度过薄而造成击穿。因此，如何有效避免上下相邻栅极层之间的字线桥接也是亟待解决的问题之一。
应当理解，该背景技术部分旨在部分地为理解该技术提供相关背景。然而，该背景技术部分也可以包括在本文中所公开的主题的相应有效申请日之前不属于相关领域的技术人员已知或理解的内容的一部分的观点、构思或认识。
发明内容
为了解决或部分解决上述问题，本申请的一方面提供了一种半导体器件，所述存储器包括：叠层结构，包括沿着垂直于堆叠方向的第一方向设置的存储阵列结构和多个分区阶梯结构，其中，所述分区阶梯结构还包括沿着垂直于所述堆叠方向且与所述第一方向交叉的第二方向设置的第一分区阶梯结构和第二分区阶梯结构；以及第一墙结构，设置为沿着所述第一方向延伸并与所述第一分区阶梯结构接触，以电连接所述存储阵列结构和所述第一分区阶梯结构；以及第二墙结构，设置为沿着所述第二方向延伸并与所述第一墙结构电连接，使得所述第二分区阶梯结构经由所述第二墙结构与所述第一墙结构电连接。
在本申请一个实施方式中，所述第一分区阶梯结构中的阶梯台阶与所述第二分区阶梯结构中的阶梯台阶位于沿所述堆叠方向的不同高度处。
在本申请一个实施方式中，所述半导体器件还包括多个第一栅极层和多个第二栅极层。所述多个第一栅极层包括位于所述第一分区阶梯结构上表面的第一顶面栅极层，以及位于所述第一分区阶梯结构非上表面的其它第一栅极层。所述多个第二栅极层包括位于所述第二分区阶梯结构上表面的第二顶面栅极层，以及位于所述第二分区阶梯结构非上表面的其它第二栅极层。
在本申请一个实施方式中，所述第一顶面栅极层沿所述堆叠方向的厚度大于所述其它第一栅极层；以及所述第二顶面栅极层沿所述堆叠方向的厚度大于所述其它第二栅极层。
在本申请一个实施方式中，所述第一栅极层包括沿所述第二方向与所述第二分区阶梯结构背离的第一栅极导电部分，以及沿所述第二方向与所述第二分区阶梯结构相邻的第一栅极牺牲部分。所述第二栅极层包括位于所述第二分区阶梯结构沿所述第二方向中部的第二栅极导电部分，以及位于所述第二分区阶梯结构沿所述第二方向两侧的第二栅极牺牲部分。
在本申请一个实施方式中，所述第一顶面栅极层不包括所述第一栅极牺牲部分。
在本申请一个实施方式中，所述第一顶面栅极层的第一栅极导电部分沿所述第二方向的长度大于所述其它第一栅极层的第一栅极导电部分；以及所述第二顶面栅极层的第二栅极导电部分沿所述第二方向的长度大于所述其它第二栅极层的第二栅极导电部分。
在本申请一个实施方式中，所述第一顶面栅极层的第一栅极牺牲部分和所述第二顶面栅极层的第二栅极牺牲部分的材料是变性氮化硅。
在本申请一个实施方式中，所述半导体器件还包括介质层，所述介质层位于所述分区阶梯结构的上方并为所述叠层结构提供平坦的上表面。
在本申请一个实施方式中，所述半导体器件还包括栅线间隙结构，所述栅线间隙结构沿所述第一方向延伸并贯穿所述堆叠结构，其中所述第二分区阶梯结构中的栅线间隙结构位于其沿所述第二方向的中间区域。
在本申请一个实施方式中，所述半导体器件还包括多个第一字线接触部，所述第一字线接触部贯穿所述介质层并延伸至所述第一顶面栅极层的第一栅极导电部分以与相应栅极层彼此连通，其中所述多个第一字线接触部下方对应于所述其它第一栅极层的栅极牺牲部分；以及多个第二字线接触部，所述第二字线接触部贯穿所述介质层并延伸至所述第二顶面栅极层的第二栅极导电部分以与相应栅极层彼此连通，其中所述多个第二字线接触部下方对应于所述其它第二栅极层的栅极牺牲部分。
在本申请一个实施方式中，所述半导体器件还包括多个第一字线接触部，所述第一字线接触部贯穿所述介质层和所述第一顶面栅极层的第一栅极导电部分以与相应栅极层彼此连通，并延伸至其下方的其它第一栅极层的栅极牺牲部分；以及多个第二字线接触部，所述第二字线接触部贯穿所述介质层和所述第二顶面栅极层的第二栅极导电部分以与相应栅极层彼此连通，并延伸至其下方的其它第二栅极层的栅极牺牲部分。
本申请的另一方面提供了一种存储系统，所述存储系统包括控制器以及包括上述半导体器件的存储器，其中，所述控制器耦合至所述存储器，并用于控制所述存储器进行数据存储。
本申请的又一方面提供了一种半导体器件的制备方法，所述方法可包括：沿着所述第一方向在所述台阶区形成多个分区阶梯结构，其中，所述分区阶梯结构还包括沿着垂直于所述堆叠方向且与所述第一方向交叉的第二方向设置的第一分区阶梯结构和第二分区阶梯结构；在所述台阶区布置沿着所述第一方向延伸并与所述第一分区阶梯结构接触的第一墙结构，以电连接所述存储阵列结构和所述第一分区阶梯结构；以及在所述台阶区布置沿着所述第二方向延伸并与所述第一墙结构相连接的第二墙结构，使得所述第二分区阶梯结构经由所述第二墙结构与所述第一墙结构电连接。
在本申请一个实施方式中，所述方法还包括在沿所述堆叠方向的不同高度处形成所述第一分区阶梯结构中的阶梯台阶与所述第二分区阶梯结构中的阶梯台阶。
在本申请一个实施方式中，对暴露于每个所述分区阶梯结构上表面的所述栅极牺牲层进行离子注入，以形成增厚的顶面栅极牺牲层。
在本申请一个实施方式中，所述方法还包括栅极置换，所述栅极置换包括：去除所述栅极牺牲层的一部分并在所形成的空间内填充导电材料以形成栅极层的栅极导电部分，并且所述栅极牺牲层中的未被去除的部分形成所述栅极层的栅极牺牲部分，其中，位于所述分区阶梯结构上表面的顶面栅极层的栅极导电部分沿所述第二方向的长度大于不位于所述分区阶梯结构上表面的其它栅极层的栅极导电部分。
在本申请一个实施方式中，所述栅极置换包括：在所述分区阶梯结构形成贯穿所述叠层结构并延伸至所述衬底的栅线间隙，其中，在所述第二分区阶梯结构中沿所述第二方向的中间区域形成所述栅线间隙；以及经由所述栅线间隙去除所述栅极牺牲层的一部分并在所形成的空间内填充导电材料。在本申请一个实施方式中，去除所述栅极牺牲层的一部分包括：采用湿法刻蚀工艺，以磷酸作为刻蚀剂去除所述栅极牺牲层的一部分。
在本申请一个实施方式中，在形成所述分区阶梯结构之后，所述方法还包括：在所述分区阶梯结构上方形成介质层，所述介质层为所述叠层结构提供平坦的上表面。
在本申请一个实施方式中，所述方法还包括：形成贯穿所述介质层并延伸至所述顶面栅极层的栅极导电部分的接触孔，并在所述接触孔内填充导电材料以形成与相应栅极层连通的字线接触部，其中，所述字线接触部下方对应于所述其它栅极层的栅极牺牲部分。
根据本申请一个实施方式提供的半导体器件及其制备方法，可通过在第一方向(即X方向)和第二方向(即Y方向)上均进行台阶分区，从而降低台阶区域在X方向上的尺寸，其中在Y方向上中间区域的分区阶梯台阶通过二维墙结构中的第二墙结构(即Y墙)间接电连接到第一墙结构(即X墙)，从而实现字线接触部的电流导通。此外，由于在台阶区设置有贯穿叠层结构并沿着第二方向延伸的第二墙结构，因而可增加台阶区的支撑以减少其中各种结构的应力形变。
根据本申请另一个实施方式提供的半导体器件及其制备方法，还可通过栅极置换过程中所保留的栅极牺牲层部分，以有效避免不同栅极层之间的字线桥接。
附图说明
通过参考以下附图对非限制性实施方式所作出的详细描述，本申请的其它特征、目的和优点将会变得更为显而易见。本申请的实施方式在附图的图示中以示例性的方式而非限制性的方式示出，在附图中，相同的附图标记指示类似的元件。其中：
图1是根据本申请一个实施方式的半导体器件的局部立体图。
图2是根据本申请一个实施方式的半导体器件的局部俯视图。
图3A和图3B分别是根据本申请一个实施方式的存储器沿着第一方向和第二方向截取的局部截面图。
图4是根据本申请一个实施方式的半导体器件的制备方法的流程图。
图5是根据本申请一个实施方式在衬底上形成叠层结构后所形成结构的局部截面图。
图6是根据本申请一个实施方式在叠层结构上定义出台阶区后所形成结构的局部俯视图。
图7A和图7B分别是根据本申请一个实施方式在台阶区形成分区阶梯结构后所形成结构沿着第一方向和第二方向截取的局部截面图。
图8A和图8B分别是根据本申请一个实施方式经离子注入后所形成结构沿着第一方向和第二方向截取的局部截面图。
图9A和图9B分别是根据本申请一个实施方式形成介质层后所形成结构沿着第一方向和第二方向截取的局部截面图。
图10A和图10B分别是根据本申请一个示例性实施方式去除栅极牺牲层后所形成结构沿着第一方向和第二方向截取的局部截面图。
图11A和图11B分别是根据本申请一个实施方式形成栅极层后所形成结构的沿着第一方向和第二方向截取的局部截面图。
图12A和图12B分别是根据本申请一个示例性实施方式形成字线接触部后所形成结构沿着第一方向和第二方向截取的局部截面图。
图13是根据本申请一个实施方式的存储系统的结构示意图。
应注意，在上述附图中所采用的不同图案，仅为了对各结构进行区分，并不一定意味着该结构由不同的材料成分制备而成。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。另外，在本申请中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。另外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。另外，当描述本申请的实施方式时，使用“可”表示“本申请一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
另外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其它元件的“下”侧上的元件将随之被定向在其它元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其它元件“下方”或“下面”的元件将随之被定向在其它元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
如本文所使用的，术语“层”指的是包括具有厚度的区域的材料部分。进一步地，层可以是均匀的或不均匀的连续结构的区域。层可以包含单个层或多个层。
如本文所使用的，术语“半导体器件”是指在横向地定向的衬底上具有垂直地定向的存储单元晶体管串(在本文中称为“存储串”)的半导体器件，使得存储串在相对于衬底的垂直方向上延伸。所述半导体器件可指三维存储器，也可指三维存储器中的一部分。如本文所使用的，术语“垂直的/垂直地”意指名义上垂直于衬底的横向表面。
下面将参考附图并结合实施方式来详细说明本申请。应注意，所有附图均为半导体器件的部分示图，并非是指半导体器件的完整结构。
本申请的一方面提供了一种半导体器件，图1至图3B示出了半导体器件的局部结构。其中，图1是根据本申请一个实施方式的具有分区阶梯结构和二维墙结构的半导体器件的局部立体图；图2是根据本申请一个实施方式的具有分区阶梯结构和二维墙结构的半导体器件的局部俯视图；图3A和图3B分别是根据本申请一个实施方式的存储器沿着第一方向和第二方向截取的局部截面图。
在本申请各个实施方式中，上述第一方向(即如图所示的X轴方向)垂直于堆叠方向，上述第二方向(即如图所示的Y轴方向)垂直于堆叠方向且与第一方向交叉，以及如图所示的Z轴方向为叠层结构的堆叠方向。
如图1至图3B所示，在本申请一个实施方式中，半导体器件可包括叠层结构200、第一分区阶梯结构310和第二分区阶梯结构320、以及第一墙结构410和第二墙结构420。
参考图2至图3B，半导体器件中的叠层结构200是通过在衬底上交替堆叠栅极牺牲层220和层间绝缘层210而形成的。例如，叠层结构200包括沿着X轴方向依次设置的第一存储阵列结构201、多个分区阶梯结构和第二存储阵列结构202。
参考图1和2，半导体器件还可包括第一墙结构410和第二墙结构420。第一墙结构410设置为沿着X轴方向延伸，并与第一分区阶梯结构310平行设置且直接接触，以电连接第一存储阵列结构201、第一分区阶梯结构310和第二存储阵列结构202。第二墙结构420设置沿着Y轴方向延伸并与第一墙结构410连接，使得第二分区阶梯结构320能够经由第二墙结构420与第一墙结构410电连接，从而进一步与存储阵列结构电连接。
再次参考图1和图3B，半导体器件中的分区阶梯结构还可包括沿着Y轴方向进一步分区而形成的第一分区阶梯结构310和第二分区阶梯结构320。如图示，第一分区阶梯结构310直接与第一墙结构410电连接，第二分区阶梯结构320经由第二墙结构420与第一墙结构410电连接。
如上所述，本申请提供的半导体器件通过在X轴和Y轴均进行台阶分区可减小X轴方向上的阶梯台阶的长度，并且通过二维墙结构来实现Y轴方向上的第二分区阶梯结构与核心区存储阵列之间的电连接。因而，本申请提供的半导体器件可在不影响其结构性能的前提下降低阶梯台阶在X轴方向的尺寸，从而可提高台阶区的空间利用率。此外，二维的墙结构还可增加台阶区的支撑以减少其中各种结构的应力形变。
在本申请一个示例性实施方式中，如图3B所示，各个第一分区阶梯结构310可包括多个第一阶梯台阶510，并且各个第二分区阶梯结构320可包括多个第二阶梯台阶520。作为示例，第一分区阶梯结构中310的第一阶梯台阶510与第二分区阶梯结构320中的第二阶梯台阶520可位于沿堆叠方向的不同高度处。
在本申请一个示例性实施方式中，如图3B所示，半导体器件还可包括栅极层230。栅极层230可包括多个第一栅极层和多个第二栅极层。多个第一栅极层可包括位于第一分区阶梯结构310上表面的第一顶面栅极层231T，以及位于所述第一分区阶梯结构310非上表面的其它第一栅极层231N。多个第二栅极层可包括位于所述第二分区阶梯结构320上表面的第二顶面栅极层232T，以及位于第二分区阶梯结构320非上表面的其它第二栅极层232N。
作为示例，第一顶面栅极层231T沿堆叠方向的厚度可大于其它第一栅极层231N。类似地，第二顶面栅极层232T沿堆叠方向的厚度也可大于其它第二栅极层232N。在本申请一个示例性实施方式中，如图3B所示，第一栅极层231可包括沿Y轴方向与第二分区阶梯结构320背离的第一栅极导电部分231-1，以及沿Y轴方向与第二分区阶梯结构320相邻的第一栅极牺牲部分231-2。第二栅极层232可包括位于第二分区阶梯结构320沿Y轴方向中部的第二栅极导电部分232-1，以及位于第二分区阶梯结构320沿Y轴方向两侧的第二栅极牺牲部分232-2。可见，第一栅极牺牲部分231-2和第二栅极牺牲部分232-2是予以保留的部分栅极牺牲层。由于存在未被置换的部分栅极牺牲层，在形成接触孔即使发生过刻蚀，也可避免不同栅极层之间的字线桥接，提高了器件良率和可靠性。
在本申请另一个示例性实施方式中，如图3B所示，位于第一分区阶梯结构310上表面的第一顶面栅极层231T还可不包括第一栅极牺牲部分。换言之，在栅极置换时，位于第一分区阶梯结构310上表面的第一顶面栅极牺牲层可被全部置换为导电部分。
应当注意的是，虽然在图3B中示出了第一顶面栅极层231T仅包括栅极导电部分，但是其仅为示例性的，第一顶面栅极层231T还可包括栅极牺牲部分，也即在在栅极置换时并未去不置换为导电部分，而是保留有绝缘的栅极牺牲部分。
在本申请一个示例性实施方式中，第一顶面栅极层231T的第一栅极导电部分沿Y轴方向的长度可大于其它第一栅极层231N的第一栅极导电部分。类似地，第二顶面栅极层232T的第二栅极导电部分沿Y轴方向的长度可大于其它第二栅极层232N的第二栅极导电部分。
作为示例，其它第一栅极层231N的第一栅极牺牲部分231-2和其它第二栅极层232N的第二栅极牺牲部分232-2的材料可选用氮化硅。相应地，第一顶面栅极层231T的第一栅极牺牲部分231-2和第二顶面栅极层232T的第二栅极牺牲部分232-2的材料是变性氮化硅。由于变性氮化硅的刻蚀速率约为正常氮化硅的两至三倍，从而使得顶面栅极层的栅极牺牲部分可长于其它栅极层的栅极牺牲部分。
在本申请一个示例性实施方式中，如图3B所示，半导体器件还可包括介质层600。介质层600设置在分区阶梯结构上方并为叠层结构200提供平坦的上表面。
在本申请一个示例性实施方式中，如图3B所示，半导体器件还可包括栅线间隙700。栅线间隙结构700沿第一方向延伸并贯穿堆叠结构200，以用于进行栅极置换等操作。第二分区阶梯结构中的栅线间隙结构700可位于其沿Y轴方向的中间区域。
在本申请一个示例性实施方式中，如图3B所示，半导体器件还可包括虚拟沟道结构800。虚拟沟道结构800设置于分区阶梯结构中并贯穿叠层结构200，以在栅极置换时为台阶提供应力支撑。
在本申请一个示例性实施方式中，如图3B所示，半导体器件还可包括多个第一字线接触部900-1和多个第二字线接触部900-2。多个第一字线接触部900-1可贯穿介质层600并延伸至各个第一顶面栅极层231T的第一栅极导电部分231-1，并与相应栅极层一一对应且彼此连通。第一字线接触部900-1下方对应于其它第一栅极层231N的栅极牺牲部分231-2。多个第二字线接触部900-2可贯穿介质层600并延伸至各个第二顶面栅极层232T的第二栅极导电部分232-1，并与相应栅极层一一对应且彼此连通。第二字线接触部900-2下方对应于其它第二栅极层232N的栅极牺牲部分232-2。
作为另一示例，第一字线接触部900-1和第二字线接触部900-2还可贯穿顶面栅极层的栅极导电部分并延伸至其下方的其它栅极层的栅极牺牲部分。由于第一顶面栅极层231T和第二顶面栅极层232T的第一栅极导电部分沿Y轴方向的长度大于其它第一栅极层231N和其它第二栅极层232N的第二栅极导电部分，因此，这种半导体器件结构使得在字线接触孔形成时即使发生过刻蚀，由于其下方对应的是绝缘的栅极牺牲部分，也不会与相邻字线桥接。
本申请的另一方面还提供了一种半导体器件的制备方法1000，图4示出了制备方法1000的流程图。如图4所示，半导体器件的制备方法1000可包括以下步骤：
步骤S1，在衬底上交替堆叠栅极牺牲层和层间绝缘层以形成叠层结构；
步骤S2，沿着垂直于堆叠方向的第一方向在叠层结构上定义出存储阵列区和台阶区；
步骤S3，沿着第一方向在台阶区形成多个分区阶梯结构，每个分区阶梯结构包括多个阶梯台阶，并将该分区阶梯结构沿着第二方向进一步分区以形成第一分区阶梯结构和第二分区阶梯结构；
步骤S4，在台阶区布置沿着第一方向延伸并与第一分区阶梯结构接触的第一墙结构，以电连接存储阵列结构和第一分区阶梯结构；以及在台阶区布置沿着第二方向延伸并与第一墙结构电连接的第二墙结构，使得第二分区阶梯结构经由第二墙结构与第一墙结构电连接。
下面将结合图5至图12详细说明上述制备方法1000各个步骤的具体工艺。
步骤S1
图5是根据本申请一个实施方式在衬底100上形成叠层结构200后所形成结构的局部截面图。
如图5所示，在步骤S1，在衬底100上形成包括多个堆叠层的叠层结构200，其中每个堆叠层包括一对栅极牺牲层220和层间绝缘层210。
在本申请一个示例性实施方式中，步骤S1可进一步包括：步骤S1-1：制备衬底100(参见图5)；步骤S1-2：在衬底100上形成叠层结构200(参见图5)。
如图5所示，在步骤S1-1，用于支撑在其上的器件结构的衬底100可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，依次设置多个由不同材料制备的层而形成。衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
在本申请一个实施方式中，衬底100可以是复合衬底100，例如包括依次形成的基底(未示出)、衬底100半导体层(未示出)以及衬底100阻隔层(未示出)等。衬底100半导体层可以例如是多晶硅层。例如，在衬底100半导体层中，可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，另外，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。此外，衬底100阻隔层可设置在衬底100的最外侧，并可包括单层、多层或合适的复合层。作为一种选择，在衬底100阻隔层为复合层时，可包括电介质材料、半导体材料和导电材料中的任意一个或多个。
如图5所示，在步骤S1-2，可在衬底100上形成叠层结构200。例如，可采用多个薄膜沉积工艺在衬底100的表面形成叠层结构200，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。
叠层结构200可包括多对彼此交替堆叠的层间绝缘层210和栅极牺牲层220。在一些实施方式中，层间绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成层间绝缘层210和栅极牺牲层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作层间绝缘层，而氮化硅层可以用作栅极牺牲层。随后可刻蚀掉栅极牺牲层，并用包括导电材料的导体层替换牺牲堆叠层。
此外，随着半导体器件存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在叠层结构200的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的层间绝缘层210和栅极牺牲层220。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的双叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或双叠层结构的基础上进行后续制备工艺。
需注意的是，在存储器制备工艺完成后衬底100通常会被去除，以与外围电路芯片或其它器件相结合。外围电路芯片以及两器件的结合工艺(例如，键合工艺)等制备工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。
步骤S2
图6是根据本申请一个实施方式在叠层结构200上定义出台阶区300后所形成结构的俯视图。
叠层结构可包括：用于形成存储阵列的存储阵列区；以及用于形成阶梯结构的台阶区，并且台阶区通过形成字线接触部与存储阵列中的栅极层一一对应连接导通。台阶区可位于叠层结构的中心位置，并且还可处于叠层结构的一侧边缘或多侧边缘。
如图6所示，台阶区300可位于叠层结构200的中心位置。例如，存储阵列区包括第一存储阵列区和第二存储阵列区，台阶区300位于第一存储阵列区与第二存储阵列区之间。作为示例，处于中心位置的台阶区300还可包括依次设置的第一连接区、第二连接区以及第三连接区(未示出)，作为一种选择，可仅在第二连接区中形成阶梯结构，而在位于第二连接区两侧的第一连接区和第三连接区中不形成阶梯结构。
如图6所示，在步骤S2，可在叠层结构200上定义出台阶区300。例如，可在叠层结构200的顶面上形成刻蚀掩膜层，该刻蚀掩膜层可例如是光刻胶层。可利用旋涂工艺等设置光刻胶层，并采用光刻胶层对叠层结构200进行图案化。然而，本领域人员应理解，图6所示的叠层结构200中所设置的其他图案仅为了方便理解台阶区300的定位，在实际制备工艺中还未形成其他结构。
更具体地，可首先利用光刻技术将掩膜版中的图案转移至光刻胶层。作为一种选择，刻蚀掩膜层也可为硬掩膜(Hard Mask)，硬掩膜例如可以是氮化硅、氧化硅、碳氧化硅和氮氧化硅中的至少一种或任意组合形成的复合层，本申请对此不作限定。
步骤S3
图7A和图7B是根据本申请一个实施方式在台阶区300形成分区阶梯结构后所形成结构沿着第一方向截取的局部截面图；以及图7B是根据本申请一个实施方式在台阶区300形成分区阶梯结构后所形成结构沿着第二方向截取的局部截面图。
如图7A和图7B所示，在步骤S3，在台阶区300形成多个分区阶梯结构，该分区阶梯结构还可包括第一分区阶梯结构310和第二分区阶梯结构320。例如，可采用不同的分区板在两个正交方向上通过执行多个“修整-刻蚀”循环形成第一分区阶梯结构310和第二分区阶梯结构320。第一分区阶梯结构310和第二分区阶梯结构320可沿着衬底100所在平面内两个交叉方向(诸如第一方向和第二方向)上都形成有阶梯台阶。台阶区还可具有不同的分区(例如3分区、4分区或者更多分区等)。
每个分区阶梯结构可包括多个阶梯台阶500。例如，每个第一分区阶梯结构310可包括多个阶梯台阶510，以及每个第二分区阶梯结构320可包括多个阶梯台阶520。阶梯台阶500的形成工艺可采用任何合适的刻蚀工艺，例如包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合。每个阶梯台阶可至少包括一个层级，而每个层级从上至下依次包括栅极牺牲层220和层间绝缘层210。或者，每个阶梯台阶可至少包括一个层级，而每个层级从上至下依次包括层间绝缘层210和栅极牺牲层220。例如，可通过湿法刻蚀或干法刻蚀去依次除层间绝缘层210显露的至少一部分，以暴露出下方的栅极牺牲层220的至少一部分，从而形成多个阶梯台阶。
在本申请一个实施方式中，可在沿堆叠方向的不同高度处形成第一分区阶梯结构310中的阶梯台阶510与第二分区阶梯结构320中的阶梯台阶520。
步骤S4
图1和图2分别是根据本申请一个实施方式形成第一墙结构410和第二墙结构420后所形成结构的立体图和俯视图。
如图1和图2所示，在步骤S4，可在台阶区300布置沿着第一方向延伸并与第一分区阶梯结构310接触的第一墙结构410，以电连接存储阵列结构和第一分区阶梯结构310。此外，还可在台阶区300布置沿着第二方向延伸并与第一墙结构410电连接的第二墙结构420，使得第二分区阶梯结构320中的阶梯台阶520经由第二墙结构420与第一墙结构410电连接，从而与核心区的存储阵列结构连接。
参考图1和图2，第一墙结构410沿着第一方向延伸，并与第一分区阶梯结构310直接接触。例如，第一方向可以是X轴方向。第一墙结构410可以是在通过蚀刻修剪工艺形成阶梯结构的过程中完整保留的部分堆叠结构，第一墙结构410可与叠层结构200的层数和堆叠顺序相同。
第二墙结构420沿着Y轴方向延伸，并与第一墙结构410交叉连接。例如，Y轴方向可垂直于X轴方向。第二墙结构420可以是在通过蚀刻修剪工艺形成阶梯结构的过程中完整保留的部分堆叠结构，第二墙结构420可与叠层结构200的层数和堆叠顺序相同。
再次参考图1可见，第一分区阶梯结构310直接与第一墙结构410电连接，第二分区阶梯结构320经由第二墙结构420与第一墙结构410电连接，通过二维字线接触部实现电流导通，从而有效地降低了第一方向上的阶梯台阶长度，提高了台阶区的空间利用率。
此外，通过在台阶区300中布置贯穿叠层结构并沿着第一方向延伸的第一墙结构410以及贯穿叠层结构并沿着第二方向延伸的第二墙结构420，可增加台阶区300在第一方向和第一方向上的支撑效果，从而减少其中各种结构的应力形变，有利于提高半导体器件的良率和可靠性。
应注意的是，虽然在图1和图2中示出了包括多个第一墙结构410和多个第二墙结构420的半导体器件。然而，本申请不限于此，取决于实际应用，半导体器件中还可包括一个第一墙结构410和/或一个第二墙结构420。
图8A是根据本申请一个实施方式经离子注入后所形成结构的沿着第一方向截取的局部截面图；以及图8B是根据本申请一个实施方式经离子注入后所形成结构的沿着第二方向截取的局部截面图。图9A是根据本申请一个示例性实施方式在阶梯台阶500上方形成介质层600后所形成结构沿着第一方向截取的局部截面图；以及图9B是根据本申请一个示例性实施方式在阶梯台阶500上方形成介质层600后所形成结构沿着第二方向截取的局部截面图。图10A是根据本申请一个实施方式去除栅极牺牲层220后所形成结构沿着第一方向截取的局部截面图；以及图10B是根据本申请一个实施方式去除栅极牺牲层220后所形成结构沿着第二方向截取的局部截面图。图11A是根据本申请一个实施方式形成栅极层230后所形成结构沿着第一方向截取的局部截面图；以及图11B是根据本申请一个实施方式形成栅极层230后所形成结构沿着第二方向截取的局部截面图。图12A是根据本申请一个实施方式形成字线接触部900后所形成结构沿着第一方向截取的局部截面图；以及图12B是根据本申请一个实施方式形成字线接触部900后所形成结构沿着第二方向截取的局部截面图。
如图8A和图8B所示，在本申请一个示例性实施方式中，可对栅极牺牲层220暴露的上表面进行离子注入处理，使得其暴露的上表面发生变性，并且形成增厚的顶面栅极牺牲层220T。
根据本申请一个示例性实施方式，所述方法1000还可包括栅极置换。栅极置换可包括：去除栅极牺牲层220的一部分并在所形成的空间内填充导电材料以形成栅极层230的栅极导电部分230-1，并且栅极牺牲层220中未被去除的部分220-1形成栅极层230的栅极牺牲部分230-2。其中，位于分区阶梯结构上表面的顶面栅极层230T的栅极导电部分沿第二方向的长度大于不位于分区阶梯结构上表面的其它栅极层230N的栅极导电部分。作为示例，栅极牺牲层220的材料可以是SiN，层间绝缘层210的材料可以是氧化硅基。在这种情况下，可对位于每个阶梯台阶顶面的SiN所暴露的上表面进行离子注入，使得所暴露的SiN发生变性。针对特定的刻蚀剂(例如，磷酸)，变性SiN与常规SiN的刻蚀速率差异较大，例如，变性SiN的刻蚀速率可达到常规SiN的2-3倍。这种特性将有利于后续栅极置换时保留栅极牺牲层的部分，以保证形成接触孔的工艺窗。
如图9A至图11B所示，在本申请一个示例性实施方式中，去除栅极牺牲层并在所形成的空间内填充导电材料以形成栅极层，其中位于每个阶梯台阶顶面下方的栅极牺牲层的部分予以保留。上述工艺步骤还可进一步包括：在阶梯台阶500上方形成介质层600；形成贯穿叠层结构200并延伸至衬底100的栅线间隙700；去除栅极牺牲层220的一部分；以及填充导电材料以形成栅极层230。
如图9A和图9B所示，可在阶梯台阶500上方形成介质层600。介质层600可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺形成。介质层600可以是氧化物或者氧化硅基材料等，例如基于TEOS的氧化硅(TESO-basedSiO2)。作为一种选择，介质层600也可为多层结构。此外，还可进一步采用化学机械研磨等工艺对介质层600的表面进行平坦化处理，使得介质层600可为后续工艺提供基本平坦的表面。
如图10A和图10B所示，可在分区阶梯结构形成贯穿叠层结构200并延伸至衬底100的栅线间隙700，并经由栅线间隙700去除栅极牺牲层220的一部分。作为示例，可在第二分区阶梯结构中沿Y轴方向的中间区域形成栅线间隙700。作为示例，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成栅线间隙700。然后，可将栅线间隙700作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构200中的栅极牺牲层220。作为示例，栅线间隙700还可与虚拟沟道孔、接触孔一起形成。
如图11A和图11B所示，可采用导电材料填充去除栅极牺牲层220所形成的空间以形成栅极层230。作为示例，在去除栅极牺牲层220后，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。
作为示例，在使用导电材料进行填充之前，还可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在去除栅极牺牲层220形成的空间内壁上形成阻隔层(未示出)。例如，阻隔层可以是高介电常数介质层。进一步地，还可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在层间绝缘层210与栅极层230之间或在介质层与栅极层230之间形成粘合层(未示出)。例如，粘合层可以是氮化钛TiN层。
再次参考图11A和图11B，在本申请一个示例性实施方式中，还可在叠层结构200的台阶区300形成虚拟沟道结构800，以便为去除栅极牺牲层的操作提供结构支撑。
虚拟沟道结构800贯穿叠层结构200并延伸至衬底100。虚拟沟道结构800可包括虚拟沟道孔以及设置于虚拟沟道孔中的填充介质层。例如，可先通过光刻和蚀刻工艺在台阶区300形成贯穿叠层结构并延伸至衬底100的虚拟沟道孔；然后通过ALD沉积工艺在虚拟沟道孔中填充填绝缘材料(例如，氮化硅基材料)，从而形成虚拟沟道结构。
作为示例，虚拟沟道孔还可以与接触孔一起形成，然后再分别填充绝缘材料和导电材料。
如图12A和图12B所示，在本申请一个示例性实施方式中，形成字线接触部900的方法可例如包括：在台阶区300形成贯穿介质层600并延伸至顶面栅极层230T的栅极导电部分230-1的接触孔以形成接触孔910；以及采用导电材料填充接触孔910以形成与栅极层230连通的字线接触部900。字线接触部900下方对应于其它栅极层230N的栅极牺牲部分230-2。
作为示例，可采用深孔刻蚀工艺，例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，在台阶区300形成贯穿介质层600的接触孔910，其中接触孔910可进一步暴露阶梯台阶500下方其它栅极层230N的栅极牺牲部分230-2。可以看出，在本申请的半导体器件的制备方法中，由于每个阶梯台阶500对应于其它栅极层230N的栅极牺牲部分230-2，因此即使在形成接触孔时发生过刻蚀，也可避免不同栅极层之间的字线桥接。
在形成接触孔910之后，可通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料对其进行填充，从而形成字线接触部900。例如，导电材料可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合。在一些实施方式中，当制备字线接触部900时，可在沉积另一导电材料之前沉积导电材料(例如，氮化钛TiN)层作为接触层。
由于在上文中描述半导体器件时涉及的内容和结构可完全或部分地适用于在这里描述的半导体器件的制备方法1000，因此与其相关或相似的内容不再赘述。
尽管在此描述了半导体器件的示例性制备方法和结构，但可以理解，一个或多个特征可以从该半导体器件的结构中被省略、替代或者增加。例如，形成半导体器件与外围电路之间的连接触点等。此外，所举例的各层的材料仅仅是示例性。
在上文中描述了本申请的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本申请。但正如本领域的技术人员能够理解的那样，可不按照这些特定的细节来实现本申请。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。
本申请又一方面提供了一种存储系统2000。图13是根据本申请一个实施方式的存储系统2000结构示意图。
如图13所示，在本申请的一个实施方式中，存储系统2000可包括存储器2100和控制器2200。存储器2100可与上文中任意实施方式的所描述的存储器相同，本申请对此不再赘述。存储系统2000可以是二维存储系统或者三维存储系统，下面以三维存储系统为例进行说明。
三维存储系统2000可包括三维存储器2100、控制器2200和主机2300。三维存储器2100可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。控制器2200可通过通道CH控制三维存储器2100，并且三维存储器2100可响应于来自主机2300的请求基于控制器2200的控制而执行操作。三维存储器2100可通过通道CH从控制器2200接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器2100可对由地址选择的区域执行与命令相对应的内部操作。
在一些实施方式中，三维存储系统可被实施为诸如通用闪存存储(UFS)装置、固态硬盘(SSD)、MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡、SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本申请提供外围电路、存储器和存储系统，由于设置了本申请提供的半导体结构，因而具有与所述半导体结构相同的有益效果，在此不做赘述。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (20)

1.一种半导体器件，其特征在于，所述半导体器件包括：
叠层结构，包括沿着垂直于堆叠方向的第一方向设置的存储阵列结构和多个分区阶梯结构，其中，所述分区阶梯结构还包括沿着垂直于所述堆叠方向且与所述第一方向交叉的第二方向设置的第一分区阶梯结构和第二分区阶梯结构；以及
第一墙结构，设置为沿着所述第一方向延伸并与所述第一分区阶梯结构接触，以电连接所述存储阵列结构和所述第一分区阶梯结构；以及
第二墙结构，设置为沿着所述第二方向延伸并与所述第一墙结构电连接，使得所述第二分区阶梯结构经由所述第二墙结构与所述第一墙结构电连接。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第一分区阶梯结构中的阶梯台阶与所述第二分区阶梯结构中的阶梯台阶位于沿所述堆叠方向的不同高度处。
3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括：
多个第一栅极层，包括：位于所述第一分区阶梯结构上表面的第一顶面栅极层，以及位于所述第一分区阶梯结构非上表面的其它第一栅极层；以及
多个第二栅极层，包括：位于所述第二分区阶梯结构上表面的第二顶面栅极层，以及位于所述第二分区阶梯结构非上表面的其它第二栅极层。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第一顶面栅极层沿所述堆叠方向的厚度大于所述其它第一栅极层；以及
所述第二顶面栅极层沿所述堆叠方向的厚度大于所述其它第二栅极层。
5.根据权利要求3所述的半导体器件，其特征在于，
所述第一栅极层，包括沿所述第二方向与所述第二分区阶梯结构背离的第一栅极导电部分，以及沿所述第二方向与所述第二分区阶梯结构相邻的第一栅极牺牲部分；以及
所述第二栅极层，包括位于所述第二分区阶梯结构沿所述第二方向中部的第二栅极导电部分，以及位于所述第二分区阶梯结构沿所述第二方向两侧的第二栅极牺牲部分。
6.根据权利要求5所述的半导体器件，其特征在于，所述第一顶面栅极层不包括所述第一栅极牺牲部分。
7.根据权利要求5或6所述的半导体器件，其特征在于，
所述第一顶面栅极层的第一栅极导电部分沿所述第二方向的长度大于所述其它第一栅极层的第一栅极导电部分；以及
所述第二顶面栅极层的第二栅极导电部分沿所述第二方向的长度大于所述其它第二栅极层的第二栅极导电部分。
8.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：
栅线间隙结构，所述栅线间隙结构沿所述第一方向延伸并贯穿所述堆叠结构，其中所述第二分区阶梯结构中的栅线间隙结构位于其沿所述第二方向的中间区域。
9.根据权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括：
多个第一字线接触部，贯穿所述介质层并延伸至各个第一顶面栅极层的第一栅极导电部分，其中所述多个第一字线接触部下方对应于所述其它第一栅极层的栅极牺牲部分；以及
多个第二字线接触部，贯穿所述介质层并延伸至各个第二顶面栅极层的第二栅极导电部分，其中所述多个第二字线接触部下方对应于所述其它第二栅极层的栅极牺牲部分。
10.根据权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括：
多个第一字线接触部，贯穿所述介质层和所述第一顶面栅极层的第一栅极导电部分，并延伸至其下方的其它第一栅极层的栅极牺牲部分；以及
多个第二字线接触部，贯穿所述介质层和所述第二顶面栅极层的第二栅极导电部分，并延伸至其下方的其它第二栅极层的栅极牺牲部分。
11.一种存储系统，其特征在于，所述存储系统包括：
控制器；以及
存储器，包括根据权利要求1至10中任一项所述的半导体器件，
其中，所述控制器耦合至所述存储器，并用于控制所述存储器进行数据存储。
12.一种半导体器件的制备方法，其特征在于，所述方法包括：
在衬底上交替堆叠栅极牺牲层和层间绝缘层以形成叠层结构，所述叠层结构包括沿着垂直于堆叠方向的第一方向设置的存储阵列区、台阶区；
沿着所述第一方向在所述台阶区形成多个分区阶梯结构，其中，所述分区阶梯结构还包括沿着垂直于所述堆叠方向且与所述第一方向交叉的第二方向设置的第一分区阶梯结构和第二分区阶梯结构；
在所述台阶区布置沿着所述第一方向延伸并与所述第一分区阶梯结构接触的第一墙结构，以电连接所述存储阵列结构和所述第一分区阶梯结构；以及
在所述台阶区布置沿着所述第二方向延伸并与所述第一墙结构相连接的第二墙结构，使得所述第二分区阶梯结构经由所述第二墙结构与所述第一墙结构电连接。
13.根据权利要求12所述的方法，其特征在于，所述方法还包括：
在沿所述堆叠方向的不同高度处形成所述第一分区阶梯结构中的阶梯台阶与所述第二分区阶梯结构中的阶梯台阶。
14.根据权利要求13所述的方法，其特征在于，所述方法还包括：
对暴露于每个所述分区阶梯结构上表面的所述栅极牺牲层进行离子注入，以形成增厚的顶面栅极牺牲层。
15.根据权利要求14所述的方法，其特征在于，对所述栅极牺牲层进行离子注入包括：
所述栅极牺牲层采用氮化硅，并且其所暴露的上表面经离子注入后变化为变性氮化硅。
16.根据权利要求13所述的方法，其特征在于，所述方法还包括栅极置换，所述栅极置换包括：
去除所述栅极牺牲层的一部分并在所形成的空间内填充导电材料以形成栅极层的栅极导电部分，并且所述栅极牺牲层中的未被去除的部分形成所述栅极层的栅极牺牲部分，
其中，位于所述分区阶梯结构上表面的顶面栅极层的栅极导电部分沿所述第二方向的长度大于不位于所述分区阶梯结构上表面的其它栅极层的栅极导电部分。
17.根据权利要求16所述的方法，其特征在于，所述栅极置换包括：
在所述分区阶梯结构形成贯穿所述叠层结构并延伸至所述衬底的栅线间隙，其中，在所述第二分区阶梯结构中沿所述第二方向的中间区域形成所述栅线间隙，以及
经由所述栅线间隙去除所述栅极牺牲层的一部分并在所形成的空间内填充导电材料。
18.根据权利要求16所述的方法，其特征在于，去除所述栅极牺牲层的一部分包括：
采用湿法刻蚀工艺，以磷酸作为刻蚀剂去除所述栅极牺牲层的一部分。
19.根据权利要求16所述的方法，其特征在于，在形成所述分区阶梯结构之后，所述方法还包括：
在所述分区阶梯结构上方形成介质层。
20.根据权利要求19所述的方法，其特征在于，所述方法还包括：
形成贯穿所述介质层并延伸至所述顶面栅极层的栅极导电部分的接触孔，并在所述接触孔内填充导电材料以形成与相应栅极层连通的字线接触部，
其中，所述字线接触部下方对应于所述其它栅极层的栅极牺牲部分。
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