JP2022108157A - 半導体装置 - Google Patents

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Abstract

【課題】抵抗素子から所望の出力電圧が得られる信頼性の高い半導体装置を提供する。【解決手段】本実施形態によれる半導体装置は、第１導電型の半導体基板を備える。第２導電型の第１不純物拡散層は、半導体基板の表面領域に設けられている。抵抗素子は、半導体基板の表面領域において第１不純物拡散層の内側に設けられた第１導電型の第２不純物拡散層からなる。トランジスタは、抵抗素子の入力部にゲートが接続され、第１不純物拡散層にソースが接続され、入力部の電圧よりも高い電圧源にドレインが接続されている。電流源は、ソースに接続される。【選択図】図４

Description

本実施形態は、半導体装置に関する。
ＮＡＮＤ型フラッシュメモリ等の半導体装置において、微細化のためにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の上方にメモリセルアレイを設けた構造を有する場合がある。ＣＭＯＳ回路は、電源回路に不純物拡散層からなる分圧回路を備える場合がある。
しかし、分圧回路の抵抗素子の入力電圧の変化によって、不純物拡散層と基板との間に順バイアスが印加されると、分圧回路から所望の出力電圧が得られなくなるおそれがある。この場合、ＣＭＯＳ回路の信頼性を低下させる原因となる。
特開２０１６－０６２９０１号公報
分圧回路から所望の電圧が得られる信頼性の高い半導体装置を提供する。
本実施形態によれる半導体装置は、第１導電型の半導体基板を備える。第２導電型の第１不純物拡散層は、半導体基板の表面領域に設けられている。抵抗素子は、半導体基板の表面領域において第１不純物拡散層の内側に設けられた第１導電型の第２不純物拡散層からなる。トランジスタは、抵抗素子の入力部にゲートが接続され、第１不純物拡散層にソースが接続され、入力部の電圧よりも高い電圧源にドレインが接続されている。電流源は、ソースに接続される。
第１実施形態に係る半導体記憶装置を例示する模式斜視図。 積層体を示す模式平面図。 ３次元構造のメモリセルを例示する模式断面図。 ３次元構造のメモリセルを例示する模式断面図。 第１実施形態に係る半導体記憶装置を例示する模式平面図。 メモリセルアレイの下に設けられているＣＭＯＳ回路の一部を示す断面図。 図４に示す抵抗分圧回路の等価回路図。 トランジスタＴｒを有さない抵抗分圧回路の動作を示すグラフ。 本実施形態による抵抗分圧回路の動作を示すグラフ。 第２実施形態による抵抗分圧回路の構成例を示す概略断面図。 第３実施形態による抵抗分圧回路の構成例を示す回路図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１Ａは、第１実施形態に係る半導体記憶装置１００ａを例示する模式斜視図である。図１Ｂは、積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。図２Ａ及び図２Ｂのそれぞれは、３次元構造のメモリセルを例示する模式断面図である。図３は、第１実施形態に係る半導体記憶装置１００ａを例示する模式平面図である。
図１Ａ～図３に示すように、第１実施形態に係る半導体記憶装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリでよい。しかし、本実施形態は、半導体記憶装置以外の半導体装置にも適用可能である。
半導体記憶装置１００ａは、基体部１と、積層体２と、深いスリットＳＴ（板状部３）と、浅いスリットＳＨＥ（板状部４）と、複数の柱状部ＣＬとを含む。
基体部１は、基板１０、層間絶縁膜１１、導電層１２及び半導体部１３を含む。層間絶縁膜１１は、基板１０上に設けられている。導電層１２は、層間絶縁膜１１上に設けられている。半導体部１３は、導電層１２上に設けられている。
基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。ＣＭＯＳ回路は、埋込みソース層ＢＳＬの下方に設けられ、基板１０上に設けられている。層間絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ２）を含み、トランジスタＴｒを絶縁する。層間絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続された配線である。導電層１２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体部１３は、例えば、シリコンを含む。シリコンの導電型は、例えば、ｎ型である。半導体部１３の一部は、アンドープのシリコンを含んでいてもよい。
導電層１２および半導体部１３は、一体の第１導電膜として電気的に接続されており、メモリセルアレイ（図２の２ｍ）の共通ソース電極（埋込みソース層）として機能する。従って、導電層１２および／または半導体部１３は、埋込みソース層ＢＳＬとも呼ぶ。
積層体２は、基板１０の上方に設けられており、導電層１２および半導体部１３（埋込みソース層ＢＳＬ）に対してＺ方向に位置する。積層体２は、Ｚ方向に沿って複数の電極膜２１及び複数の絶縁層２２を交互に積層して構成されている。電極膜２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、電極膜２１同士を絶縁する。電極膜２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、エアギャップであってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物（ＳｉＯ２）を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。
電極膜２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁層２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体記憶装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、Ｘ方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。板状部３は、深いスリットＳＴ内に設けられている（図１Ｂ）。板状部３は、例えば、少なくとも絶縁物を含む。この絶縁物は、例えば、シリコン酸化物である。板状部３は、絶縁物によって積層体２と電気的に絶縁されつつ、埋込みソース層ＢＳＬと電気的に接続された導電物を含んでいてもよい。浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥ内には、例えば、板状部４が設けられている（図１Ｂ）。板状部４は、例えば、シリコン酸化物である。
図１Ｂに示すように、積層体２は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。
図３に示すように、メモリセルアレイ２ｍは、セル領域（Cell）及びタップ領域（Tap）を含む。階段部分２ｓは、階段領域（Staircase）を含む（図３）。タップ領域は、例えば、セル領域と階段領域との間に設けられている。図３には図示しないが、タップ領域は、セル領域どうしの間に設けられていてもよい。階段領域は、複数の配線３７ａが設けられる領域である。タップ領域は、配線３７ｂ及び３７ｃが設けられる領域である。配線３７ａ～３７ｃのそれぞれは、例えば、Ｚ方向に延びる。配線３７ａは、それぞれ、例えば、電極膜２１と電気的に接続される。配線３７ｂは、例えば、導電層１２と電気的に接続される。配線３７ｃは、例えば、配線１１ａと電気的に接続される。
図１Ｂに示す２つの板状部３によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。板状部４は、ブロック内に設けられている。板状部３と板状部４との間の積層体２は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。
複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び埋込みソース層ＢＳＬ内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。半導体ボディ２１０は、埋込みソース層ＢＳＬと電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、セル領域（Cell）に設けられている（図３）。
図２Ａ及び図２Ｂに示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。電極膜２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜２１と絶縁層２２との間、及び、電極膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、電極膜２１とブロック絶縁膜２１ａとの密着性を向上させる。
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。半導体ボディ２１０は、埋込みソース層ＢＳＬと電気的に接続される。
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図２Ａ及び図２Ｂに示すように、電極膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
図３の複数の柱状部ＣＬＨＲのそれぞれは、積層体２内に設けられたホールＨＲ内に設けられている。ホールＨＲは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて設けられている。柱状部ＣＬＨＲのそれぞれは、少なくとも絶縁物５を含む。絶縁物５は、例えば、シリコン酸化物である。また、柱状部ＣＬＨＲのそれぞれは、柱状部ＣＬと同じ構造であっても良い。柱状部ＣＬＨＲのそれぞれは、例えば、階段領域（Staircase）及びタップ領域（Tap）に設けられている。柱状部ＣＬＨＲは、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。複数の柱状部ＣＬＣ４を、積層体２のタップ領域（Tap）、絶縁膜３２及び絶縁膜３１内に形成する。柱状部ＣＬＣ４のそれぞれは、配線３７ｃを含む。配線３７ｃは、絶縁物３６ｃによって積層体２から電気的に絶縁されている。配線３７ｃは、配線１１ａ等のいずれかに電気的に接続されている。
柱状部ＣＬ、即ち、メモリホールＭＨは、平面レイアウトにおいて、Ｙ方向に隣接する２つのスリットＳＴ間に、六方最密配置のように配置されている。浅いスリットＳＨＥは、図３に示すように、一部の柱状部ＣＬの上に重複するように設けられている。浅いスリットＳＨＥの下にある柱状部ＣＬは、メモリセルを構成しない。
図１Ａの半導体部１３は、例えば、ｎ型の半導体層１３１と、ｎ型の半導体層１３２と、ｎ型もしくはアンドープの半導体層１３３と、を含む。半導体層１３１は、導電層１２と接する。半導体層１３２は、半導体層１３１及び半導体ボディ２１０のそれぞれと接する。例えば、半導体層１３２は、メモリ膜２２０が除去された部分に延在し、半導体ボディ２１０に接する。また、半導体層１３２は、Ｘ－Ｙ平面において、半導体ボディ２１０を囲むように設けられる。半導体層１３３は、半導体層１３２と接する。
半導体記憶装置１００ａは、半導体部１４を、さらに含む。半導体部１４は、積層体２と半導体部１３との間に位置している。半導体部１４は、半導体層１３４を含む。半導体層１３４は、絶縁層２２のうち、半導体部１３に最も近い絶縁層２２ｂと、絶縁膜２ｇとの間に設けられている。半導体層１３４の導電型は、例えば、ｎ型である。半導体層１３４は、例えば、ソース側選択ゲートＳＧＳとして機能する。
図４は、メモリセルアレイ２ｍの下に設けられているＣＭＯＳ回路の一部を示す断面図である。図４では、電源等に使用される抵抗分圧回路３００の一例を示す。図５は、図４に示す抵抗分圧回路３００の等価回路図である。
抵抗分圧回路３００は、半導体基板３１０と、ＳＴＩ３０５と、複数のウェル拡散層３２１～３２３と、複数の抵抗素子Ｒ１～Ｒ３と、トランジスタＴｒと、電流源ＣＳと、配線層３４０～３４４とを備えている。
半導体基板３１０には、例えば、第１導電型としてのｐ－型のシリコン基板が用いられる。半導体基板３１０の表面領域には、素子分離領域としてのＳＴＩ（Sallow Trench Isolation）３０５が設けられており、ＳＴＩ３０５がそれ以外の領域をアクティブエリアとして規定している。ＳＴＩ３０５には、例えば、シリコン酸化膜等の絶縁膜が用いられている。
第２導電型の第１不純物拡散層としてｎ－型ウェル拡散層３２１～３２３が、半導体基板３１０の表面領域のアクティブエリアに設けられている。複数のウェル拡散層３２１～３２３は、例えば、ヒ素、燐等のｎ型不純物を半導体基板３１０の表面領域に導入することによって形成されている。尚、ｎ－、ｐ－の“－”は、比較的低い不純物濃度を示し、ｎ＋、ｐ＋の“＋”は比較的高い不純物濃度を示している。
抵抗素子Ｒ１～Ｒ３は、第１導電型の第２不純物拡散層としてのｐ＋型不純物拡散層によって構成されている。抵抗素子Ｒ１～Ｒ３は、ウェル拡散層３２１～３２３のそれぞれに対応して設けられている。抵抗素子Ｒ１～Ｒ３は、半導体基板３１０の表面領域において、それぞれウェル拡散層３２１～３２３の内側に設けられている。従って、抵抗素子Ｒ１～Ｒ３のそれぞれの周囲には、ウェル拡散層３２１～３２３が設けられており、ウェル拡散層３２１～３２３は、抵抗素子Ｒ１～Ｒ３と半導体基板３１０との間に介在する。抵抗素子Ｒ１～Ｒ３は、例えば、ボロン等のｐ型不純物を半導体基板３１０の表面領域に導入することによって形成されている。
複数の抵抗素子Ｒ１～Ｒ３は、入力部ＩＮと低電圧源としてのグランドＧＮＤとの間に配線層３４１～３４３を介して直列に接続され、チェーン抵抗を構成している。直列接続される抵抗素子Ｒ１～Ｒ３の個数は、任意でよい。グランドＧＮＤの電位は、例えば、Ｖｓｓである。
配線層３４０～３４４は、図４において概略的に示されているが、半導体基板３１０上に設けられた多層配線層で構成されている。多層配線層の複数の配線層には、例えば、銅等の導電性金属が用いられる。多層配線層の配線層間には、例えば、シリコン酸化膜等の層間絶縁膜が設けられている。
抵抗素子Ｒ１は、ウェル拡散層３２１内に設けれており、その一端は、入力部ＩＮおよびトランジスタＴｒのゲート電極Ｇに接続されている。抵抗素子Ｒ１の他端は、配線層３４１を介して抵抗素子Ｒ２の一端およびウェル拡散層３２２に接続されている。
抵抗素子Ｒ２は、ウェル拡散層３２２内に設けれており、その一端は、抵抗素子Ｒ１の他端およびウェル拡散層３２２に接続されている。抵抗素子Ｒ２の他端は、配線層３４２を介して抵抗素子Ｒ３の一端およびウェル拡散層３２３に接続されている。
抵抗素子Ｒ３は、ウェル拡散層３２３内に設けれており、その一端は、抵抗素子Ｒ２の他端およびウェル拡散層３２３に接続されている。抵抗素子Ｒ３の他端は、配線層３４３を介してグランドＧＮＤに接続されている。
トランジスタＴｒは、例えば、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。また、トランジスタＴｒは、デプレッション型トランジスタであり、閾値電圧が負値となっている。例えば、トランジスタＴｒの閾値電圧は、－Ｖｔであるとする。トランジスタＴｒのチャネル領域ＣＨには、例えば、ｎ型不純物が導入されていている。ゲート電極Ｇに不純物を導入して、トランジスタＴｒをデプレッション型にしてもよい。
トランジスタＴｒのゲート電極Ｇは、配線層３４０を介して入力部ＩＮおよび抵抗素子Ｒ１の一端に接続されている。トランジスタＴｒのドレインＤは、ｎ＋型不純物拡散層であり、電圧源ＶＳに接続されている。トランジスタＴｒのソースＳは、ｎ＋型不純物拡散層であり、配線層３４４を介して、定電流源ＣＳおよびウェル拡散層３２１に接続されている。定電流源ＣＳは、トランジスタＴｒのソースＳとグランドＧＮＤとの間に接続されている。定電流源ＣＳは、所定の電流をトランジスタＴｒからグランドＧＮＤへ流す。
図５に示すように、直列に接続された抵抗素子Ｒ１～Ｒ３は、入力部ＩＮの電圧Ｖｉｎｐｕｔを分圧して必要な電圧を生成するために用いられる。例えば、電圧Ｖｉｎｐｕｔは、出力ＯＵＴ１として用いられる。抵抗素子Ｒ１と抵抗素子Ｒ２との間のノード電圧は、出力ＯＵＴ２として用いられる。抵抗素子Ｒ２と抵抗素子Ｒ３との間のノード電圧は、出力ＯＵＴ３として用いられる。
このとき、トランジスタＴｒは、ソースフォロワ回路として機能する。ゲート電極Ｇの入力部ＩＮの電圧Ｖｉｎｐｕｔに追従してソースＳの電圧を変化させる。トランジスタＴｒのゲートＧの電圧がＶｉｎｐｕｔである場合、トランジスタＴｒのソースＳの電圧は、Ｖｉｎｐｕｔ＋｜Ｖｔ｜となる。即ち、トランジスタＴｒは、デプレッション型トランジスタであり、閾値電圧が負値であるので、抵抗素子Ｒ１の周囲のウェル拡散層３２１にＶｉｎｐｕｔ＋｜Ｖｔ｜を印加することができる。よって、ウェル拡散層３２１には、入力部ＩＮの電圧Ｖｉｎｐｕｔよりも閾値電圧の絶対値だけ高いバイアス電圧（Ｖｉｎｐｕｔ＋｜Ｖｔ｜）が印加されることになる。このように、トランジスタＴｒは、ウェル拡散層３２１にバイアス電圧（Ｖｉｎｐｕｔ＋｜Ｖｔ｜）を印加するバイアス回路として機能する。一方、抵抗素子Ｒ１の一端には、配線層３４０を介して入力部ＩＮの電圧Ｖｉｎｐｕｔが印加される。従って、トランジスタＴｒが設けられていることによって、ウェル拡散層３２１の電圧（Ｖｉｎｐｕｔ＋Ｖｔ）は、抵抗素子Ｒ１に印加される電圧ＶｉｎｐｕｔよりもトランジスタＴｒの閾値電圧の絶対値｜Ｖｔ｜だけ高い電圧に維持される。これにより、ｎ－型のウェル拡散層３２１とｐ＋型の抵抗素子Ｒ１とのｐｎ接合部には、逆バイアスが印加され、順バイアスは印加されない。従って、抵抗素子Ｒ１からウェル拡散層３２１へのリーク電流が抑制され、入力部ＩＮからの電流は、抵抗素子Ｒ１および配線層３４１を通って抵抗素子Ｒ２へ流れることができる。その結果、抵抗素子Ｒ１が充分に分圧抵抗素子として機能することができる。
例えば、入力部ＩＮの電圧Ｖｉｎｐｕｔが９ボルトから３ボルトに急激に低下した場合であっても、ウェル拡散層３２１の電圧は、電圧Ｖｉｎｐｕｔに追従して、（９＋Ｖｔ）ボルトから（３＋Ｖｔ）ボルトへ変化する。従って、ウェル拡散層３２１の電圧は、抵抗素子Ｒ１の電圧よりも｜Ｖｔ｜だけ高い状態を維持する。このように、入力部ＩＮの電圧Ｖｉｎｐｕｔが急激に低下しても、ウェル拡散層３２１と抵抗素子Ｒ１との間のｐｎ接合部には、順バイアスは印加されない。これにより、抵抗素子Ｒ１からウェル拡散層３２１へのリーク電流が抑制され、抵抗素子Ｒ１が充分に分圧抵抗素子として機能することができ、半導体記憶装置１００ａの信頼性が向上する。
第１実施形態において、トランジスタＴｒは、入力部ＩＮに接続されている（入力部ＩＮに最も近い）抵抗素子Ｒ１に対応するウェル拡散層３２１のみに接続され、バイアス電圧（Ｖｉｎｐｕｔ＋｜Ｖｔ｜）を印加している。ウェル拡散層３２２、３２３には、バイアス回路（トランジスタ）は設けられていない。これは、抵抗素子Ｒ１～Ｒ３のうち抵抗素子Ｒ１が入力部ＩＮから最も大きな電圧変化（例えば、Ｖ１－Ｖ２）を受けるからである。抵抗素子Ｒ２、Ｒ３には、分圧された電圧（ＯＵＴ２、ＯＵＴ３）が印加されるため、抵抗素子Ｒ２、Ｒ３の入力側の一端の電圧変化は、抵抗素子Ｒ１の入力側の一端の電圧の変化よりも小さい。
また、抵抗分圧回路３００をアナログ回路に利用した場合では、抵抗素子Ｒ１～Ｒ３の抵抗比が重要となる場合がある。この場合、抵抗素子Ｒ１～Ｒ３の抵抗値の電圧依存性を抑制する必要がある。抵抗の電圧依存性は、ｎ－型のウェル拡散層３２１とｐ＋型の抵抗素子Ｒ１とのｐｎ接合部に印加される逆バイアス電圧の大きさに依存する。逆バイアス電圧をｐｎ接合部に印加すると、ｐｎ接合部に空乏層が生じる。ｐ＋型の抵抗素子Ｒ１～Ｒ３に広がる空乏層の分だけ、抵抗素子Ｒ１～Ｒ３の抵抗値が大きくなる。従って、リーク電流の抑制だけでなく、逆バイアス電圧による抵抗素子Ｒ１～Ｒ３の抵抗値の変化も抑制することが好ましい。
そこで、本実施形態では、ウェル拡散層３２１～３２３の電圧を、電圧Ｖｉｎｐｕｔよりも閾値電圧の絶対値｜Ｖｔ｜だけ持ち上げる。これにより、ｐｎ接合部における順バイアス状態を回避しつつ、ｐｎ接合部に必要最低限の逆バイアス電圧を印加して、抵抗素子Ｒ１～Ｒ３の抵抗の変化も抑制している。即ち、抵抗素子Ｒ１～Ｒ３の抵抗値は、電圧Ｖｉｎｐｕｔの変化によってあまり変わらない。これにより、本実施形態による抵抗分圧回路３００は、アナログ回路においても有利である。
図６Ａは、トランジスタＴｒを有さない抵抗分圧回路の動作を示すグラフである。縦軸は、電圧Ｖｉｎｐｕｔ、ウェル拡散層３２１の電圧Ｖｗｅｌｌ１または抵抗素子Ｒ１の電圧Ｖｒ１を示す。横軸は、時間を示す。
もし、図６Ａに示すように、トランジスタＴｒが設けられていない場合、即ち、ソースフォロワ回路が設けられていない場合、ウェル拡散層３２１は入力部ＩＮに接続される。よって、ウェル拡散層３２１の電圧Ｖｗｅｌｌ１は、入力部ＩＮの電圧Ｖｉｎｐｕｔとほぼ等しくなっている。この場合、電圧ＶｉｎｐｕｔがＶ１からＶ２（Ｖ２＜Ｖ１）へ低下したとき（ｔ０～ｔ２）、ウェル拡散層３２１の電圧Ｖｗｅｌｌ１は、入力部ＩＮの電圧ＶｉｎｐｕｔとともにＶ１からＶ２へ低下する。このとき、抵抗素子Ｒ１の電圧Ｖｒ１は、入力部ＩＮの電圧Ｖｉｎｐｕｔの低下開始時点ｔ０から遅延して低下開始する。従って、ｔ１～ｔ３の期間に示すように、抵抗素子Ｒ１の電圧Ｖｒ１が、電圧Ｖｉｎｐｕｔ、即ち、ウェル拡散層３２１の電圧Ｖｗｅｌｌ１よりも大きくなる場合がある。この場合、ウェル拡散層３２１と抵抗素子Ｒ１との間のｐｎ接合部に順バイアスが印加され、リーク電流が抵抗素子Ｒ１からウェル拡散層３２１へ流れてしまう。尚、ウェル拡散層３２１と抵抗素子Ｒ１との間のｐｎ接合部に順バイアスが印加されるか否かは、入力部ＩＮの電圧Ｖｉｎｐｕｔの変化の傾きや電圧Ｖｉｎｐｕｔの変化の大きさにも依存する。
図６Ｂは、本実施形態による抵抗分圧回路３００の動作を示すグラフである。本実施形態では、ウェル拡散層３２１の電圧Ｖｗｅｌｌ１は、上述の通り、トランジスタＴｒのソースフォロワ回路の機能により、入力部ＩＮの電圧ＶｉｎｐｕｔよりもトランジスタＴｒの閾値電圧｜Ｖｔ｜だけ高い電圧（Ｖｉｎｐｕｔ＋｜Ｖｔ｜）に設定される。これにより、入力部ＩＮの電圧ＶｉｎｐｕｔがＶ１からＶ２へ低下しても（ｔ０～ｔ２）、ウェル拡散層３２１の電圧Ｖｗｅｌｌ１は、電圧（Ｖ１＋｜Ｖｔ｜）から（Ｖ２＋｜Ｖｔ｜）へ低下する。このように、ウェル拡散層３２１の電圧Ｖｗｅｌｌ１は、入力部ＩＮの電圧Ｖｉｎｐｕｔよりも｜Ｖｔ｜だけ高くなっているので、電圧Ｖｗｅｌｌ１は、抵抗素子Ｒ１の電圧Ｖｒ１よりも高い状態を常時維持する。従って、ウェル拡散層３２１と抵抗素子Ｒ１との間のｐｎ接合部には順バイアスが印加されず、リーク電流が抵抗素子Ｒ１からウェル拡散層３２１へ流れることを抑制することができる。その結果、本実施形態による抵抗分圧回路３００は、抵抗素子Ｒ１～Ｒ３から所望の出力電圧ＯＵＴ１～ＯＵＴ３を出力することができる。
尚、電圧Ｖｉｎｐｕｔの変化が大きく、かつ、その変化の傾きが大きい場合には、トランジスタＴｒの閾値電圧の絶対値｜Ｖｔ｜をそれに合わせて大きくし、ウェル拡散層３２１と抵抗素子Ｒ１との間のｐｎ接合部に順バイアスが印加されないようにすればよい。
（第２実施形態）
図７は、第２実施形態による抵抗分圧回路３００の構成例を示す概略断面図である。第２実施形態によれば、ＳＴＩ３０５が省略されている。
ＳＴＩ３０５が設けられていなくても、ウェル拡散層３２１～３２３が充分に電気的に分離されている場合には、ＳＴＩ３０５は敢えて設ける必要はない。これにより、抵抗分圧回路３００のレイアウト面積を小さくすることができる。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図８は、第３実施形態による抵抗分圧回路３００の構成例を示す回路図である。第３実施形態では、入力部ＩＮに最も近いウェル拡散層３２１だけでなく、それに続くウェル拡散層３２２、３２３にもバイアス回路（トランジスタＴｒ２、Ｔｒ３）が設けられている。
ウェル拡散層３２１に接続されたトランジスタＴｒ１は、第１実施形態のトランジスタＴｒと同じ構成であるのでその説明を省略する。
トランジスタＴｒ２のゲート電極Ｇは、抵抗素子Ｒ１と抵抗素子Ｒ２との間に接続されている。トランジスタＴｒ２のドレインＤは、ｎ＋型不純物拡散層であり、電圧源ＶＳに接続されている。トランジスタＴｒ２のソースＳは、ｎ＋型不純物拡散層であり定電流源ＣＳおよびウェル拡散層３２２に接続されている。
トランジスタＴｒ２は、ソースフォロワ回路として機能する。トランジスタＴｒ２も、デプレッション型トランジスタであり、閾値電圧が負値である。よって、抵抗素子Ｒ２の周囲のウェル拡散層３２２にＯＵＴ２の電圧よりも閾値電圧の絶対値だけ高いバイアス電圧（ＯＵＴ２の電圧＋｜Ｖｔ２｜）が印加されることになる。このように、トランジスタＴｒは、ウェル拡散層３２１にバイアス電圧を印加するバイアス回路として機能する。
一方、抵抗素子Ｒ２の一端には、ＯＵＴ２の電圧が印加される。従って、トランジスタＴｒ２が設けられていることによって、ウェル拡散層３２２の電圧は、抵抗素子Ｒ２に印加される電圧よりもトランジスタＴｒ２の閾値電圧の絶対値だけ高い電圧（ＯＵＴ２の電圧＋｜Ｖｔ２｜）に維持される。これにより、ウェル拡散層３２２と抵抗素子Ｒ２とのｐｎ接合部に、順バイアスが印加されることを抑制できる。従って、抵抗素子Ｒ２からウェル拡散層３２２へのリーク電流が抑制され、抵抗素子Ｒ２が充分に分圧抵抗素子として機能することができる。
トランジスタＴｒ３のゲート電極Ｇは、抵抗素子Ｒ２と抵抗素子Ｒ３との間に接続されている。トランジスタＴｒ３のドレインＤは、ｎ＋型不純物拡散層であり、電圧源ＶＳに接続されている。トランジスタＴｒ３のソースＳは、ｎ＋型不純物拡散層であり定電流源ＣＳおよびウェル拡散層３２３に接続されている。
トランジスタＴｒ３も、ソースフォロワ回路として機能する。トランジスタＴｒ３も、デプレッション型トランジスタであり、閾値電圧が負値である。よって、抵抗素子Ｒ３の周囲のウェル拡散層３２３に、ＯＵＴ２の電圧よりも閾値電圧の絶対値だけ高いバイアス電圧（ＯＵＴ３の電圧＋｜Ｖｔ３｜）が印加されることになる。このように、トランジスタＴｒ３は、ウェル拡散層３２３にバイアス電圧を印加するバイアス回路として機能する。
一方、抵抗素子Ｒ３の一端には、ＯＵＴ３の電圧が印加される。従って、トランジスタＴｒ３が設けられていることによって、ウェル拡散層３２３の電圧は、抵抗素子Ｒ３に印加される電圧よりもトランジスタＴｒ３の閾値電圧の絶対値だけ高い電圧（ＯＵＴ３の電圧＋｜Ｖｔ３｜）に維持される。これにより、ウェル拡散層３２３と抵抗素子Ｒ３とのｐｎ接合部に、順バイアスが印加されることを抑制できる。従って、抵抗素子Ｒ３からウェル拡散層３２３へのリーク電流が抑制され、抵抗素子Ｒ３が充分に分圧抵抗素子として機能することができる。
トランジスタＴｒ１～Ｔｒ３は、デプレッション型トランジスタであればよく、それらの閾値電圧は等しくてもよいし、互いに相違させてもよい。
例えば、入力部ＩＮの電圧Ｖｉｎｐｕｔの変化に伴って、出力ＯＵＴ２、ＯＵＴ３の電圧も大きく変化する場合、第３実施形態が有効である。
尚、入力部ＩＮの電圧Ｖｉｎｐｕｔの変化に伴って、出力ＯＵＴ２の電圧は大きく変化するが、出力ＯＵＴ３の電圧はさほど大きく変化しない場合、トランジスタＴｒ３を省略して、トランジスタＴｒ１、Ｔｒ２のみ設けてもよい。
上記実施形態において、トランジスタＴｒには、ｎ型デプレッション型トランジスタを用いている。しかし、半導体基板３１０、ウェル拡散層３２１～３２３、抵抗素子Ｒ１～Ｒ３の導電型を変更し、電圧Ｖｉｎｐｕｔ、Ｖｓｕｐ、グランドＧＮＤの電圧の大小関係を逆にすれば、トランジスタＴｒには、ｐ型デプレッション型トランジスタを用いてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ａ 半導体記憶装置、３００ 抵抗分圧回路、３１０ 半導体基板、３０５ ＳＴＩ、３２１～３２３ ウェル拡散層、Ｒ１～Ｒ３ 抵抗素子、Ｔｒ トランジスタ、ＣＳ 電流源、３４０～３４４ 配線層

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板の表面領域に設けられた第２導電型の第１不純物拡散層と、
    前記半導体基板の表面領域において前記第１不純物拡散層の内側に設けられた第１導電型の第２不純物拡散層からなる抵抗素子と、
    前記抵抗素子の入力部にゲートが接続され、前記第１不純物拡散層にソースが接続され、前記入力部の電圧よりも高い電圧源にドレインが接続されたトランジスタと、
    前記ソースに接続された電流源と、を備える半導体装置。
  2. 前記トランジスタは、デプレッション型トランジスタである、請求項１に記載の半導体装置。
  3. 複数の前記抵抗素子が前記半導体基板の表面領域に設けられ、
    前記複数の抵抗素子は直列接続されている、請求項１または請求項２に記載の半導体装置。
  4. 前記トランジスタの前記ソースおよび前記ドレインは、第２導電型である、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１不純物拡散層の電圧は、前記入力部の電圧よりも前記トランジスタの閾値電圧の絶対値だけ高い、請求項１から請求項４のいずれか一項に記載の半導体装置。
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