CN106981494B - 三维半导体存储装置 - Google Patents

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Abstract

提供了三维(3D)半导体存储装置。三维(3D)半导体存储装置可以包括：基底，包括单元阵列区和连接区；电极结构，包括在基底的表面上竖直地且交替地堆叠的多个第一电极和多个第二电极，沿与基底的表面平行的第一方向延伸并且可以包括在连接区上的阶梯结构；第一串选择电极和第二串选择电极，在电极结构上沿第一方向延伸并且沿与基底的表面平行且与第一方向垂直的第二方向彼此分隔开。第一串选择电极和第二串选择电极可以均包括在单元阵列区上的电极部分和在连接区上从电极部分沿第一方向延伸的焊盘部分。焊盘部分在第二方向上的宽度可以与对应的电极部分在第二方向上的宽度不同。

Description

三维半导体存储装置
本申请要求于2016年1月15日提交到韩国知识产权局的第10-2016-0005548号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思的实施例涉及三维(3D)半导体装置，更具体地，涉及高度集成的3D半导体存储装置。
背景技术
半导体装置可以被高度集成以提供优异的性能和低的制造成本。半导体装置的集成度可以直接影响半导体装置的成本，从而可使得需求高度集成的半导体装置。传统的二维(2D)或平面半导体装置的集成度可主要由单位存储单元占据的面积来确定。因此，传统的2D半导体装置的集成度会受到形成精细图案的技术的影响。然而，由于会需要极其昂贵的设备来形成精细图案，所以2D半导体装置的集成度可以不断增加，但仍可能有限。因此，已经开发出三维(3D)半导体存储装置以改善上述限制。3D半导体存储装置可以包括三维布置的存储单元。
发明内容
根据发明构思的一些实施例，可以提供能够提高集成密度的三维(3D)半导体存储装置。
根据发明构思的一些实施例，可以提供三维(3D)半导体存储装置。3D半导体存储装置可以包括包含单元阵列区和连接区的基底。3D半导体存储装置可以包括电极结构，所述电极结构包括在基底的表面上竖直地且交替地堆叠的多个第一电极和多个第二电极。电极结构可以沿与基底的所述表面平行的第一方向延伸。电极结构可以包括在连接区上的阶梯结构。3D半导体存储装置可以包括在电极结构上沿第一方向延伸的第一串选择电极和第二串选择电极。第一串选择电极和第二串选择电极可以沿与基底的所述表面平行并与第一方向垂直的第二方向彼此分隔开。第一串选择电极和第二串选择电极可以均包括在单元阵列区上的电极部分和在连接区上并从电极部分沿第一方向延伸的焊盘部分。焊盘部分在第二方向上的宽度可以与对应的电极部分在第二方向上的宽度不同。
根据发明构思的一些实施例，可以提供三维(3D)半导体存储装置。3D半导体存储装置可以包括包含单元阵列区和连接区的基底。3D半导体存储装置可以包括在基底的表面上的电极结构。电极结构可以沿与基底的所述表面平行的第一方向延伸并且可以包括多个竖直堆叠的电极。所述多个竖直堆叠的电极中的最上面的竖直堆叠的电极可以是虚设电极。3D半导体存储装置可以包括在电极结构上沿第一方向延伸的第一串选择电极和第二串选择电极。第一串选择电极和第二串选择电极可以沿与基底的所述表面平行并与第一方向垂直的第二方向彼此分隔开。3D半导体存储装置可以包括在第一串选择电极与第二串选择电极之间的隔离绝缘图案。隔离绝缘图案可以贯穿虚设电极。隔离绝缘图案可以包括在单元阵列区上沿第一方向延伸的线形部分和在连接区上从线形部分延伸的弯曲部分。弯曲部分可以相对于线形部分弯曲。隔离绝缘图案在第一方向上的长度可以比虚设电极在第一方向上的长度短，并且可以比第一串选择电极和第二串选择电极在第一方向上的长度长。
根据发明构思的一些实施例，可以提供三维(3D)半导体存储装置。3D半导体存储装置可以包括包含单元阵列区和连接区的基底。3D半导体存储装置可以包括电极结构，所述电极结构包括在基底的表面上竖直地且交替地堆叠的第一电极和第二电极。电极结构可以沿与基底的所述表面平行的第一方向延伸并且可以包括在连接区上的阶梯结构。第一电极中的任一第一电极可以包括在连接区上的第一焊盘区。第一焊盘区可以通过邻近的第二电极暴露。第二电极中的任一第二电极可以包括在连接区上的第二焊盘区。第二焊盘区可以通过邻近的第一电极暴露。第二电极中的任一第二电极的第二焊盘区可以沿与基底的所述表面平行且与第一方向垂直的第二方向邻近于第一电极中的相应的第一电极的第一焊盘区。电极结构的最上层可以包括最上面的第二电极。最上面的第二电极的第二焊盘区的宽度可以大于第二电极中的其它第二电极的第二焊盘区的宽度。
根据发明构思的一些实施例，可以提供三维(3D)半导体存储装置。3D半导体存储装置可以包括包含单元阵列区和连接区的基底。3D半导体存储装置可以包括在基底的表面上沿与基底的所述表面平行的第一方向延伸的第一电极结构和第二电极结构。第一电极结构和第二电极结构可以沿与基底的所述表面平行且与第一方向垂直的第二方向彼此分隔开。第一电极结构和第二电极结构中的每个可以包括在基底上竖直地且交替地堆叠的第一电极和第二电极。3D半导体存储装置可以包括在第一电极结构上沿第一方向延伸的第一对串选择电极。3D半导体存储装置可以包括在第二电极结构上沿第一方向延伸的第二对串选择电极。3D半导体存储装置可以包括在第一电极结构和第二电极结构之间沿第一方向延伸的共源结构。串选择电极中的每个可以包括：电极部分，包括基本一致的宽度并且在单元阵列区上沿第一方向延伸；焊盘部分，在连接区上从电极部分沿第一方向延伸并且包括与电极部分的宽度不同的宽度。第一对串选择电极和第二对串选择电极可以相对于共源结构镜面对称。
根据发明构思的一些实施例，可以提供三维(3D)半导体存储装置。3D半导体存储装置可以包括包含单元阵列区和连接区的基底。3D半导体存储装置可以包括在单元阵列区中的多个竖直沟道。3D半导体存储装置可以包括多个第一电极，所述多个第一电极在基底的表面上沿与基底的所述表面垂直的第一方向竖直地堆叠并且沿与第一方向垂直的第二方向从单元阵列区延伸到连接区。
3D半导体存储装置可以在第一方向上包括在第一电极之间的多个第二电极。第二电极可以沿第二方向从单元阵列区延伸到连接区。第二电极中的任一第二电极可以在连接区上包括通过距基底远的邻近的第一电极暴露的焊盘区。
3D半导体存储装置可以包括在第一电极中的最上面的第一电极上的虚设电极。虚设电极可以沿第二方向从单元阵列区延伸到连接区。
3D半导体存储装置可以包括在虚设电极上的第一串选择电极。第一串选择电极可以沿第二方向从单元阵列区延伸到连接区。3D半导体存储装置可以包括在第一串选择电极上的第二串选择电极。第二串选择电极可以邻近于第一串选择电极沿第二方向从单元阵列区延伸到连接区。
3D半导体存储装置可以包括使第一串选择电极和第二串选择电极分开并且贯穿虚设电极的隔离绝缘图案。隔离绝缘图案可以包括在第二方向上的长度，所述长度比第一串选择电极和第二串选择电极在第二方向上的长度长且比虚设电极在第二方向上的长度短。隔离绝缘图案可以从单元阵列区延伸到连接区，并且可以延伸到虚设电极的焊盘区中。
附图说明
考虑到附图和所附的详细描述，发明构思将变得更加清楚。
图1是根据发明构思的一些实施例的3D半导体存储装置的部分的示意性框图。
图2是根据发明构思的一些实施例的3D半导体存储装置的部分的示意性电路图。
图3和图4是示出根据发明构思的一些实施例的3D半导体存储装置的部分的平面图。
图5是示出根据发明构思的一些实施例的3D半导体存储装置的电极结构的部分的透视图。
图6和图7是分别沿图3的线I-I'和线II-II'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的部分。
图8是沿图4的线III-III'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的部分。
图9是图6的部分'A'的放大视图。
图10A、图10B和图10C是示出根据发明构思的一些实施例的3D半导体存储装置的电极结构中包括的电极的平面图。
图10D是示出根据发明构思的一些实施例的3D半导体存储装置的隔离绝缘图案的平面图。
图11至图16是示出根据发明构思的一些实施例的3D半导体存储装置的部分的平面图。
图17是示出图16中所示的3D半导体存储装置的虚设电极的平面图。
图18是沿图4的线III-III'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的部分。
图19是图18的部分'B'的放大视图。
图20是沿图4的线III-III'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的部分。
图21至图24是示出根据发明构思的一些实施例的形成3D半导体存储装置的电极结构的方法的透视图。
具体实施方式
在此解释并举例说明的本发明构思的各方面的示例性实施例包括它们的互补对应装置。在整个说明书中，同样的附图标记或同样的附图标志指示同样的元件。
图1是根据发明构思的一些实施例的3D半导体存储装置的部分的示意性框图。
参照图1，3D半导体存储装置可以包括单元阵列区CAR和外围电路区。外围电路区可以包括行解码器区ROW DCR、页缓冲器区PBR、列解码器区COL DCR和控制电路区。在一些实施例中，连接区CNR可以设置在例如单元阵列区CAR与行解码器区ROW DCR之间。
包括多个存储单元的存储单元阵列可以设置在单元阵列区CAR中。在一些实施例中，存储单元阵列可以包括三维布置的存储单元、字线和位线。字线和位线可以电连接到存储单元。
用于选择存储单元阵列的字线的行解码器可以设置在行解码器区ROW DCR中，互连结构可以设置在连接区CNR中。互连结构可以包括将存储单元阵列和行解码器彼此电连接的接触塞和互连件。行解码器可以响应于地址信号来选择存储单元阵列的字线中的一条字线。行解码器可以响应于控制电路的控制信号来将第一字线电压和第二字线电压分别提供到选择的字线和未选择的字线。
用于感测存储在存储单元中的数据的页缓冲器可以设置在页缓冲器区PBR中。根据操作模式，页缓冲器可以临时存储将要存储在存储单元中的数据并且/或者可以感测存储在存储单元中的数据。页缓冲器可以在编程操作模式中用作写入驱动电路并且可以在读取操作模式中用作感测放大器电路。
连接到存储单元阵列的位线的列解码器可以设置在列解码器区COL DCR中。列解码器可以在页缓冲器和外部装置(例如，存储器控制器)之间提供数据传输路径。
图2是根据发明构思的一些实施例的3D半导体存储装置的部分的示意性电路图。
参照图2，根据一些实施例的3D半导体存储装置的单元阵列可以包括共源线CSL、多条位线BL0至BL2以及连接在共源线CSL与位线BL0至BL2之间的多个单元串CSTR。
位线BL0至BL2可被二维地布置，多个单元串CSTR可以并联连接到每条位线BL0至BL2。单元串CSTR可以共同连接到共源线CSL。换言之，多个单元串CSTR可以设置在一条共源线CSL与多条位线BL0至BL2之间。共源线CSL可以设置为多条，多条共源线CSL可被二维地布置。在一些实施例中，相同的电压可以施加到多条共源线CSL。在一些实施例中，共源线CSL可被彼此独立地电控制。
在一些实施例中，每个单元串CSTR可以包括彼此串联连接的串选择晶体管SST1和SST2、彼此串联连接的存储单元MCT以及接地选择晶体管GST。每个存储单元MCT可以包括数据存储元件。
在一些实施例中，每个单元串CSTR可以包括彼此串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2。第二串选择晶体管SST2可以连接到位线BL0至BL2中的一条位线，接地选择晶体管GST可以连接到共源线CSL。存储单元MCT可以串联连接在第一串选择晶体管SST1与接地选择晶体管GST之间。
此外，每个单元串CSTR还可以包括连接在第一串选择晶体管SST1与存储单元MCT之间的虚设单元。即使在图中未示出，额外的虚设单元也可以连接在接地选择晶体管GST与存储单元MCT之间。
在一些实施例中，在每个单元串CSTR中，接地选择晶体管GST可以由彼此串联连接的多个MOS晶体管构成，类似于串选择晶体管SST1和SST2。在一些实施例中，每个单元串CSTR可以包括一个串选择晶体管。
第一串选择晶体管SST1可由第一串选择线SSL1来控制，第二串选择晶体管SST2可由第二串选择线SSL2来控制。存储单元MCT可由多条字线WL0至WLn来控制，虚设单元可由虚设字线DWL来控制。接地选择晶体管GST可由接地选择线GSL来控制。共源线CSL可以共同连接到接地选择晶体管GST的源极。
单元串CSTR可以包括位于距共源线CSL的不同距离处的多个存储单元MCT。因此，分别位于彼此不同水平处的字线WL0至WLn以及DWL可以设置在共源线CSL与位线BL0至BL2之间。
设置在距共源线CSL同一水平处的存储单元MCT(或虚设单元)的栅电极可以共同连接到字线WL0至WLn以及DWL中的一条字线以处于等电位状态。可选地，即使存储单元MCT的栅电极设置在距共源线CSL基本相同的距离处，构成一行(或一列)的栅电极也可独立于构成另一行(或另一列)的栅电极来被控制。
图3和图4是示出根据发明构思的一些实施例的3D半导体存储装置的部分的平面图。图3示出3D半导体存储装置的单元阵列区，图4示出3D半导体存储装置的单元阵列区和连接区。图5是示出根据发明构思的一些实施例的3D半导体存储装置的电极结构的部分的透视图。图6和图7是分别沿图3的线I-I'和线II-II'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的部分。图8是沿图4的线III-III'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的部分。图9是图6的部分'A'的放大视图。图10A、图10B和图10C是示出根据发明构思的一些实施例的3D半导体存储装置的电极结构中包括的电极的平面图。图10D是示出根据发明构思的一些实施例的3D半导体存储装置的隔离绝缘图案的平面图。
参照图3至图7，第一电极结构ST1和第二电极结构ST2可以设置在基底10上。第一电极结构ST1和第二电极结构ST2中的每个可以包括沿第一方向D1延伸并且沿与基底10的顶表面垂直的第三方向D3堆叠的多个电极(EL1和EL2)。
基底10可以包括单元阵列区CAR和连接区CNR并且可以包括半导体材料。例如，基底10可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)和/或铝镓砷(AlGaAs)中的至少一种。基底10可以是体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底和/或具有通过执行选择性外延生长(SEG)工艺获得的外延薄层的基底。在一些实施例中，基底10可以包括绝缘材料并且可以包括单层或多个薄层。例如，基底10可以包括氧化硅层、氮化硅层和/或低k介电层中的至少一种。
如图3、图4和图5所示，第一电极结构ST1和第二电极结构ST2可以沿第一方向D1延伸以设置在单元阵列区CAR和连接区CNR上，并且可以沿第二方向D2彼此分隔开。在一些实施例中，第一电极结构ST1和第二电极结构ST2中的每个可以包括沿第三方向D3在基底10上交替堆叠的第一电极EL1和第二电极EL2。第一电极EL1和第二电极EL2可以包括导电材料。例如，电极(EL1和EL2)可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨、铜和/或铝)、导电金属氮化物(例如，氮化钛和/或氮化钽)和/或过渡金属(例如，钛和/或钽)。另外，第一电极结构ST1和第二电极结构ST2还可以包括设置在第一电极EL1和第二电极EL2之间的绝缘层。
第一电极结构ST1和第二电极结构ST2中的每个可以具有彼此相对的第一侧壁和第二侧壁。第一侧壁和第二侧壁可以基本垂直于基底10的顶表面。
第一电极结构ST1和第二电极结构ST2中的每个可以具有在连接区CNR上的阶梯结构。换言之，在连接区CNR上，第一电极结构ST1和第二电极结构ST2中的每个的高度可以随着距单元阵列区CAR的距离增加而减小。
参照图5，在第一电极结构ST1和第二电极结构ST2中的每个中，每个第一电极EL1可以具有通过直接设置在每个第一电极EL1上的第二电极EL2来暴露的第一焊盘区P1，每个第二电极EL2可以具有通过直接设置在每个第二电极EL2上的第一电极EL1来暴露的第二焊盘区P2。第一焊盘区P1和第二焊盘区P2可以设置在连接区CNR上。在第一电极结构ST1和第二电极结构ST2中的每个中，第一电极EL1的第一焊盘区P1可以在平面图中沿第一方向D1布置，第二电极EL2的第二焊盘区P2也可以在平面图中沿第一方向D1布置。换言之，在第一电极结构ST1和第二电极结构ST2中的每个中，第一电极EL1的第一焊盘区P1可以设置在彼此水平和竖直不同的位置处。同样，在第一电极结构ST1和第二电极结构ST2中的每个中，第二电极EL2的第二焊盘区P2也可以设置在彼此水平和竖直不同的位置处。当从平面图中观察时，第一电极EL1的第一焊盘区P1可以在第二方向D2上邻近于第二电极EL2的第二焊盘区P2。
第一电极结构ST1和第二电极结构ST2中的每个可以具有第一阶梯结构和第二阶梯结构，第一阶梯结构由在连接区CNR上暴露的第一电极EL1的第一焊盘区P1形成，第二阶梯结构由在连接区CNR上暴露的第二电极EL2的第二焊盘区P2形成。详细地，由第一电极EL1的第一焊盘区P1形成的第一阶梯结构可以具有沿第一方向D1向下的楼梯形状。同样，由第二电极EL2的第二焊盘区P2形成的第二阶梯结构也可以具有沿第一方向D1向下的楼梯形状。在第一电极结构ST1和第二电极结构ST2中的每个中，第二阶梯结构可以在第二方向D2上邻近于第一阶梯结构。
此外，第一电极结构ST1和第二电极结构ST2可以按照这样的方式设置在基底10上：第一电极结构ST1的第一阶梯结构在第二方向D2上邻近于第二电极结构ST2的第一阶梯结构。换言之，第一电极结构ST1的第一焊盘区P1可以邻近于第二电极结构ST2的第一焊盘区P1。即，沿第二方向D2彼此邻近的第一电极结构ST1和第二电极结构ST2可以相对于与第一方向D1平行的假想线镜面对称。
在一些实施例中，在第一电极结构ST1和第二电极结构ST2中的每个中，与最上层对应的第二电极EL2可以是连接到参照图2描述的虚设存储单元的虚设字线。在下文中，与最上层对应的第二电极EL2可被称为虚设电极EL2d。在第一电极结构ST1和第二电极结构ST2中的每个中与最下层对应的第一电极EL1可以是连接到参照图2描述的接地选择晶体管GST的接地选择线GSL。在最上面的虚设电极EL2d和最下面的第一电极之间的第一电极EL1和第二电极EL2可以是连接到参照图2描述的存储单元MCT的字线WL0至WLn。
在一些实施例中，第一串选择电极SSLa和第二串选择电极SSLb可以设置在第一电极结构ST1和第二电极结构ST2中的每个上。在一些实施例中，第一串选择电极SSLa可以包括堆叠在电极结构(ST1和ST2)中的每个上的第一下串选择电极SSL1a和第一上串选择电极SSL2a，第二串选择电极SSLb可以包括堆叠在电极结构(ST1和ST2)中的每个上的第二下串选择电极SSL1b和第二上串选择电极SSL2b。
第一串选择电极SSLa和第二串选择电极SSLb可以在电极结构(ST1和ST2)中的每个上沿第一方向D1延伸，并且可以在电极结构(ST1和ST2)中的每个上沿第二方向D2彼此分隔开。换言之，第一串选择电极SSLa和第二串选择电极SSLb可以设置在距基底10相同距离处并且可以彼此横向分隔开。
此外，在第一方向D1上，第一串选择电极SSLa和第二串选择电极SSLb可以比电极结构(ST1和ST2)短。换言之，第一串选择电极SSLa和第二串选择电极SSLb在第一方向D1上的长度可以小于电极结构(ST1和ST2)中的每个在第一方向D1上的最小长度(即，虚设电极EL2d在第一方向D1上的长度)。因此，第一串选择电极SSLa和第二串选择电极SSLb可以在连接区CNR上暴露第一电极结构ST1和第二电极结构ST2的第一焊盘区P1和第二焊盘区P2。此外，第一上串选择电极SSL2a和第二上串选择电极SSL2b可以在连接区CNR上暴露第一下串选择电极SSL1a和第二下串选择电极SSL1b的端部。
在一些实施例中，第一串选择电极SSLa可以具有与第一电极结构ST1和第二电极结构ST2中的每个的第一侧壁对齐的一个侧壁，第二串选择电极SSLb可以具有与第一电极结构ST1和第二电极结构ST2中的每个的第二侧壁对齐的一个侧壁。在单元阵列区CAR上，第一串选择电极SSLa和第二串选择电极SSLb中的每个可以具有比第一电极结构ST1和第二电极结构ST2中的每个的宽度W1的一半小的宽度Wc。
在一些实施例中，第一下串选择电极SSL1a和第二下串选择电极SSL1b可以是连接到参照图2描述的第一串选择晶体管SST1的第一串选择线SSL1，第一上串选择电极SSL2a和第二上串选择电极SSL2b可以是连接到参照图2描述的第二串选择晶体管SST2的第二串选择线SSL2。
在一些实施例中，隔离绝缘图案50可以在第一电极结构ST1和第二电极结构ST2中的每个中设置在第一串选择电极SSLa和第二串选择电极SSLb之间。隔离绝缘图案50可以沿第一方向D1从单元阵列区CAR延伸到连接区CNR上。隔离绝缘图案50在第一方向D1上的长度可以小于虚设电极EL2d在第一方向D1上的长度，并且可以大于第一串选择电极SSLa和第二串选择电极SSLb在第一方向D1上的长度。此外，隔离绝缘图案50可以竖直延伸以贯穿虚设电极EL2d。在一些实施例中，当从平面图中观察时，隔离绝缘图案50的端部可以与设置在虚设电极EL2d下面的第一电极EL1的第一焊盘区P1分隔开。
在一些实施例中，如图10D所示，隔离绝缘图案50可以包括在单元阵列区CAR上沿第一方向D1延伸的线形部分50a和从线形部分50a延伸以设置在连接区CNR上的弯曲部分50b。当从平面图中观察时，弯曲部分50b可以相对于与第一方向D1平行的假想线以特定角度θ弯曲。在一些实施例中，隔离绝缘图案50可以具有基本一致的宽度，并且可以从单元阵列区CAR延伸到连接区CNR上。换言之，隔离绝缘图案50的线形部分50a的宽度可以基本等于隔离绝缘图案50的弯曲部分50b的宽度。
如图4所示，第一电极结构ST1的隔离绝缘图案50的弯曲部分50b和第二电极结构ST2的隔离绝缘图案50的弯曲部分50b可以沿彼此背对的方向弯曲。换言之，第一电极结构ST1和第二电极结构ST2的隔离绝缘图案50可以相对于与第一方向D1平行的假想线镜面对称。
更详细地，参照图5和图10A，第一串选择电极SSLa和第二串选择电极SSLb中的每个可以包括设置在单元阵列区CAR上的电极部分EP和从电极部分EP延伸以设置在连接区CNR上的焊盘部分PPa或PPb。在第一串选择电极SSLa和第二串选择电极SSLb中的每个中，焊盘部分PPa的宽度Wa或焊盘部分PPb的宽度Wb可以与电极部分EP的宽度Wc不同。此外，第一串选择电极SSLa的焊盘部分PPa可以具有第一宽度Wa，第二串选择电极SSLb的焊盘部分PPb可以具有与第一宽度Wa不同的第二宽度Wb。例如，第一串选择电极SSLa的焊盘部分PPa的第一宽度Wa可以小于第一串选择电极SSLa的电极部分EP的宽度Wc，第二串选择电极SSLb的焊盘部分PPb的第二宽度Wb可以大于第二串选择电极SSLb的电极部分EP的宽度Wc。
此外，在设置在第一电极结构ST1上的第一串选择电极SSLa中，焊盘部分PPa的宽度可以随着距电极部分EP的距离增大而逐渐减小。在设置在第一电极结构ST1上的第二串选择电极SSLb中，焊盘部分PPb的宽度可以随着距电极部分EP的距离增大而逐渐增大。此外，第一串选择电极SSLa的电极部分EP与第二串选择电极SSLb的电极部分EP之间的距离可以基本等于第一串选择电极SSLa的焊盘部分PPa与第二串选择电极SSLb的焊盘部分PPb之间的距离。
参照图5，在第一电极结构ST1和第二电极结构ST2中的每个中，每个第一电极EL1可以具有从单元阵列区CAR延伸到连接区CNR上的线形形状并且具有一致的宽度W1。第一电极EL1在第一方向D1上的长度可以随着距基底10的竖直距离增大而持续减小。
参照图5和图10B，每个第二电极EL2可以从单元阵列区CAR延伸到连接区CNR上。每个第二电极EL2可以包括在单元阵列区CAR上具有一致的宽度W1的电极部分和从电极部分延伸的突出PP。突出PP可以具有比第二电极EL2的电极部分的宽度W1小的宽度W2。第二电极EL2的电极部分的宽度W1可以基本等于第一电极EL1的宽度W1。突出PP可以对应于第二焊盘区P2。
在电极结构(ST1和ST2)中的每个中，第二电极EL2在第一方向D1上的长度可以随着距基底10的竖直距离增大而持续减小。因此，如图5所示，除了第一电极EL1的第一焊盘区P1之外，每个第二电极EL2可以与设置在其下方的第一电极EL1竖直叠置。第二电极EL2的突出PP可以具有与设置在其下方的第一电极EL1的一个侧壁对齐的侧壁。此外，每个第二电极EL2的突出PP可以通过设置在每个第二电极EL2上的第一电极EL1来暴露。
在第一电极结构ST1和第二电极结构ST2中的每个中，第一焊盘区P1可以与第一电极EL1的通过第二电极EL2暴露的部分对应并且可以彼此竖直地和水平地分隔开。此外，在第一电极结构ST1和第二电极结构ST2中的每个中，第二焊盘区P2可以与第二电极EL2的突出PP对应并且可以彼此竖直地和水平地分隔开。
参照图5和图10C，在电极结构(ST1和ST2)中的每个中，与最上层对应的第二电极(即，虚设电极EL2d)可以包括在连接区CNR上的突出PP。虚设电极EL2d的突出PP可以具有比设置在虚设电极EL2d下面的第二电极EL2的突出PP的宽度W2大的宽度W3。因此，在电极结构(ST1和ST2)中的每个中，第二焊盘区P2中的最上面的第二焊盘区P2的宽度W3可以大于第二焊盘区P2中的其它第二焊盘区P2的宽度W2。此外，在电极结构(ST1和ST2)中的每个中，第一电极EL1中的最上面的第一电极EL1的第一焊盘区P1的宽度可以小于第一电极EL1中的其它第一电极EL1的第一焊盘区P1的宽度。
详细地，如图10C所示，虚设电极EL2d可以包括在单元阵列区CAR上彼此水平分隔开的第一电极部分EP1和第二电极部分EP2以及在连接区CNR上将第一电极部分EP1和第二电极部分EP2彼此水平连接的突出PP。
虚设电极EL2d的第一电极部分EP1和第二电极部分EP2的宽度Wc在单元阵列区CAR上可以彼此基本相等。在一些实施例中，第一电极部分EP1的宽度Wc可以基本等于设置在第一电极部分EP1上的第一串选择电极SSLa的宽度，第二电极部分EP2的宽度Wc可以基本等于设置在第二电极部分EP2上的第二串选择电极SSLb的宽度。此外，虚设电极EL2d的第一电极部分EP1和第二电极部分EP2之间的距离可以基本一致。在连接区CNR上，第一电极部分EP1的宽度可以随着距突出PP的距离减小而减小。相反，在连接区CNR上，第二电极部分EP2的宽度可以随着距突出PP的距离减小而增大。
此外，虚设电极EL2d可以具有在第一电极部分EP1和第二电极部分EP2之间的隔离区SR。虚设电极EL2d的隔离区SR可以延伸到虚设电极EL2d的突出PP的部分中，并且当从平面图中观察时可以在连接区CNR上相对于与第一方向D1平行的假想线以特定角度弯曲。隔离区SR在第一方向D1上的长度可以小于虚设电极EL2d在第一方向D1上的最大长度。因此，能够防止虚设电极EL2d的第一电极部分EP1和第二电极部分EP2彼此电隔离。结果，虚设电极EL2d的第一电极部分EP1和第二电极部分EP2可以处于等电位状态。
在一些实施例中，虚设电极EL2d的隔离区SR可以填充有隔离绝缘图案50。因此，隔离绝缘图案50可以从单元阵列区CAR的第一电极部分EP1与第二电极部分EP2之间延伸到虚设电极EL2d的突出PP的部分中。
此外，虚设电极EL2d的突出PP可以暴露设置在虚设电极EL2d下面的第一电极EL1的部分(即，第一焊盘区P1)。虚设电极EL2d的突出PP可以具有与设置在虚设电极EL2d下面的第一电极EL1的一个侧壁对齐的侧壁。
在一些实施例中，如图3和图5所示，当从平面图中观察时，设置在虚设电极EL2d上的第一串选择电极SSLa可以与虚设电极EL2d的第一电极部分EP1叠置。此外，当从平面图中观察时，在虚设电极EL2d上的第二串选择电极SSLb可以与虚设电极EL2d的第二电极部分EP2叠置。
参照图3、图6、图7和图8，第一竖直沟道VS1、第二竖直沟道VS2、第三竖直沟道VS3和第四竖直沟道VS4可以在单元阵列区CAR上贯穿第一电极结构ST1和第二电极结构ST2。第一竖直沟道VS1至第四竖直沟道VS4可以在第一电极结构ST1和第二电极结构ST2中的每个中结合到第一串选择电极SSLa和第二串选择电极SSLb中的每个中。换言之，第一竖直沟道VS1至第四竖直沟道VS4可以贯穿第一串选择电极SSLa和第二串选择电极SSLb中的每个。
参照图3，第一竖直沟道VS1可以沿第一方向D1布置以构成第一列，第二竖直沟道VS2可以沿第一方向D1布置以构成第二列。第三竖直沟道VS3可以沿第一方向D1布置以构成第三列，第四竖直沟道VS4可以沿第一方向D1布置以构成第四列。第一列至第四列可以沿第二方向D2布置。第一竖直沟道VS1和第三竖直沟道VS3可以分别与第二竖直沟道VS2和第四竖直沟道VS4沿对角线方向分隔开。
当从平面图中观察时，贯穿第一串选择电极SSLa的第一竖直沟道VS1至第四竖直沟道VS4以及贯穿第二串选择电极SSLb的第一竖直沟道VS1至第四竖直沟道VS4可以相对于隔离绝缘图案50镜面对称地布置。
此外，虚设竖直沟道DVS可以在单元阵列区CAR上贯穿第一电极结构ST1和第二电极结构ST2。在第一电极结构ST1和第二电极结构ST2中的每个中，虚设竖直沟道DVS可以彼此分隔开并且可以沿第一方向D1布置。虚设竖直沟道DVS可以设置在电极结构(ST1和ST2)中的每个的第一串选择电极SSLa和第二串选择电极SSLb之间。此外，虚设竖直沟道DVS可以在单元阵列区CAR上贯穿隔离绝缘图案50。每个虚设竖直沟道DVS可以设置在沿第二方向D2彼此相邻的第二竖直沟道VS2之间并且可以沿对角线方向与相应的第一竖直沟道VS1分隔开。
在一些实施例中，第一竖直沟道VS1至第四竖直沟道VS4以及虚设竖直沟道DVS可以包括彼此基本相同的材料并且可以具有彼此基本相同的结构。例如，竖直沟道(VS1至VS4和DVS)可以具有例如空心管形状或空心通心粉形状。可选地，竖直沟道(VS1至VS4和DVS)可以具有具备圆形水平截面的柱状形状。
竖直沟道(VS1至VS4)可以包括半导体材料和/或导电材料。在一些实施例中，竖直沟道(VS1至VS4)的底表面可以设置在基底10的顶表面和底表面之间的水平面处。接触焊盘可以设置在竖直沟道(VS1至VS4)的顶端上。
在一些实施例中，如图9所示，竖直沟道(VS1至VS4和DVS)可以包括下半导体图案LSP和上半导体图案USP。在一些实施例中，下半导体图案LSP和上半导体图案USP可以包括硅(Si)、锗(Ge)或它们的混合物并且可以具有彼此不同的晶体结构。下半导体图案LSP和上半导体图案USP可以具有包括单晶结构、非晶结构和/或多晶硅结构中的至少一种的晶体结构。下半导体图案LSP和上半导体图案USP可以是未掺杂的，或者可以掺杂有导电类型与基底10的掺杂剂相同的掺杂剂。
下半导体图案LSP可以与基底10直接接触并且可以贯穿电极结构ST1和/或ST2的最下面的电极。上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以连接到下半导体图案LSP并且可以具有具备封闭的底端的管形状或者通心粉形状。第一半导体图案SP1的内部可以填充有填充绝缘图案VI。第一半导体图案SP1可以与第二半导体图案SP2的内侧壁和下半导体图案LSP的顶表面相接触。换言之，第一半导体图案SP1可以将第二半导体图案SP2电连接到下半导体图案LSP。第二半导体图案SP2可以具有顶端和底端是敞开的管形状或通心粉形状。第二半导体图案SP2可以不与下半导体图案LSP相接触而可以与下半导体图案LSP分隔开。
在一些实施例中，数据存储层DS可以设置在电极结构(ST1和ST2)与竖直沟道(VS1至VS4和DVS)之间。数据存储层DS可以包括贯穿电极结构(ST1和ST2)的竖直绝缘层VL以及从竖直绝缘层VL与电极(EL1和EL2)之间延伸到电极(EL1和EL2)中的每个的顶表面和底表面上的水平绝缘层HL。
在一些实施例中，3D半导体存储装置可以是NAND闪存装置。例如，设置在电极结构(ST1和ST2)与竖直沟道(VS1至VS4和DVS)之间的数据存储层DS可以包括隧穿绝缘层、电荷存储层和阻挡绝缘层。可以例如利用由竖直沟道(VS1至VS4)与电极结构(ST1和ST2)的电极(EL1和EL2)之间的电压差引起的福勒-诺德海姆(Fowler-Nordheim，F-N)隧穿来改变存储在数据存储层DS中的数据。
在一些实施例中，共源区CSR可以设置在基底10中在第一电极结构ST1与第二电极结构ST2之间。此外，共源区CSR也可以设置在基底10中在第一电极结构ST1和第二电极结构ST2的两侧处。共源区CSR可以沿第一方向D1平行于第一电极结构ST1和第二电极结构ST2延伸。共源区CSR可以由基底10的具有掺杂剂的掺杂部分来形成。共源区CSR的导电类型可以与基底10的导电类型不同。例如，共源区CSR可以包括N型掺杂剂(例如，砷(As)和/或磷(P))。
共源塞CSP可以连接到每个共源区CSR，侧壁绝缘分隔件SP可以设置在共源塞CSP与第一电极结构ST1和第二电极结构ST2之间。在一些实施例中，共源塞CSP可以在第二方向D2上具有基本一致的上宽度并且可以沿第一方向D1延伸。侧壁绝缘分隔件SP可以彼此相对地设置在彼此相邻的第一电极结构ST1与第二电极结构ST2之间。在一些实施例中，侧壁绝缘分隔件SP可以填充第一电极结构ST1与第二电极结构ST2之间的空间，共源塞CSP可以贯穿侧壁绝缘分隔件SP以连接到共源区CSR的部分。
填充绝缘层20和覆盖绝缘层30可以覆盖电极结构(ST1和ST2)。第一辅助互连件SBL1、第二辅助互连件SBL2、第三辅助互连件SBL3和第四辅助互连件SBL4可以设置在覆盖绝缘层30上。
在一些实施例中，第一辅助互连件SBL1可以通过下接触塞LCP电连接到沿第二方向D2彼此邻近的第一竖直沟道VS1。第二辅助互连件SBL2可以通过下接触塞LCP电连接到沿第二方向D2彼此邻近的第二竖直沟道VS2。在一些实施例中，第一辅助互连件SBL1的长度可以比第二辅助互连件SBL2的长度短。
在一些实施例中，第三辅助互连件SBL3可以通过下接触塞LCP电连接到沿第二方向D2彼此邻近的第三竖直沟道VS3。第四辅助互连件SBL4可以通过下接触塞LCP电连接到沿第二方向D2彼此邻近的第四竖直沟道VS4。在一些实施例中，第三辅助互连件SBL3的长度可以比第四辅助互连件SBL4的长度长。第一辅助互连件SBL1和第二辅助互连件SBL2可以与隔离绝缘图案50交叉，第三辅助互连件SBL3和第四辅助互连件SBL4可以与共源区CSR交叉。
上绝缘层40可以设置在覆盖绝缘层30和第一辅助互连件SBL1至第四辅助互连件SBL4上，第一位线BL1和第二位线BL2可以设置在上绝缘层40上。第一位线BL1和第二位线BL2可以沿第二方向D2延伸并且可以沿第一方向D1交替布置。
第一位线BL1可以通过上接触塞UCP电连接到第一辅助互连件SBL1或第二辅助互连件SBL2中的任一互连件。第二位线BL2可以通过上接触塞UCP电连接到第三辅助互连件SBL3或第四辅助互连件SBL4中的任一互连件。
参照图4和图8，第一接触塞CP1可以贯穿连接区CNR的覆盖绝缘层30和填充绝缘层20以分别连接到第一电极EL1的第一焊盘区P1。第二接触塞CP2可以贯穿连接区CNR的覆盖绝缘层30和填充绝缘层20以分别连接到第二电极EL2的第二焊盘区P2。
第一接触塞CP1可以设置在第一电极结构ST1和第二电极结构ST2中的每个的第一阶梯结构上，第二接触塞CP2可以设置在第一电极结构ST1和第二电极结构ST2中的每个的第二阶梯结构上。因此，第一接触塞CP1中的任一第一接触塞CP1可以彼此分隔开并且可以沿第一方向D1布置。第一接触塞CP1中的任一第一接触塞CP1的底表面可以相对于基底10设置在不同的高度处。第二接触塞CP2中的任一第二接触塞CP2可以彼此分隔开并且可以沿第一方向D1布置。第二接触塞CP2中的任一第二接触塞CP2的底表面可以相对于基底10设置在不同的高度处。此外，连接到第一电极结构ST1的第一接触塞CP1可以沿第二方向D2邻近于连接到第二电极结构ST2的第一接触塞CP1中的相应的第一接触塞CP1。连接到虚设电极EL2d(即，最上面的第二电极)的第二接触塞CP2可以与隔离绝缘图案50横向分隔开。
第一连接线CL1和第二连接线CL2可以设置在连接区CNR的覆盖绝缘层30上。第一连接线CL1和第二连接线CL2可以沿第二方向D2延伸并且可以沿第一方向D1交替布置。
第一连接线CL1可以连接到沿第二方向D2布置的第一接触塞CP1，第二连接线CL2可以连接到沿第二方向D2布置的第二接触塞CP2。第一连接线CL1可以电连接到第一电极结构ST1和第二电极结构ST2的设置在距基底10同一垂直距离处的第一电极EL1。换言之，第一电极结构ST1和第二电极结构ST2的距基底10同一垂直距离处的第一电极EL1可以处于等电位状态。此外，第二连接线CL2可以电连接到第一电极结构ST1和第二电极结构ST2的设置在距基底10同一垂直距离处的第二电极EL2。换言之，第一电极结构ST1和第二电极结构ST2的距基底10同一垂直距离处的第二电极EL2可以处于等电位状态。
此外，第一下选择线SCL1a可以在连接区CNR上通过接触塞连接到第一下串选择电极SSL1a，第二下选择线SCL1b可以在连接区CNR上通过接触塞连接到第二下串选择电极SSL1b。第一上选择线SCL2a可以在连接区CNR上通过接触塞连接到第一上串选择电极SSL2a，第二上选择线SCL2b可以在连接区CNR上通过接触塞连接到第二上串选择电极SSL2b。第一下选择线SCL1a和第二下选择线SCL1b以及第一上选择线SCL2a和第二上选择线SCL2b可以在上绝缘层40上沿第一方向D1延伸。
在一些实施例中，如图4所示，竖直柱VP可以在连接区CNR上贯穿电极结构(ST1和ST2)。竖直柱VP可以具有与单元阵列区CAR的竖直沟道(VS1至VS4和DVS)基本相同的结构。竖直柱VP可以包括半导体材料、导电材料和/或介电材料。在一些实施例中，竖直柱VP可以贯穿第一电极EL1和第二电极EL2的端部。竖直柱VP可以沿第一方向D1和第二方向D2彼此分隔开。在一些实施例中，竖直柱VP中的一些竖直柱VP可以设置在沿第一方向D1彼此邻近的第一焊盘区P1之间的边界处和沿第一方向D1彼此邻近的第二焊盘区P2之间的边界处。在一些实施例中，竖直柱VP中的一些竖直柱VP可以在第一方向D1上以第一距离布置，竖直柱VP中的其它竖直柱VP可以在第一方向D1上以与第一距离不同的第二距离布置。例如，沿第一方向D1构成第一列的竖直柱VP可以以第一距离布置。沿第一方向D1构成第二列的竖直柱VP可以以与第一距离不同的第二距离布置。
在一些实施例中，竖直柱VP可以分别贯穿第一电极结构ST1和第二电极结构ST2的第一焊盘区P1和第二焊盘区P2。在一些实施例中，一个或一些竖直柱VP可以在连接区CNR上贯穿隔离绝缘图案50。然而，发明构思的实施例不限于此。在一些实施例中，竖直柱VP的布置可以进行各种修改。在一些实施例中，可以在连接区CNR上省略竖直柱VP。
图11至图16是示出根据发明构思的一些实施例的3D半导体存储装置的部分的平面图。图17是示出图16中所示的3D半导体存储装置的虚设电极的平面图。在下文中，为了解释的简化和方便，可以省略或简要提及与图3至图9以及图10A至图10D的实施例中相同的技术特征的描述。
参照图11，隔离绝缘图案50可以具有与第一方向D1平行的线形部分(见图10D的50a)和关于第一方向D1形成特定角度的弯曲部分(见图10D的50b)，如参照图10D描述的。隔离绝缘图案50的弯曲部分可以在连接区CNR上弯曲并且可以具有一致的宽度。此外，隔离绝缘图案50可以与第一焊盘区P1中的最上面的第一焊盘区P1水平分隔开。
此外，竖直柱VP可以贯穿第一电极结构ST1和第二电极结构ST2并且可以沿第一方向D1和第二方向D2布置。沿第一方向D1彼此邻近的竖直柱VP之间的距离可以基本等于沿第二方向D2彼此邻近的竖直柱VP之间的距离。换言之，竖直柱VP可以在连接区CNR上以矩阵形式布置。
参照图12，第二电极EL2的第二焊盘区P2的宽度在电极结构(ST1和ST2)中可以彼此基本相等。换言之，虚设电极(图5的EL2d，即，最上面的第二电极)的第二焊盘区P2的宽度可以基本等于其它第二电极(图5的EL2)的第二焊盘区P2的宽度。同样，第一电极EL1的第一焊盘区P1的宽度在电极结构(ST1和ST2)中的每个中可以彼此基本相等。
此外，隔离绝缘图案50可以沿第一方向D1从单元阵列区CAR延伸到连接区CNR上并且可以具有在连接区CNR上弯曲的弯曲部分。隔离绝缘图案50可以贯穿虚设电极EL2d的第二焊盘区P2的部分并且可以与第一焊盘区P1的最上面的第一焊盘区P1水平分隔开。
参照图13和图14，隔离绝缘图案50可以具有与第一方向D1平行的线形部分(见图10D的50a)和关于第一方向D1形成特定角度的弯曲部分(见图10D的50b)，如参照图10D描述的。在一些实施例中，隔离绝缘图案50的弯曲部分可以在单元阵列区CAR的边缘部分上连接到线形部分。换言之，隔离绝缘图案50的弯曲部分可以设置在虚设竖直沟道DVS中的一些虚设竖直沟道DVS上。因此，第一串选择电极SSLa和第二串选择电极SSLb的宽度在单元阵列区CAR的边缘部分上可以变得彼此不同。因为隔离绝缘图案50的弯曲部分设置在单元阵列区CAR的边缘部分上，所以可以增大弯曲部分在第一方向D1上的长度，并且可以减小弯曲部分的弯曲角度(见图10D的θ)。
参照图15，单元阵列区CAR的隔离绝缘图案50的宽度可以不同于连接区CNR的隔离绝缘图案50的宽度。详细地，隔离绝缘图案50可以包括与第一方向D1平行的线形部分和相对于第一方向D1以特定角度弯曲的弯曲部分。线形部分可以具有第一宽度，弯曲部分的宽度可以朝向隔离绝缘图案50的一端逐渐变大。
参照图16和图17，隔离绝缘图案50可以沿第一方向D1从单元阵列区CAR线形延伸到连接区CNR上。换言之，隔离绝缘图案50可以在连接区CNR上具有线形形状并且可以在连接区CNR上贯穿虚设电极EL2d的部分。在一些实施例中，在电极结构(ST1和ST2)中的每个中，第二焊盘区P2中的最上面的第二焊盘区P2的宽度可以大于第二焊盘区P2中的其它第二焊盘区P2的宽度。因此，线形的隔离绝缘图案50可以与第一焊盘区P1的最上面的第一焊盘区P1水平分隔开。结果，能够防止虚设电极EL2d被隔离绝缘图案50完全地分为线形的部分。
图18是沿图4的线III-III'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的部分。图19是图18的部分'B'的放大视图。在下文中，为了解释的简化和方便，可以省略或简要提及与图3至图9以及图10A至图10D的实施例中相同的技术特征的描述。
参照图18和图19，第一竖直沟道至第四竖直沟道(见图3的VS1至VS4)可以贯穿第一电极结构ST1和第二电极结构ST2。第一竖直沟道VS1至第四竖直沟道VS4中的任一竖直沟道可以包括与基底10相接触的第一半导体图案SP1和设置在第一半导体图案SP1与数据存储层DS之间的第二半导体图案SP2。
第一半导体图案SP1可以具有空心管形状或空心通心粉形状。第一半导体图案SP1的底端可以是封闭的，第一半导体图案SP1的内部空间可以填充有填充绝缘图案VI。可选地，第一半导体图案SP1可以具有具备圆形水平截面的柱状形状。
第一半导体图案SP1可以与第二半导体图案SP2的内侧壁和基底10的顶表面相接触。换言之，第一半导体图案SP1可以将第二半导体图案SP2电连接到基底10。第一半导体图案SP1的底表面可以设置在比基底10的顶表面低的水平处。
第二半导体图案SP2可以具有顶端和底端是敞开的管形状或通心粉形状。第二半导体图案SP2的底表面可以高于第一半导体图案SP1的底表面并且可以与基底10分隔开。可选地，第二半导体图案SP2可以与基底10直接接触。
第一半导体图案SP1和第二半导体图案SP2可以是未掺杂的，或者可以掺杂有导电类型与基底10相同的掺杂剂。第一半导体图案SP1和第二半导体图案SP2可以是多晶硅态或者单晶硅态。
图20是沿图4的线III-III'截取的剖视图以示出根据发明构思的一些实施例的3D半导体存储装置的部分。在下文中，为了解释的简化和方便，可以省略或简要提及与图3至图9以及图10A至图10D的实施例中相同的技术特征的描述。
参照图20，沟道结构CHS可以贯穿第一电极结构和第二电极结构(见图5的ST1和ST2)。沟道结构CHS可以包括贯穿电极结构(ST1和ST2)的竖直沟道VS1和设置在电极结构(ST1和ST2)下面以将竖直沟道VS1彼此连接的水平沟道HS。竖直沟道VS1可以设置在贯穿电极结构(ST1和ST2)的竖直孔中。水平沟道HS可以设置在形成在基底10的上部中的凹进区中。水平沟道HS可以设置在基底10与电极结构(ST1和ST2)之间以将竖直沟道VS1彼此连接。
在一些实施例中，水平沟道HS可以具有连续连接到竖直沟道VS1的空心管形状或通心粉形状。换言之，竖直沟道VS1和水平沟道HS可以构成一体的管形形状。即，竖直沟道VS1和水平沟道HS可以构成连续延伸而在它们之间不存在界面的一个半导体层。半导体层可以由具有包括单晶结构、非晶结构或多晶结构中的至少一种的晶体结构的半导体材料来形成。
图21至图24是示出根据发明构思的一些实施例的形成3D半导体存储装置的电极结构的方法的透视图。
参照图21，可以在包括单元阵列区CAR和连接区CNR的基底10上形成薄层结构100。薄层结构100可以包括在基底10上竖直地且交替地堆叠的绝缘层ILD和水平层(HLa和HLb)。在一些实施例中，可以通过将要在下文中描述的图案化方法来形成参照图1至图20描述的第一电极EL1和第二电极EL2。换言之，根据发明构思的一些实施例，可以用水平层(HLa和HLb)来形成第一电极EL1和第二电极EL2。
水平层(HLa和HLb)可以由相对于绝缘层ILD具有蚀刻选择性的材料来形成。例如，绝缘层ILD可以是氧化硅层，水平层(HLa和HLb)可以包括氮化硅层、氮氧化硅层、多晶硅层和/或金属层中的至少一种。在一些实施例中，水平层(HLa和HLb)可以由彼此相同的材料形成。
可以在薄层结构100上形成第一掩模图案MP1。第一掩模图案MP1可以暴露连接区CNR的薄层结构100的部分。
接下来，可以交替重复蚀刻工艺和修整工艺。在蚀刻工艺中可以利用第一掩模图案MP1作为蚀刻掩模来蚀刻薄层结构100的部分，在修整工艺中可以缩小第一掩模图案MP1。在蚀刻工艺中可以蚀刻通过第一掩模图案MP1暴露的多个水平层。换言之，蚀刻工艺的蚀刻深度可以等于或大于两倍的水平层(HLa和HLb)的垂直节距。如这里所使用的，水平层(HLa和HLb)的垂直节距指彼此竖直相邻的水平层(HLa和HLb)的顶表面之间的垂直距离。在修整工艺期间可以将第一掩模图案MP1的一个侧壁朝向单元阵列区CAR水平移动特定距离，因此可以减小第一掩模图案MP1的面积。第一掩模图案MP1的该侧壁的水平移动距离可以与上面描述的第一电极EL1的第一焊盘区P1和第二电极EL2的第二焊盘区P2中的每个的沿第一方向D1的宽度对应。
参照图22，可以交替地重复第一掩模图案MP1的修整工艺和薄层结构100的蚀刻工艺以形成具有第一阶梯结构S1的第一堆叠结构110，在所述第一阶梯结构S1中偶数编号的水平层HLb的端部被暴露。第一堆叠结构110可以在连接区CNR上具有通过偶数编号的水平层HLb的暴露的端部来形成的第一阶梯结构S1。
参照图23，可以对最上面的水平层HLb的部分图案化以形成第二堆叠结构120。在第二堆叠结构120中，最上面的水平层HLb可以暴露设置在最上面的水平层HLb下面的贴近的最上面的水平层HLa的端部。在第二堆叠结构120中，偶数编号的水平层HLb的端部可以彼此分隔开第一垂直节距Pa。奇数编号的水平层HLa的最上面的水平层HLa的端部可以与偶数编号的水平层HLb的最上面的水平层HLb的端部分隔开第二垂直节距Pb。第二垂直节距Pb可以是第一垂直节距Pa的大约一半。
参照图24，可以在具有第一阶梯结构S1的第二堆叠结构120上形成第二掩模图案MP2。第二掩模图案MP2可以具有暴露第二堆叠结构120的第一阶梯结构S1的部分的开口。
在一些实施例中，第二掩模图案MP2的开口可以具有第一开口宽度W01和比第一开口宽度W01小的第二开口宽度W02。在第二掩模图案MP2中，具有第二开口宽度W02的部分可以暴露第一阶梯结构S1的最上面的水平层HLb的所述端部。
可以利用第二掩模图案MP2作为蚀刻掩模来蚀刻第一阶梯结构S1的部分以形成第三堆叠结构130。利用第二掩模图案MP2作为蚀刻掩模的蚀刻工艺的蚀刻深度可以小于利用第一掩模图案(图21的MP1)作为蚀刻掩模的蚀刻工艺的蚀刻深度。例如，利用第二掩模图案MP2作为蚀刻掩模的蚀刻工艺的蚀刻深度可以基本等于水平层(HLa和HLb)的垂直节距。因此，可以蚀刻通过第二掩模图案MP2暴露的偶数编号的水平层HLb的部分以形成奇数编号的水平层HLa的端部被暴露的第三堆叠结构130。换言之，可以在连接区CNR上形成通过奇数编号的水平层HLa的暴露的端部实现的第二阶梯结构S2。即，第三堆叠结构130可以在连接区CNR上具有第一阶梯结构S1和第二阶梯结构S2。第一阶梯结构S1和第二阶梯结构S2可以沿第二方向D2彼此邻近。
在形成第三堆叠结构130之后可以去除第二掩模图案MP2。可以在第三堆叠结构130上形成沿第一方向D1延伸的线形掩模图案。可以利用线形掩模图案作为蚀刻掩模来蚀刻第三堆叠结构130以形成在第二方向D2上彼此分隔开的电极结构。
根据发明构思的一些实施例，电极结构可以包括在基底上竖直地且交替地堆叠的第一电极和第二电极。电极结构可以在单元阵列区上沿一个方向延伸并且可以在连接区上具有由第一电极的端部形成的第一阶梯结构和由第二电极的端部形成的第二阶梯结构。第一阶梯结构和第二阶梯结构可以沿与第一电极和第二电极的延伸方向(即，长轴方向)垂直的方向(即，短轴方向)彼此邻近。
彼此横向分隔开的第一串选择电极和第二串选择电极可以设置在电极结构上。第一串选择电极和第二串选择电极可以在电极结构上被隔离绝缘图案彼此横向分开，所述隔离绝缘图案在单元阵列区上沿一个方向延伸并且在连接区上弯曲。
因为隔离绝缘图案在连接区上具有弯曲的结构，所以能够防止设置在第一串选择电极和第二串选择电极下面的虚设电极被完全分开。
虽然已经参照示例实施例描述了发明构思，但是本领域技术人员将理解的是，在不脱离发明构思的精神和范围的情况下，可以做出各种改变与修改。因此，应该理解的是，以上实施例不是限制性的，而是说明性的。因此，发明构思的范围将由权利要求及其等同物的可允许的最宽的解释来确定，而不应被前面的描述所局限或限制。

Claims (24)

1.一种三维半导体存储装置，所述三维半导体存储装置包括：
基底，包括单元阵列区和连接区；
电极结构，包括在基底的表面上竖直地且交替地堆叠的多个第一电极和多个第二电极，电极结构沿与基底的所述表面平行的第一方向延伸，电极结构包括在连接区上的阶梯结构；以及
第一串选择电极和第二串选择电极，在电极结构上沿第一方向延伸，第一串选择电极和第二串选择电极沿与基底的所述表面平行并与第一方向垂直的第二方向彼此横向分隔开，
其中，第一串选择电极和第二串选择电极设置在距基底同一水平处，
其中，第一串选择电极和第二串选择电极均包括在单元阵列区上的电极部分和在连接区上并从电极部分沿第一方向延伸的焊盘部分，
其中，焊盘部分在第二方向上的宽度与对应的电极部分在第二方向上的宽度不同，并且
其中，第一串选择电极的焊盘部分的在第二方向上的宽度和第二串选择电极的焊盘部分的在第二方向上的宽度彼此不同。
2.如权利要求1所述的三维半导体存储装置，
其中，第一串选择电极和第二串选择电极的电极部分在第二方向上的宽度彼此相等。
3.如权利要求1所述的三维半导体存储装置，
其中，第一串选择电极的焊盘部分在第二方向上的宽度随着距第一串选择电极的电极部分的距离增大而减小，
其中，第二串选择电极的焊盘部分在第二方向上的宽度随着距第二串选择电极的电极部分的距离增大而增大。
4.如权利要求1所述的三维半导体存储装置，其中，第一串选择电极的电极部分与第二串选择电极的电极部分之间的距离等于第一串选择电极的焊盘部分与第二串选择电极的焊盘部分之间的距离。
5.如权利要求1所述的三维半导体存储装置，
其中，电极结构具有沿第一方向延伸并彼此相对的第一侧壁和第二侧壁，
其中，第一串选择电极具有与电极结构的第一侧壁对齐的侧壁，
其中，第二串选择电极具有与电极结构的第二侧壁对齐的侧壁。
6.如权利要求1所述的三维半导体存储装置，
其中，第一电极中的任一第一电极包括在连接区上的第一焊盘区，第一焊盘区通过邻近的第二电极暴露，
其中，第二电极中的任一第二电极包括在连接区上的第二焊盘区，第二焊盘区通过邻近的第一电极暴露，
其中，第二电极中的任一第二电极的第二焊盘区沿第二方向邻近于第一电极中的相应的第一电极的第一焊盘区。
7.如权利要求6所述的三维半导体存储装置，
其中，电极结构的最上层包括最上面的第二电极，
其中，第一串选择电极和第二串选择电极暴露最上面的第二电极的第二焊盘区。
8.如权利要求7所述的三维半导体存储装置，其中，最上面的第二电极的第二焊盘区在第二方向上的宽度大于第二电极中的其它第二电极的第二焊盘区在第二方向上的宽度。
9.如权利要求1所述的三维半导体存储装置，其中，电极结构的最上层包括最上面的第二电极，最上面的第二电极包括：
第一电极部分和第二电极部分，在单元阵列区上沿第一方向延伸，第一电极部分和第二电极部分沿第二方向彼此分隔开；以及
突出，在连接区上将第一电极部分和第二电极部分彼此水平连接，
其中，最上面的第二电极暴露邻近的第一电极的部分。
10.如权利要求9所述的三维半导体存储装置，
其中，最上面的第二电极的第一电极部分包括在第二方向上的第一宽度，所述第一宽度与最上面的第二电极的第二电极部分在第二方向上的第一宽度相同，
其中，最上面的第二电极的突出具有在第二方向上的第二宽度，
其中，第二宽度大于第一宽度。
11.如权利要求9所述的三维半导体存储装置，
其中，在从平面图中观察时，最上面的第二电极的第一电极部分与第一串选择电极叠置，
其中，在从平面图中观察时，最上面的第二电极的第二电极部分与第二串选择电极叠置。
12.如权利要求9所述的三维半导体存储装置，
其中，最上面的第二电极包括将第一电极部分和第二电极部分彼此水平分开的隔离区，
其中，最上面的第二电极的隔离区在第一方向上的长度大于第一串选择电极和第二串选择电极在第一方向上的长度。
13.如权利要求1所述的三维半导体存储装置，
其中，电极结构的最上层包括最上面的第二电极，
其中，三维半导体存储装置还包括在第一串选择电极与第二串选择电极之间的隔离绝缘图案，隔离绝缘图案贯穿最上面的第二电极，
其中，隔离绝缘图案包括在单元阵列区上沿第一方向延伸的线形部分和在连接区上从线形部分延伸的弯曲部分，弯曲部分相对于线形部分弯曲。
14.如权利要求1所述的三维半导体存储装置，所述三维半导体存储装置还包括：
第一竖直沟道，在单元阵列区上贯穿第一串选择电极和电极结构；
第二竖直沟道，在单元阵列区上贯穿第二串选择电极和电极结构；以及
虚设竖直沟道，在单元阵列区上在第一串选择电极与第二串选择电极之间，虚设竖直沟道贯穿电极结构。
15.一种三维半导体存储装置，所述三维半导体存储装置包括：
基底，包括单元阵列区和连接区；
电极结构，在基底的表面上，电极结构沿与基底的所述表面平行的第一方向延伸并且包括多个竖直堆叠的电极，其中，所述多个竖直堆叠的电极中的最上面的竖直堆叠的电极为虚设电极；
第一串选择电极和第二串选择电极，在电极结构上沿第一方向延伸，第一串选择电极和第二串选择电极沿与基底的所述表面平行且与第一方向垂直的第二方向彼此分隔开；以及
隔离绝缘图案，在第一串选择电极与第二串选择电极之间，隔离绝缘图案贯穿虚设电极，
其中，隔离绝缘图案包括在单元阵列区上沿第一方向延伸的线形部分和在连接区上从线形部分延伸的弯曲部分，弯曲部分相对于线形部分弯曲，
其中，隔离绝缘图案在第一方向上的长度比虚设电极在第一方向上的长度短，并且比第一串选择电极和第二串选择电极在第一方向上的长度长。
16.如权利要求15所述的三维半导体存储装置，
其中，虚设电极包括在连接区上通过第一串选择电极和第二串选择电极暴露的虚设焊盘区，
其中，所述多个竖直堆叠的电极的邻近于虚设电极且比虚设电极靠近基底的电极包括：通过虚设电极的虚设焊盘区暴露的焊盘区，
其中，在从平面图中观察时，焊盘区沿第二方向邻近于虚设焊盘区，
其中，虚设焊盘区在第二方向上的宽度大于焊盘区在第二方向上的宽度。
17.如权利要求16所述的三维半导体存储装置，其中，隔离绝缘图案延伸到虚设电极的虚设焊盘区的部分中。
18.如权利要求16所述的三维半导体存储装置，其中，在从平面图中观察时，隔离绝缘图案在第二方向上与焊盘区分隔开。
19.如权利要求15所述的三维半导体存储装置，其中，隔离绝缘图案的线形部分在第二方向上的宽度等于隔离绝缘图案的弯曲部分在第二方向上的宽度。
20.一种三维半导体存储装置，所述三维半导体存储装置包括：
基底，包括单元阵列区和连接区；以及
电极结构，包括在基底的表面上竖直地且交替地堆叠的多个第一电极和多个第二电极，电极结构沿与基底的所述表面平行的第一方向延伸，电极结构包括在连接区上的阶梯结构，
其中，第一电极中的任一第一电极包括在连接区上的第一焊盘区，第一焊盘区通过邻近的第二电极暴露，
其中，第二电极中的任一第二电极包括在连接区上的第二焊盘区，第二焊盘区通过邻近的第一电极暴露，
其中，第二电极中的任一第二电极的第二焊盘区沿与基底的所述表面平行且与第一方向垂直的第二方向邻近于第一电极中的相应的第一电极的第一焊盘区，
其中，电极结构的最上层包括最上面的第二电极，
其中，最上面的第二电极的第二焊盘区在第二方向上的宽度大于第二电极中的其它第二电极的第二焊盘区在第二方向上的宽度，
其中，三维半导体存储装置还包括贯穿最上面的第二电极的隔离绝缘图案，并且
其中，隔离绝缘图案在第一方向上的长度小于最上面的第二电极在第一方向上的长度。
21.如权利要求20所述的三维半导体存储装置，
其中，电极结构的第二电极均包括：电极部分，包括在第二方向上的第一宽度且沿第一方向延伸；突出，包括比第一宽度小的在第二方向上的宽度且从电极部分沿第一方向延伸，
其中，最上面的第二电极的突出在第二方向上的宽度大于第二电极中的其它第二电极的突出在第二方向上的宽度。
22.如权利要求21所述的三维半导体存储装置，其中，第二电极中的任一第二电极的突出具有与在每个第二电极下面的第一电极的一个侧壁对齐的一个侧壁。
23.如权利要求21所述的三维半导体存储装置，其中，最上面的第二电极的电极部分被分为在单元阵列区上沿第一方向延伸且沿第二方向彼此分隔开的第一电极部分和第二电极部分，
其中，最上面的第二电极的突出在连接区上将第一电极部分和第二电极部分沿第二方向彼此水平连接。
24.如权利要求23所述的三维半导体存储装置，
其中，最上面的第二电极的第一电极部分在第二方向上的宽度和第二电极部分在第二方向上的宽度在单元阵列区上彼此相等，
其中，最上面的第二电极的第一电极部分在第二方向上的宽度和第二电极部分在第二方向上的宽度在连接区上彼此不同。
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