CN106024796B - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括：堆叠结构，其包括垂直地堆叠在衬底上的各个栅电极以及穿过栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极。所述导线形成多个堆叠层，并且包括第一导线和第二导线。布置在离所述衬底第一水平高度的位置处的第一导线的数量与布置在离所述衬底第二水平高度的位置处的第二导线的数量不同。所述第一水平高度与所述第二水平高度不同。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2015年3月31日和2015年5月22日在韩国知识产权局提交的韩国专利申请第10-2015-0045668号和第10-2015-0071868号的优先权，其公开内容通过引用全文的方式合并于此。
技术领域
本发明构思的各实施例涉及半导体存储器件，以及更具体地，涉及三维(3D)半导体存储器件。
背景技术
半导体器件已高度集成以提供高性能和低成本。特别地，半导体存储器件的集成密度可以直接影响半导体存储器件的制造成本。由于传统二维(2D)存储器件的集成密度主要由单位存储单元所占用的面积的大小而确定，因此其制造成本在很大程度上会受到为形成精细图案而选择的技术的影响。然而，由于用于形成这些精细图案的设备极为昂贵，因此就经济角度而言难以将2D存储器件的集成密度增加到某个阈值之上。
已经开发了包括三维排列的存储单元的3D半导体存储器件，以达到更高的集成密度。例如，已经增加了单元存储电极的数量和与单元存储电极连接的金属互连的数量，以改善3D半导体存储器件的集成密度。然而，在3D半导体存储器件所提供的有限区域中难以大量布置这些金属互连。
发明内容
本发明构思的至少一个实施例可以提供具有改善的可靠性的半导体存储器件。
根据本发明构思的示例性实施例，一种半导体存储器件包括：堆叠结构，其包括垂直地堆叠在衬底上的各个栅电极以及穿过所述栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极。所述导线排列为多个堆叠层，并且包括第一导线和第二导线。布置在离所述衬底第一水平高度的位置处的所述第一导线的数量与布置在离所述衬底第二水平高度的位置处的所述第二导线的数量不同，并且所述第一水平高度与所述第二水平高度不同。
在一个实施例中，所述第二水平高度高于所述第一水平高度，并且所述第一导线的数量小于所述第二导线的数量。
在一个实施例中，所述第二水平高度高于所述第一水平高度，并且所述第一导线的数量大于所述第二导线的数量。
在一个实施例中，所述第一导线的数量小于所述第二导线的数量，并且所述第一导线的间距大于所述第二导线的间距。
在一个实施例中，所述第一导线的宽度大于所述第二导线的宽度，并且第一导线之间的距离大于第二导线之间的距离。
在一个实施例中，所述第一导线的宽度等于所述第二导线的宽度，并且第一导线之间的距离大于第二导线之间的距离。
在一个实施例中，所述堆叠结构包括多个堆叠结构，并且所述堆叠结构中的每一个的各个栅电极包括接地选择晶体管的接地选择栅电极以及各个单元栅电极。在该实施例中，所述导线还包括：与所述多个堆叠结构的接地选择栅电极连接的各条接地导线。另外，在该实施例中，所述接地导线布置在与所述第一水平高度和第二水平高度不同的第三水平高度上。
在一个实施例中，所述半导体存储器件还包括：连接接触件，其分别布置在各个栅电极上；第一阵列焊盘，其分别连接至各个连接接触件；第一接触件，其分别布置在各个第一阵列焊盘中的一些第一阵列焊盘上，并且分别连接至各条第一导线；缓冲接触件，其分别布置在各个第一阵列焊盘中未设置有第一接触件的其他一些第一阵列焊盘上；第二阵列焊盘，其分别布置在各个缓冲接触件上；以及第二接触件，其分别布置在各个第二阵列焊盘上。在这个实施例中，所述第二接触件分别连接至各条第二导线。
在一个实施例中，所述第一接触件在与第一方向呈角度的第二方向上排列，所述第一方向为所述位线的排列方向，并且所述第二接触件可以在所述第二方向上排列。在该实施例中，当从平面图观看时，所述第一接触件和所述第二接触件彼此平行地排列。
根据本发明构思的示例性实施例，一种半导体存储器件包括：堆叠结构，其包括垂直地堆叠在衬底上的各个栅电极以及穿过所述栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极。所述导线排列为多个堆叠层，并且包括第一导线和第二导线。所述第一导线的间距与所述第二导线的间距不同。
根据本发明构思的示例性实施例，一种半导体存储器件包括：多个栅电极，其垂直地堆叠在衬底上；半导体图案，其穿过所有栅电极；位线，其连接至所述半导体图案；以及多条字线，其连接至所述栅电极。在这个实施例中，所述字线包括第一数量的导线和第二数量的导线，其中所述第一数量的线布置在离所述衬底第一深度的位置处，所述第一数量的线与布置在离所述衬底第二深度的位置处的第二数量的线不同，并且所述各深度彼此不同。
附图说明
本发明构思的各示例实施例基于附图和随附的详细描述将变得更加清楚。
图1为示出根据本发明构思的示例实施例的半导体存储器件的单元阵列的示意电路图。
图2为示出根据本发明构思的示例实施例的半导体存储器件的透视图。
图3为图2的部分“A”的放大示图，以示出根据本发明构思的示例实施例的半导体存储器件。
图4为示出根据本发明构思的示例实施例的半导体存储器件的平面图。
图5为沿着图4的线I-I'截取的截面图，以示出根据本发明构思的示例实施例的半导体存储器件。
图6A至图6C为图4的部分“B”的放大平面图，以示出根据本发明构思的示例实施例的半导体存储器件。
图7为图4的部分“B”的放大平面图，以示出根据本发明构思的示例实施例的半导体存储器件。
图8为图4的部分“B”的放大平面图，以示出根据本发明构思的示例实施例的半导体存储器件。
图9A和图9B为图4的部分“B”的放大平面图，以示出根据本发明构思的示例实施例的半导体存储器件。
图10为与图4和图5的单元阵列区对应的截面图，以示出根据本发明构思的示例实施例的半导体存储器件。
图11为示出包括根据本发明构思的示例实施例的半导体存储器件的电子系统的示例的示意框图。
图12为示出包括根据本发明构思的示例实施例的半导体存储器件的存储系统的示例的示意框图。
具体实施方式
现在将参照示出本发明构思的各示例实施例的附图，在下文中更加全面地描述本发明构思。根据将要参照附图更详细地描述的以下各示例实施例，本发明构思及其实现方法将变得清楚。然而，本发明构思的各示例实施例可按照许多不同的形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开是彻底和完整的，并且向本领域技术人员充分地传达本发明构思的范围。
如同在本文中使用的那样，单数形式“一个”、“一”以及“该”旨在同样包括复数形式，除非上下文另外明确表示。应当理解，当一个元件被称作“连接至”或者“耦接至”另一元件时，所述一个元件可以直接“连接至”或者“耦接至”另一元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区或衬底的一个元件被称作“位于”另一元件“上”时，所述一个元件可以直接“位于”另一元件“上”，或者也可以存在中间元件。与此相反，术语“直接地”意为不存在中间元件。除此之外，详细描述中的实施例将结合作为本发明构思的理想示例性示图的截面图来描述。因此，示例性示图的形状将根据制造技术和/或可允许误差来修改。因此，本发明构思的各实施例并不限于示例性示图中示出的具体形状，而可以包括可根据制造过程产生的其他形状。
在此解释并示出的本发明构思的各方面的各示例实施例包括其互补对应体。相同的附图标记或相同的参考标识在本说明书中始终表示相同的元件。
此外，本文中参照作为理想示例性示图的截面图和/或平面图来描述各示例实施例。因此，例如由制造技术和/或公差而导致的示意图中的形状的变化是可预期的。因此，各示例实施例不应理解为限于本文示出的区域的形状，而是应当包括例如由制造而导致的形状偏差。例如，附图中示为矩形的刻蚀区将通常具有圆形特征或曲线特征。因此，附图示出的区域其本质上是示意性的，而且它们的形状并非旨在说明器件中的区域的实际形状，也并非旨在限定示例实施例的范围。
根据本文描述的各种实施例的器件以及形成器件的方法可在诸如集成电路等微电子器件中实施，其中根据本文描述的各种实施例的多个器件集成在同一个微电子器件中。因此，本文所示的(各)截面图可在所述微电子器件中的无需相互正交的两个不同的方向上重复。因此，实施根据本文描述的各种实施例的器件的微电子器件的平面图可以包括按照基于该微电子器件的功能的阵列和/或二维图案来布置的多个器件。
根据本文描述的各种实施例的器件可以按照所述微电子器件的功能散布于其他器件中。此外，根据本文描述的各种实施例的微电子器件可以在与所述两个不同方向正交的第三方向上重复，以提供三维集成电路。
因此，本文所示的(各)截面图为根据本文描述的各种实施例的多个器件提供了支持，这些器件在平面图中沿着两个不同方向延伸，以及/或者在透视图中在三个不同方向上延伸。例如，在一个器件/结构的截面图中示出了单个有源区时，该器件/结构可以包括多个有源区和晶体管结构(或者存储单元结构、栅极结构等，如对情况合适的)在其上，如所述器件/结构的平面图所示。本文中描述的术语“间距(pitch)”指的是结构中各个重复的元件之间的距离。
图1为示出根据本发明构思的示例实施例的半导体存储器件的单元阵列的示意电路图。单元阵列也可以被称为存储单元阵列。
参照图1，根据本发明构思的示例实施例的半导体存储器件的单元阵列包括公共源极线CSL、多条位线BL以及布置在公共源极线CSL与各条位线BL之间的多个单元串CSTR。
各条位线BL可以二维地排列。多个单元串CSTR可以并联连接至各条位线BL中的每一条。各个单元串CSTR可以共同连接至公共源极线CSL。在一个示例性实施例中，多个单元串CSTR连接在公共源极线CSL与多条位线BL之间。在一个实施例中，公共源极线CSL包括二维排列的多条公共源极线CSL。在一个实施例中，相同的电压施加到多条公共源极线CSL上。在另一实施例中，彼此独立地对各条公共源极线CSL进行电控制。
在一个实施例中，各个单元串CSTR中的每一个包括连接至公共源极线CSL的接地选择晶体管GST、串选择晶体管SST以及连接在接地晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。在一个实施例中，接地选择晶体管GST、各个存储单元晶体管MCT以及串选择晶体管SST串联连接。
在一个实施例中，公共源极线CSL同时连接至各个接地选择晶体管GST的源电极。在一个实施例中，布置在公共源极线CSL与各条位线BL之间的接地选择线GSL、多条字线WL0至WL3以及串选择线SSL分别连接至接地选择晶体管GST的栅电极、各个存储单元晶体管MCT的栅电极以及串选择晶体管SST的栅电极。各个存储单元晶体管MCT中的每一个可以包括数据存储元件。
图2为示出根据本发明构思的示例实施例的半导体存储器件的透视图。图3为图2的部分“A”的放大示图，以示出根据本发明构思的示例实施例的半导体存储器件。图4为示出根据本发明构思的示例实施例的半导体存储器件的平面图。图5为沿着图4的线I-I'截取的截面图，以示出根据本发明构思的示例实施例的半导体存储器件。图6A至图6C为图4的部分“B”的放大平面图，以示出根据本发明构思的示例实施例的半导体存储器件。
参照图2至图5，各个堆叠结构ST布置在衬底100上。各个堆叠结构ST在与平行于衬底100的顶表面的第一方向D1交叉的第二方向D2上延伸。各个堆叠结构ST布置在单元阵列区CAR和衬底100的接触区WCTR上方。衬底100可以是硅衬底、硅锗衬底、锗衬底或者生长在单晶硅衬底上的外延层。单元阵列区CAR邻近于接触区WCTR。
掺杂物区102位于各个堆叠结构ST之间的衬底100中。掺杂物区102在衬底100中沿着第二方向D2延伸。在一个实施例中，掺杂物区102对应于公共源极线(例如，CSL)。在本实施例中，掺杂物区102的导电类型与衬底100的导电类型不同。例如，如果衬底100的导电类型为n型，则掺杂物区102的导电类型为p型。
堆叠结构ST中的每一个包括堆叠在衬底100上的绝缘图案110以及布置在绝缘图案110之间的栅电极120。例如，绝缘图案110和栅电极120可以交替重复地堆叠在衬底100上。绝缘图案110和栅电极120彼此交错。图3的缓冲绝缘层101可以设置在堆叠结构ST与衬底100之间。例如，缓冲绝缘层101可以位于最底部的栅电极120与衬底100之间。缓冲绝缘层101可以包括例如氧化硅层。
栅电极120可以在与衬底100的顶表面垂直的第三方向D3上堆叠，并且可以在第二方向D2上延伸。在一个实施例中，栅电极120在第二方向D2上的长度彼此不同。例如，栅电极120的长度可以随着离衬底100的距离增加而顺序地减小。换言之，布置在衬底100的接触区WCTR上的堆叠的栅电极120可以具有阶梯式结构。因此，在一个示例性实施例中，栅电极120的末端部分暴露在衬底100的接触区WCTR上。
在一个实施例中，栅电极120包括顺序地堆叠在衬底100上的接地选择晶体管GST的接地选择栅电极、各个单元栅电极以及串选择晶体管SST的串选择栅电极。如图5中所示，最下部栅电极120a为接地选择晶体管GST的接地选择栅电极，并且最上部栅电极120z为串选择晶体管SST的串选择栅电极。各个单元栅电极可以设置在接地选择晶体管GST的接地选择栅电极与串选择晶体管SST的串选择栅电极之间。在一个实施例中，栅电极120包括导电材料。例如，栅电极120可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或者过渡金属(例如，钛或钽)中的至少一种。
设置在栅电极120之间的绝缘图案110可以在第二方向D2上延伸。在一个实施例中，绝缘图案110在第二方向D2上的长度彼此不同。例如，绝缘图案110的长度可以随着离衬底100的距离增加而顺序地减小。在一个实施例中，绝缘图案110中的每一个的长度与布置在紧邻绝缘图案110中的每一个下方的栅电极120的长度相同。例如，最下部的绝缘图案110可以在第二方向D2上具有与最下部栅电极120a相同的长度。因此，在一个示例性实施例中，绝缘图案110分别覆盖衬底100的接触区WCTR上的栅电极120的暴露的末端部分。
绝缘图案110的厚度可以根据半导体存储器件的特性而变化。例如，在一个示例性实施例中，最下部的绝缘图案110和最上部的绝缘图案110的厚度大于其他绝缘图案110的厚度。例如，绝缘图案110可以包括氧化硅。
在一个实施例中，半导体图案SP在与衬底100的顶表面垂直的第三方向D3上穿过各个堆叠结构ST中的每一个。在一个实施例中，半导体图案SP穿过绝缘图案110和栅电极120，以便与衬底100接触。半导体图案SP可以对应于垂直沟道部分。在一个实施例中，半导体图案SP形成晶体管的有源沟道。半导体图案SP可以在第二方向D2上排列。例如，当从平面图观看时，半导体图案SP可以排列成直线形式或者锯齿形形式(未示出)。在一个实施例中，半导体图案SP中的每一个覆盖衬底100的顶表面的一部分以及绝缘图案110和栅电极120的内侧壁。
如图3中所示，半导体图案SP中的每一个包括第一沟道图案CH1和第二沟道图案CH2。第一沟道图案CH1可以具有空心管形状、空心圆柱形状或杯形形状。第一沟道图案CH1可以具有封闭的底部末端。第一沟道图案CH1的底表面与衬底100接触，并且可以设置在衬底100中。例如，第一沟道图案CH1可以穿过衬底100。在一个实施例中，第二沟道图案CH2布置在第一沟道图案CH1的外侧壁上，并且具有垂直的壁。例如，第二沟道图案CH2可以具有垂直线条状的形状或矩形形状。在一个实施例中，第二沟道图案CH2与第一沟道图案CH1的外侧壁接触。
虽然未在图中示出，但是在本发明构思的一个实施例中，半导体图案SP可以具有柱形或圆柱形的形状。
半导体图案SP可以由用掺杂物掺杂的半导体或者没有用掺杂物掺杂的本征半导体形成。在一个实施例中，半导体图案SP具有从由单晶结构、非晶态结构以及多晶结构组成的集合中选择的至少一种晶体结构。
垂直绝缘层VL位于堆叠结构ST与每个半导体图案SP之间。垂直绝缘层VL可以是单层或多层，其包括氧化硅层、氮化硅层或者氮氧化硅层中的至少一个。例如，垂直绝缘层VL可以包括顺序地堆叠在栅电极120的内侧壁上的阻挡绝缘层BKL、陷阱绝缘层TL以及隧道绝缘层TTL。例如，阻挡绝缘层BKL可以是氧化硅层，陷阱绝缘层TL可以是氮化硅层，隧道绝缘层TTL可以是氧化硅层。在一个实施例中，陷阱绝缘层TL直接与阻挡绝缘层BKL和隧道绝缘层TTL接触。
水平绝缘层PL可以布置在垂直绝缘层VL与每个栅电极120之间。在一个实施例中，水平绝缘层PL共形地覆盖栅电极120的内侧壁、顶表面和底表面。例如，水平绝缘层PL可以包围栅电极120的若干侧面，以防止其接触阻挡绝缘层BKL或栅极绝缘层110。水平绝缘层PL可以包括例如氧化硅层。垂直绝缘层VL和水平绝缘层PL可以构成电荷存储层DS。
绝缘柱IP可以填充由半导体图案SP中的每一个包围的内部空间。例如，绝缘柱IP可以包括氧化硅层、氮化硅层或者氮氧化硅层中的至少一个。
再次参照图2、图4和图5，导电焊盘D布置在半导体图案SP中的每一个上。在一个实施例中，导电焊盘D包括导电材料，或者包括利用导电类型与半导体图案SP的导电类型不同的掺杂物掺杂的半导体材料。暴露导电焊盘D的顶表面的第一层间绝缘层MD1可以形成在衬底100上。例如，第一层间绝缘层MD1形成为不覆盖导电焊盘D的顶表面。例如，第一层间绝缘层MD1可以包括氧化硅层。在一个实施例中，位线接触插塞件BLCP布置在导电焊盘D上，并且位线BL布置在位线接触插塞件BLCP上。在一个实施例中，利用导电材料形成位线接触插塞件BLCP。多条位线BL可以在第一方向D1上与堆叠结构ST交叉。在一个实施例中，位线BL通过位线接触插塞件BLCP和导电焊盘D电连接至半导体图案SP。位线BL中的每一个可以电连接至在第一方向D1上排列的半导体图案SP。位线BL可以包括导电材料(例如，钨或铜)。
参照图4、图5和图6A，栅电极120包括接地选择晶体管GST的接地选择栅电极120a、各个单元栅电极120b至120r以及串选择晶体管SST的串选择栅电极120z。在一个实施例中，各个堆叠结构的接地选择栅电极120a通过沟槽(未示出)彼此分离，该沟槽暴露掺杂物区102并在第二方向D2上延伸。因此，接地选择栅电极120a可以沿着第一方向D1排列。每个堆叠结构ST的单元栅电极120b至120r可以在与衬底100的顶表面垂直的方向(即，第三方向D3)上堆叠。分别包括在各个堆叠结构ST中并且布置在同一水平高度或离衬底相同距离(例如，特定深度)处的各个单元栅电极(120b至120r之一)可以通过暴露掺杂物区102的沟槽(未示出)彼此分离。因此，布置在相同的水平高度或深度上的各个单元栅电极120(120b至120r之一)可以沿着第一方向D1排列。
在一个实施例中，接地选择接触件GSLC穿过接触区WCTR中的第一层间绝缘层MD1和最下部绝缘图案110，以便分别与各个接地选择栅电极120a的末端部分接触。在一个实施例中，接地选择线GSL布置在第一层间绝缘层MD1上，以便分别与各个接地选择接触件GSLC接触。接地选择线GSL可以沿着第一方向D1排列，并且可以在第二方向D2上延伸。接地选择线GSL可以布置在相同的水平高度或深度上。
彼此相邻的接地选择线GSL的间距P1为一条接地选择线GSL的宽度W1与相邻的接地选择线GSL之间的距离SP1之和(P1＝W1+SP1)。例如，接地选择线GSL可以包括钨(W)。
在一个实施例中，连接接触件BC穿过接触区WCTR中的第一层间绝缘层MD1和绝缘图案110，以便分别与单元栅电极120b至120r的末端部分接触。每个堆叠结构ST的连接接触件BC可以在第二方向D2上排列。因为单元栅电极120b至120r布置在彼此不同的水平高度或深度上，所以各个连接接触件BC可以具有彼此不同的高度。换言之，连接接触件BC的顶表面可以布置在相同的水平高度或深度上，但是各个连接接触件BC的底表面可以布置在彼此不同的水平高度或深度上。
在一个实施例中，第一阵列焊盘AP1布置在连接接触件BC上。在一个实施例中，利用导电材料形成第一阵列焊盘AP1。第一阵列焊盘AP1中的每一个可以连接至在第一方向D1上排列的多个连接接触件BC。例如，第一阵列焊盘AP1中的每一个可以与在第一方向D1上排列的一对连接接触件BC接触。第一阵列焊盘AP1可以沿着第二方向D2排列，并且可以与在第一方向D1上彼此面对的堆叠结构ST的单元栅电极120b至120r交叉。
在一个实施例中，第二层间绝缘层MD2位于第一层间绝缘层MD1上，并且覆盖接地选择线GSL和第一阵列焊盘AP1。例如，第二层间绝缘层MD2可以包括氧化硅层或氮化硅层中的至少一个。
参照图5和图6B，第一接触件MC1和缓冲接触件BPC穿过接触区WCTR中的第二层间绝缘层MD2，以便与第一阵列焊盘AP1接触。第一接触件MC1可以分别布置在连接至第一单元栅电极120b到第七单元栅电极120h的第一阵列焊盘AP1上。在一个实施例中，第一接触件MC1排列为：不在第二方向D2上彼此水平地重叠。在一个实施例中，第一接触件MC1排列在在与第一方向D1和第二方向D2呈角度的第四方向D4上。在一个实施例中，第一接触件MC1和缓冲接触件BPC的平面面积小于接地选择接触件GSLC的平面面积。
缓冲接触件BPC可以分别布置在连接至第八单元栅电极120i到第十七单元栅电极120r的第一阵列焊盘AP1上。在图6B中，缓冲接触件BPC排列为：在第二方向D2上彼此水平地重叠。然而，本发明构思不限于此。在一个实施例中，缓冲接触件BPC不在第二方向D2上彼此水平地重叠。
第一接触件MC1、缓冲接触件BPC以及接地选择接触件GSLC的数量可以彼此不同。在一个实施例中，第一接触件MC1的数量大于接地选择接触件GSLC的数量，并且小于缓冲接触件BPC的数量。
第一下部字线LGW1至第七下部字线LGW7可以布置在第二层间绝缘层MD2上，以便分别连接至第一接触件MC1。因此，第一下部字线LGW1至第七下部字线LGW7可以分别电连接至第一单元栅电极120b至第七单元栅电极120h。第一下部字线LGW1至第七下部字线LGW7可以在第二方向D2上延伸，并且可以在第一方向D1上排列。由于第一接触件MC1不在第二方向D2上水平地重叠，因此第一下部字线LGW1至第七下部字线LGW7也不在第二方向D2上水平地彼此重叠。第一下部字线LGW1至第七下部字线LGW7在第二方向D2上的长度可以彼此不同。例如，第一下部字线LGW1至第七下部字线LGW7可以包括钨(W)。
在一个实施例中，第一下部字线LGW1至第七下部字线LGW7布置在彼此相同的水平高度或深度上，并且布置在比接地选择线GSL更高的水平高度或深度上。第一下部字线LGW1至第七下部字线LGW7的数量可以与接地选择线GSL的数量不同。在一个实施例中，第一下部字线LGW1至第七下部字线LGW7的数量大于接地选择线GSL的数量。在一个实施例中，第一下部字线LGW1至第七下部字线LGW7中的至少一个不与垂直地邻近于下部字线LGW1至LGW7的接地选择线GSL中的任何一条垂直地重叠。
第一下部字线LGW1至第七下部字线LGW7中的相邻的线的间距P2为一条下部字线的宽度W2与相邻的下部字线之间的距离SP2之和(P2＝W2+SP2)。在一个实施例中，下部字线LGW1至LGW7的宽度W2小于接地选择线GSL的宽度W1(W2＜W1)。在一个实施例中，下部字线LGW1至LGW7之间的距离SP2小于接地选择线GSL之间的距离SP1(SP2＜SP1)。因此，下部字线LGW1至LGW7的间距P2小于接地选择线GSL的间距P1(P2＜P1)。
第二阵列焊盘AP2布置在第二层间绝缘层MD2上，以便与缓冲接触件BPC接触。第二阵列焊盘AP2可以与在第一方向上彼此面对的一对堆叠结构的第八单元栅电极120i至第十七单元栅电极120r交叉。第二阵列焊盘AP2可以在第二方向D2上排列。在一个实施例中，第二阵列焊盘AP2布置在与第一下部字线LGW1至第七下部字线LGW7相同的水平高度或深度上，并且布置在比第一阵列焊盘AP1更高的水平高度或深度上。
在一个实施例中，第三层间绝缘层MD3布置在第二层间绝缘层MD2上，以覆盖第一下部字线LGW1至第七下部字线LGW7和第二阵列焊盘AP2。例如，第三层间绝缘层MD3可以包括氧化硅层或氮化硅层中的至少一个。
参照图5和图6C，在一个示例实施例中，第二接触件MC2穿过接触区WCTR中的第三层间绝缘层MD3，以便分别与第二阵列焊盘AP2接触。在一个实施例中，第二接触件MC2排列为：不在第二方向D2上彼此水平地重叠。当从平面图观看时，第二接触件MC2可以在与第一接触件MC1的排列方向不同的方向上排列。例如，第二接触件MC2的排列方向和第一接触件MC1的排列方向(即，第四方向D4)可以关于第一方向D1对称。
根据图7中示出的实施例，当从平面图观看时，第二接触件MC2在与第一接触件MC1的排列方向基本相同的方向上排列。例如，第二接触件MC2可以在第四方向D4上排列。因此，当从平面图观看时，第一接触件MC1和第二接触件MC2可以彼此平行地排列。在一个实施例中，第二接触件MC2的平面面积小于第一接触件MC1的平面面积。
再次参照图5和图6C，第二接触件MC2的数量可以与第一接触件MC1的数量不同。在一个实施例中，第二接触件MC2的数量大于第一接触件MC1的数量。
第一上部字线UGW11至第十上部字线UGW20可以布置在第三层间绝缘层MD3上，以便连接至第二接触件MC2。第一上部字线UGW11至第十上部字线UGW20可以分别电连接至第八单元栅电极120i至第十七单元栅电极120r。第一上部字线UGW11至第十上部字线UGW20可以在第二方向D2上延伸，并且可以沿着第一方向D1排列。由于各个第二接触件MC2不在第二方向D2上彼此水平地重叠，因此第一上部字线UGW11至第十上部字线UGW20也不在第二方向D2上彼此水平地重叠。第一上部字线UGW11至第十上部字线UGW20在第二方向D2上的长度可以彼此不同。
第一上部字线UGW11至第十上部字线UGW20可以布置在彼此相同的水平高度或深度上，并且可以布置在比第一下部字线LGW1至第七下部字线LGW7更高的水平高度或深度上。上部字线UGW11至UGW20的数量可以与下部字线LGW1至LGW7的数量不同。在一个实施例中，上部字线UGW11至UGW20的数量大于下部字线LGW1至LGW7的数量。第一至第十上部字线UGW11至UGW20中的至少一条不与第一至第七下部字线LGW1至LGW7中的垂直邻近于上部字线UGW11至UGW20的一条垂直地重叠。
第一上部字线UGW11至第十上部字线UGW20中的相邻的线的间距P3为一条上部字线的宽度W3与相邻的上部字线之间的距离SP3之和(P3＝W3+SP3)。在一个实施例中，上部字线UGW11至UGW20的宽度W3小于下部字线LGW1至LGW7的宽度W2(W3＜W2)。在一个实施例中，上部字线UGW11至UGW20之间的距离SP3小于下部字线LGW1至LGW7之间的距离SP2(SP3＜SP2)。因此，相邻的上部字线UGW11至UGW20的间距P3小于相邻的下部字线LGW1至LGW7的间距P2(P3＜P2)。
上部字线UGW11至UGW20的宽度W3小于下部字线LGW1至LGW7的宽度W2，因此上部字线UGW11至UGW20的电阻值大于下部字线LGW1至LGW7的电阻值。因此，上部字线UGW11至UGW20可以由与下部字线LGW1至LGW7不同的金属形成。例如，上部字线UGW11至UGW20可以包括铜(Cu)。
根据图8中示出的实施例，上部字线UGW11至UGW20的宽度W3等于下部字线LGW1至LGW7的宽度W2(W3＝W2)。在这个实施例中，上部字线UGW11至UGW20之间的距离SP3小于下部字线LGW1至LGW7之间距离SP2(SP3＜SP2)。因为即使上部字线UGW11至UGW20的宽度W3等于下部字线LGW1至LGW7的宽度W2，上部字线UGW11至UGW20的数量还是大于下部字线LGW1至LGW7的数量，所以上部字线UGW11至UGW20的间距P3小于下部字线LGW1至LGW7的间距P2(P2＞P3)。在上部字线UGW11至UGW20的宽度W3等于下部字线LGW1至LGW7的宽度W2的实施例中，上部字线UGW11至UGW20包括与下部字线LGW1至LGW7相同的材料。例如，在本实施例中，上部字线UGW11至UGW20可以包括钨(W)。
根据本发明构思的示例性实施例，与连接至单元栅电极的互连对应的字线布置为具有多层结构。此外，布置在第一水平高度或深度上的字线的数量可以与布置在不同于第一高度的第二高度上的字线的数量不同。因此，即使连接至单元栅电极的互连的数量在半导体存储器件的集成密度增加时会增加，互连的数量仍然不需受限于可用空间的量。因此，半导体存储器件的可靠性可以改善。
图9A和图9B为图4的部分“B”的放大平面图，以示出根据本发明构思的示例实施例的半导体存储器件。
参照图4、图5和图9A，接地选择接触件GSLCa和连接接触件BCa穿过衬底100的接触区WCTR上的第一层间绝缘层MD1和绝缘图案110。在一个实施例中，接地选择接触件GSLCa分别与各个接地选择栅电极120a的末端部分接触，并且连接接触件BCa分别与单元栅电极120b至120r的末端部分接触。
在一个实施例中，在第二方向D2上延伸的接地选择线GSLa形成在第一层间绝缘层MD1上，以便分别与各个接地选择接触件GSLCa接触。在一个实施例中，第一阵列焊盘AP1布置在第一层间绝缘层MD1上，以便连接至连接接触件BCa。第一阵列焊盘AP1中的每一个可以连接至在第一方向D1上排列的一对连接接触件BCa。接地选择线GSLa可以在第一方向D1上排列，并且第一阵列焊盘AP1可以在第二方向D2上排列。彼此相邻的接地选择线GSLa的间距P1为一条接地选择线GSLa的宽度W1与相邻的接地选择线GSLa之间的距离SP1之和(P1＝W1+SP1)。
在一个实施例中，第一接触件MC1a和缓冲接触件BPCa穿过第二层间绝缘层MD2，以便分别与各个第一阵列焊盘AP1接触。第一接触件MC1a可以分别布置在连接至第一单元栅电极120b至第十单元栅电极120k的第一阵列焊盘AP1上。在一个实施例中，第一接触件MC1a不在第二方向D2上彼此水平地重叠。在一个实施例中，第一接触件MC1a在与第一方向D1和第二方向D2呈角度的第四方向D4上排列。
缓冲接触件BPCa可以分别布置在连接至第十一单元栅电极120l至第十七单元栅电极120r的第一阵列焊盘AP1上。缓冲接触件BPCa可以排列为：在第二方向D2上彼此水平地重叠。然而，本发明构思不限于此。在一个实施例中，缓冲接触件BPCa不在第二方向D2上彼此重叠。
第一接触件MC1a、缓冲接触件BPCa以及接地选择接触件GSLCa可以在数量上彼此不同。在一个实施例中，第一接触件MC1a的数量大于接地选择接触件GSLCa的数量和缓冲接触件BPCa的数量。
第一下部字线LGW1至第十下部字线LGW10可以布置在第二层间绝缘层MD2上，以便分别连接至各个第一接触件MC1a。第一下部字线LGW1至第十下部字线LGW10可以通过第一接触件MC1a分别电连接至第一单元栅电极120b至第十单元栅电极120k。第一下部字线LGW1至第十下部字线LGW10可以在第二方向D2上延伸，并且可以在第一方向D1上排列。因为第一接触件MC1a不在第二方向D2上彼此水平地重叠，所以第一下部字线LGW1至第十下部字线LGW10也不在第二方向D2上彼此水平地重叠。第一下部字线LGW1至第十下部字线LGW10可以在第二方向D上具有彼此不同的长度。例如，第一下部字线LGW1至第十下部字线LGW10可以包括钨(W)。
第一下部字线LGW1至第十下部字线LGW10可以布置在彼此相同的水平高度或深度上，并且可以布置在比接地选择线GSLa更高的水平高度或深度上。下部字线LGW1至LGW10的数量可以与接地选择线GSLa的数量不同。在一个实施例中，下部字线LGW1a至LGW10a的数量大于接地选择线GSLa的数量。在一个实施例中，第一下部字线LGW1a至第十下部字线LGW10a中的至少一个不与接地选择线GSLa中的垂直邻近于下部字线LGW1a至LGW10a的那条垂直地重叠。
第一下部字线LGW1a至第十下部字线LGW10a中的相邻的线的间距P2为一条下部字线的宽度W2与相邻的下部字线之间的距离SP2之和(P2＝W2+SP2)。在一个实施例中，下部字线LGW1a至LGW10a的宽度W2小于接地选择线GSLa的宽度W1(W2＜W1)。在一个实施例中，下部字线LGW1a至LGW10a之间的距离SP2小于接地选择线GSLa之间的距离SP1(SP2＜SP1)。因此，下部字线LGW1a至LGW10a的间距P2小于接地选择线GSLa的间距P1(P2＜P1)。
参照图4、图5、和图9B，第二阵列焊盘AP2布置在第二层间绝缘层MD2上，并且与缓冲接触件BPCa接触。在一个实施例中，利用导电材料形成第二阵列焊盘AP2。第二阵列焊盘AP2可以与在第一方向D1上彼此面对的各个堆叠结构ST的第十一单元栅电极120l至第十七单元栅电极120r交叉，并且可以在第二方向D2上排列。第二阵列焊盘AP2可以布置在与第一下部字线LGW1a至第十下部字线LGW10a相同的水平高度或深度上。
在一个实施例中，第三层间绝缘层MD3布置在第二层间绝缘层MD2上，以覆盖第一下部字线LGW1a至第十下部字线LGW10a和第二阵列焊盘AP2。
第二接触件MC2a穿过衬底100的接触区WCTR的第三层间绝缘层MD3，以便分别与各个第二阵列焊盘AP2接触。第二接触件MC2a可以排列为：不在第二方向D2上彼此水平地重叠。当从平面图观看时，第二接触件MC2a可以在与第一接触件MC1a的排列方向不同的方向上排列。例如，第二接触件MC2a的排列方向和第一接触件MC1a的排列方向(即，第四方向D4)可以关于第一方向D1对称。
第二接触件MC2a的数量可以与第一接触件MC1a的数量不同。在一个实施例中，第二接触件MC2a的数量小于第一接触件MC1a的数量。
第一上部字线UGW11a至第七上部字线UGW17a可以布置在第三层间绝缘层MD3上，以便连接至第二接触件MC2a。第一上部字线UGW11a至第七上部字线UGW17a可以分别电连接至第十一单元栅电极120l至第十七单元栅电极120r。第一上部字线UGW11a至第七上部字线UGW17a可以在第二方向D2上延伸，并且可以沿着第一方向D1排列。由于第二接触件MC2a不在第二方向D2上彼此水平地重叠，因此第一上部字线UGW11a至第七上部字线UGW17a也不在第二方向D2上水平地彼此重叠。第一上部字线UGW11a至第七上部字线UGW17a在第二方向D2上的长度可以彼此不同。
第一上部字线UGW11a至第七上部字线UGW17a可以布置在彼此相同的水平高度或深度上，并且可以布置在比第一下部字线LGW1a至第十下部字线LGW10a高的水平高度或深度上。上部字线UGW11a至UGW17a的数量可以与下部字线LGW1a至LGW10a的数量不同。在一个实施例中，上部字线UGW11a至UGW17a的数量小于下部字线LGW1a至LGW10a的数量。
第一上部字线UGW11a至第七上部字线UGW17a中的相邻的线的间距P3为一条上部字线的宽度W3与相邻的上部字线之间的距离SP3之和(P3＝W3+SP3)。在一个实施例中，上部字线UGW11a至UGW17a的宽度W3大于下部字线LGW1a至LGW10a的宽度W2(W3＞W2)。在一个实施例中，上部字线UGW11a至UGW17a之间的距离SP3大于下部字线LGW1a至LGW10a之间的距离SP2(SP3＞SP2)。因此，相邻的上部字线UGW11a至UGW17a的间距P3大于相邻的下部字线LGW1a至LGW10a的间距P2(P3＞P2)。
图10为与图4和图5的单元阵列区CAR对应的截面图，以示出根据本发明构思的示例实施例的半导体存储器件。
参照图10，根据本实施例的半导体存储器件包括布置在衬底300上的堆叠结构ST。公共源极线CSL布置在堆叠结构ST上。堆叠结构ST可以在与平行于衬底300顶表面的第一方向D1交叉的第二方向D2上延伸。堆叠结构ST中的每一个包括交替地堆叠在衬底300上的绝缘图案310和栅电极320。例如，绝缘图案310和栅电极320相互交错。缓冲绝缘层311布置在衬底300与最下部的栅电极320之间。栅电极320可以包括掺杂硅、金属(例如，钨)、金属氮化物、金属硅化物或者它们的任何组合。绝缘图案310和缓冲绝缘层311可以包括氧化硅。
绝缘图案310和栅电极320可以交替重复地堆叠在衬底300上。堆叠结构ST的栅电极320可以包括接地选择线GSL、各条字线以及串选择线SSL。接地选择线GSL和串选择线SSL可以在第一方向D1上通过分离沟槽324横向地彼此分隔开。例如，字线可以包括第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以在第一方向D1上通过分离沟槽324横向地彼此分隔开。在一个实施例中，字线包括设置在衬底300与接地选择线GSL之间的第一字线WL1，以及设置在衬底300与串选择线SSL之间的第二字线WL2。换言之，接地选择线GSL布置在公共源极线CSL与第一字线WL1中的最上部的一条之间，并且串选择线SSL布置在位线BL与第二字线WL2中的最上部的一条之间。
器件隔离图案DSP设置在分离沟槽324中。器件隔离图案DSP可以具有在第二方向D2上延伸的直线形状。例如，器件隔离图案DSP可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一个。
有源柱AP可以穿过堆叠结构ST。当从平面图观看时，穿过堆叠结构ST中的每一个的有源柱AP可以在第二方向D2上排列。有源柱AP可以对应于垂直沟道部分。在一个实施例中，有源柱形成晶体管的有源沟道。
在一个实施例中，有源柱AP中的每一个连接至位线BL和公共源极线CSL。在一个实施例中，位线插塞件PLG和焊盘PAD布置在位线BL与堆叠结构ST之间，用于位线BL与堆叠结构ST之间的电连接。
有源柱AP中的每一个包括穿过堆叠结构ST的垂直部分VP，以及布置在堆叠结构ST下以使各个垂直部分VP彼此电连接的水平部分HP。垂直部分VP位于穿过堆叠结构ST的垂直孔323中。水平部分HP位于形成在衬底300的上部分中的水平凹进区RC中。在一个实施例中，垂直部分VP中的一个连接至公共源极线CSL，并且垂直部分VP中的另一个连接至与位线BL相连的焊盘PAD。在一个实施例中，水平部分HP设置在衬底100与堆叠结构ST之间，以使一对相邻的垂直部分VP彼此电连接。
例如，在每个有源柱AP中，垂直部分VP包括穿过第一字线WL1和接地选择线GSL的第一垂直部分VP1，以及穿过第二字线WL2和串选择线SSL的第二垂直部分VP2。在一个实施例中，第二垂直部分VP2连接至位线BL(例如，通过焊盘PAD)，并且第一垂直部分VP1连接至公共源极线CSL。水平部分HP可以从第二字线WL2之下延伸至第一字线WL1之下，以使第一垂直部分VP1电连接至第二垂直部分VP2。
数据存储层DS可以设置在有源柱AP中的每一个与栅电极320和绝缘图案310之间。栅极绝缘层GOX可以设置在衬底300与有源柱AP之间。栅极绝缘层GOX可以包括氧化硅层。
可以在沿第二方向D2延伸的堆叠结构ST和栅电极320上形成结构具有与参照图4和图5描述的接触区WCTR的接触件相同的结构的接触件(未示出)。
本发明构思的实施例可以描述为这样的半导体器件，所述半导体器件包括：垂直地堆叠在衬底上的多个栅电极、穿过所有栅电极的半导体图案、连接至半导体图案的位线以及连接至栅电极的多条字线。在本实施例中，字线包括第一数量的导线和第二数量的导线，其中第一数量的线布置在离衬底第一深度的位置，所述第一数量的线与布置在离衬底第二深度的位置处的第二数量的线不同，并且各深度彼此不同。所述深度可以被称为水平高度。
在一个实施例中，半导体图案包括连接至公共源极线CSL的第一垂直形状部分(例如，见图10中的VP1)、连接至位线的第二垂直形状部分(例如见图2中的VP2)以及布置在衬底(例如，见图10中的300)内的将第一垂直形状部分和第二垂直形状部分连接在一起的水平部分(例如，图10中的HP)。在一个实施例中，沟槽(例如，见图10中的324)存在于第一垂直形状部分与第二垂直形状部分之间，并且接触水平部分。
图11为示出包括根据本发明构思的示例实施例的半导体存储器件的电子系统的示例的示意框图。
参照图11，根据本发明构思的实施例的电子系统1100包括：控制器1110、输入/输出(I/O)单元1120、存储器装置1130、接口单元1140以及数据总线1150。控制器1110、I/O单元1120、存储器装置1130以及接口单元1140中的至少两个可以通过数据总线1150相互通信。数据总线1150可以对应于电信号传输的路径。存储器装置1130可以包括根据本发明构思的上述各实施例的各种半导体存储器件中的至少一种。
控制器1110可以包括微处理器、数字信号处理器、微控制器或者与其中任何一个功能相似的其他逻辑装置中的至少一个。I/O单元1120可以包括键区、键盘和/或显示装置。存储器装置1130可以存储数据和/或命令。接口单元1140可以向通信网络传输电数据，或者可以从通信网络接收电数据。接口单元1140可以无线地工作或者使用物理电缆工作。例如，接口单元1140可以包括天线、有线收发器或无线收发器。虽然未在图中示出，但是电子系统1100还可以包括快速动态随机存取存储器(DRAM)装置和/或快速静态随机存取存储器(SRAM)装置，其作为用于改善控制器1110的操作的高速缓存。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器或者无线地接收和/或传输信息数据的其他电子产品。
图12为示出包括根据本发明构思的示例性实施例的半导体存储器件的存储系统的示例的示意框图。
参照图12，存储系统1200包括存储器装置1210。存储器装置1210可以包括根据上述各实施例的各种半导体存储器件中的至少一种。另外，存储器装置1210还可以包括与根据上文描述的各实施例的半导体存储器件不同的另一种半导体存储器件。例如，存储器装置1210还可以包括DRAM装置和/或SRAM装置。存储器系统1200可以包括控制主机与存储器装置1210之间的数据通信的存储器控制器1220。
存储器控制器1220包括控制存储器系统1200的总体操作的中央处理器(CPU)1222。另外，存储器控制器1220包括用作CPU1222的工作存储器的SRAM装置1221。此外，存储器控制器1220还包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以配置为使用数据通信协议在存储器系统1200与主机之间进行通信。存储器接口单元1225可以将存储器控制器1220连接至存储器装置1210。存储器控制器1220还可以包括错误检查和纠正(ECC)块1224。ECC块1224可以检测并纠正从存储器装置1210读出的数据的错误。即使未在图中示出，存储器系统1200还可以包括与主机连接的存储代码数据(例如，可执行代码)的只读存储器(ROM)装置。存储器系统1200可以用作便携式数据存储卡(例如，存储卡)。或者，存储器系统1200可以作为用作计算机系统的硬盘的固态盘(SSD)来实现。
在根据本发明构思的各实施例的半导体存储器件中，与各个单元栅电极连接的各条导线(例如，各条下部字线和上部字线)具有多层结构。因此，可以改善所述半导体存储器件的可靠性。
虽然已经参照各示例实施例描述了本发明构思，但是对本领域技术人员而言显而易见的是，在不脱离本发明构思的精神和范围的前提下，可以进行许多变形和修改。因此，应当理解，上述各实施例为非限制性而是说明性的。

Claims (24)

1.一种半导体存储器件，包括：
堆叠结构，其包括：垂直地堆叠在衬底上的各个栅电极；以及穿过所述栅电极的垂直沟道部分；
位线，其连接至所述垂直沟道部分；以及
多条导线，其连接至所述堆叠结构上的各个栅电极，所述导线排列为多个堆叠层，并且所述导线包括第一导线、第二导线和接地导线，
其中，布置在离所述衬底第一水平高度的位置处的第一导线的数量与布置在离所述衬底第二水平高度的位置处的第二导线的数量不同，
其中，所述第一水平高度与所述第二水平高度不同，
其中，所述接地导线布置在与所述第一水平高度和所述第二水平高度不同的第三水平高度的位置处，
其中，所述接地导线连接至最下部的栅电极。
2.如权利要求1所述的半导体存储器件，其中，所述第二水平高度高于所述第一水平高度，并且
其中，所述第一导线的数量小于所述第二导线的数量。
3.如权利要求1所述的半导体存储器件，其中，所述第二水平高度高于所述第一水平高度，并且
其中，所述第一导线的数量大于所述第二导线的数量。
4.如权利要求1所述的半导体存储器件，其中，所述第一导线的数量小于所述第二导线的数量，并且
其中，所述第一导线的间距大于所述第二导线的间距。
5.如权利要求4所述的半导体存储器件，其中，所述第一导线的宽度大于所述第二导线的宽度，并且
其中，所述第一导线之间的距离大于所述第二导线之间的距离。
6.如权利要求4所述的半导体存储器件，其中，所述第一导线的宽度等于所述第二导线的宽度，并且
其中，所述第一导线之间的距离大于所述第二导线之间的距离。
7.如权利要求1所述的半导体存储器件，其中，所述堆叠结构包括多个堆叠结构，
其中，所述堆叠结构中的每一个的各个栅电极包括接地选择晶体管的接地选择栅电极以及各个单元栅电极，
其中，所述接地导线连接至所述多个堆叠结构的接地选择栅电极。
8.如权利要求1所述的半导体存储器件，其中，所述第三水平高度低于所述第一水平高度和第二水平高度，并且
其中，所述接地导线的数量小于所述第一导线的数量和所述第二导线的数量。
9.如权利要求1所述的半导体存储器件，其中，所述接地导线的间距大于所述第一导线的间距和所述第二导线的间距。
10.如权利要求9所述的半导体存储器件，其中，所述接地导线的宽度大于所述第一导线和第二导线的宽度，并且
其中，所述接地导线之间的距离大于所述第一导线之间的距离和所述第二导线之间的距离。
11.如权利要求1所述的半导体存储器件，其中，所述第一导线中的至少一条第一导线不与所述第二导线中的垂直邻近于该条第一导线的一条第二导线垂直地重叠。
12.如权利要求1所述的半导体存储器件，还包括：
连接接触件，其分别布置在各个栅电极上；
第一阵列焊盘，其分别连接至各个连接接触件；
第一接触件，其分别布置在各个第一阵列焊盘中的一些第一阵列焊盘上，所述第一接触件分别连接至各条第一导线；
缓冲接触件，其分别布置在各个第一阵列焊盘中未设置有第一接触件的其他一些第一阵列焊盘上；
第二阵列焊盘，其分别布置在各个缓冲接触件上；以及
第二接触件，其分别布置在各个第二阵列焊盘上，所述第二接触件分别连接至各条第二导线。
13.如权利要求12所述的半导体存储器件，其中，所述第一接触件在与第一方向呈角度的第二方向上排列，所述第一方向为所述位线的排列方向，
其中，所述第二接触件在所述第二方向上排列，并且
其中，当从平面图观看时，所述第一接触件和所述第二接触件彼此平行地排列。
14.如权利要求12所述的半导体存储器件，其中，所述第一接触件在与第一方向呈角度的第二方向上排列，所述第一方向为所述位线的排列方向，
其中，所述第二接触件在与所述第二方向不同的第三方向上排列，并且
其中，所述第二方向和所述第三方向关于所述第一方向对称。
15.如权利要求12所述的半导体存储器件，其中，所述第二水平高度高于所述第一水平高度，并且
其中，所述第一接触件的数量小于所述第二接触件的数量。
16.如权利要求12所述的半导体存储器件，其中，所述第二水平高度高于所述第一水平高度，并且
其中，所述第一接触件的数量大于所述第二接触件的数量。
17.如权利要求12所述的半导体存储器件，其中，所述第一接触件的平面面积与所述第二接触件的平面面积不同。
18.一种半导体存储器件，包括：
堆叠结构，其包括：垂直地堆叠在衬底上的各个栅电极；以及穿过所述栅电极的垂直沟道部分；
位线，其连接至所述垂直沟道部分；以及
多条导线，其连接至所述堆叠结构上的各个栅电极，所述导线排列为多个堆叠层，并且所述导线包括第一导线、第二导线和接地导线，
其中，所述第一导线的间距与所述第二导线的间距不同，
其中，所述接地导线连接至最下部的栅电极。
19.如权利要求18所述的半导体存储器件，其中，所述第一导线布置在离所述衬底第一水平高度的位置处，
其中，所述第二导线布置在高于所述第一水平高度的第二水平高度的位置处，并且
其中，所述第一导线的间距小于所述第二导线的间距。
20.如权利要求18所述的半导体存储器件，其中，所述第一导线布置在离所述衬底第一水平高度的位置处，
其中，所述第二导线布置在高于所述第一水平高度的第二水平高度的位置处，并且
其中，所述第一导线的间距大于所述第二导线的间距。
21.一种半导体存储器件，包括：
多个栅电极，其垂直地堆叠在衬底上；
半导体图案，其穿过所有栅电极；
位线，其连接至所述半导体图案；以及
多条字线，其连接至所述栅电极，所述字线包括第一导线、第二导线和接地导线，
其中，布置在离所述衬底第一深度的位置处的第一导线的数量与布置在离所述衬底第二深度的位置处的第二导线的数量不同，
其中，所述第一深度与所述第二深度不同，
其中，所述接地导线布置在与所述第一深度和所述第二深度不同的第三深度的位置处，
其中，所述接地导线连接至最下部的栅电极。
22.如权利要求21所述的半导体存储器件，其中，所述半导体图案包括：第一垂直形状部分，其连接至所述位线；第二垂直形状部分，其连接至公共源极线；以及水平部分，其布置在将所述第一垂直形状部分和第二垂直形状部分连接在一起的衬底内。
23.如权利要求22所述的半导体存储器件，其中，在所述第一垂直形状部分与第二垂直形状部分之间存在沟槽，并且所述沟槽接触所述水平部分。
24.如权利要求21所述的半导体存储器件，还包括多个绝缘图案，其垂直地堆叠在所述衬底上，并且与所述栅电极交错。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186519B2 (en) 2015-03-31 2019-01-22 Samsung Electronics Co., Ltd. Semiconductor memory devices
KR102635843B1 (ko) 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
KR102550789B1 (ko) 2016-03-28 2023-07-05 삼성전자주식회사 반도체 장치
CN107658302A (zh) * 2016-07-25 2018-02-02 上海新昇半导体科技有限公司 一种存储器结构及其制备方法
KR102633025B1 (ko) * 2016-11-09 2024-02-05 에스케이하이닉스 주식회사 반도체 메모리 소자
KR20180066650A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 소자
CN114050162A (zh) * 2018-03-05 2022-02-15 湘潭大学 一种铁电存储器及其制备方法
KR20190122431A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
US10700086B2 (en) 2018-06-28 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having high mobility channels and methods of making the same
KR20200008335A (ko) * 2018-07-16 2020-01-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR102635666B1 (ko) * 2018-08-16 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109524416B (zh) * 2018-11-06 2021-07-06 长江存储科技有限责任公司 制造存储器件的方法及存储器件
US11367736B2 (en) * 2020-05-22 2022-06-21 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11355506B2 (en) 2020-05-22 2022-06-07 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11342245B2 (en) * 2020-05-22 2022-05-24 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
KR20220159526A (ko) * 2021-05-25 2022-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005456A (zh) * 2009-08-26 2011-04-06 三星电子株式会社 包括三维存储单元阵列的半导体存储器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8284601B2 (en) 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
KR101597686B1 (ko) 2009-11-03 2016-02-25 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101778287B1 (ko) * 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
TWI497496B (zh) 2011-01-19 2015-08-21 Macronix Int Co Ltd 三維記憶體陣列架構
US8724390B2 (en) 2011-01-19 2014-05-13 Macronix International Co., Ltd. Architecture for a 3D memory array
KR101855324B1 (ko) * 2011-05-04 2018-05-09 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
US9165937B2 (en) * 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
JP2015028989A (ja) 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置
KR102150969B1 (ko) * 2013-12-05 2020-10-26 삼성전자주식회사 반도체 장치 및 그 제조방법
US9224473B1 (en) * 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory
US9524980B2 (en) * 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US10186519B2 (en) 2015-03-31 2019-01-22 Samsung Electronics Co., Ltd. Semiconductor memory devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005456A (zh) * 2009-08-26 2011-04-06 三星电子株式会社 包括三维存储单元阵列的半导体存储器件

Also Published As

Publication number Publication date
US10186519B2 (en) 2019-01-22
US10685977B2 (en) 2020-06-16
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US20190148403A1 (en) 2019-05-16
CN106024796A (zh) 2016-10-12

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