KR102120725B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 기판 상에 적교대로 적층된 절연막들과 도전막들을 각각 포함하고 라인 형태로 배열되는 제1 적층 구조물들과, 제1 적층 구조물들 사이의 기판 상에 교대로 적층되는 절연막들과 도전막들을 각각 포함하고, 라인 형태로 배열되는 제2 적층 구조물들과, 서로 다른 제1 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제1 배선 구조물과, 서로 다른 제2 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제2 배선 구조물, 및 제1 배선 구조물들 및 제2 배선 구조물들을 동작 회로와 연결하도록 구성된 제3 배선 구조물을 포함한다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 블록을 포함하는 반도체 장치에 관한 것이다.
메모리 블록의 구조에 따라 동작 회로의 배치 방식이 변경될 수 있다. 즉, 2차원 구조의 메모리 블록을 포함하는 메모리 장치와 3차원 구조의 메모리 블록을 포함하는 메모리 장치는 동작 회로의 배치 방식이 다를 수 있다. 드레인 셀렉트 라인과 소스 셀렉트 라인이 워드라인들과 함께 서로 다른 영역들에 적층되는 경우, 동작 회로의 배치 형태가 복잡해질 수 있다.
본 발명의 실시예는 메모리 블록과 메모리 블록을 위한 동작 회로의 배치 형태를 개선할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 기판 상에 적교대로 적층된 절연막들과 도전막들을 각각 포함하고 라인 형태로 배열되는 제1 적층 구조물들과, 제1 적층 구조물들 사이의 기판 상에 교대로 적층되는 절연막들과 도전막들을 각각 포함하고, 라인 형태로 배열되는 제2 적층 구조물들과, 서로 다른 제1 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제1 배선 구조물과, 서로 다른 제2 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제2 배선 구조물, 및 제1 배선 구조물들 및 제2 배선 구조물들을 동작 회로와 연결하도록 구성된 제3 배선 구조물을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 기판 상에 절연막들과 도전막들이 교대로 적층되는 라인 형태의 제1 및 제2 적층 구조물들을 각각 포함하고, 제1 적층 구조물 및 제2 적층 구조물이 교대로 배열되는 제1 메모리 그룹과, 서로 다른 제1 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하고, 서로 다른 제2 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제1 및 제2 배선 구조물과, 기판 상에 절연막들과 도전막들이 교대로 적층되는 라인 형태의 제4 및 제5 적층 구조물들을 각각 포함하고, 제4 적층 구조물 및 제5 적층 구조물이 교대로 배열되는 제2 메모리 그룹과, 서로 다른 제4 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하고, 서로 다른 제5 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제4 및 제5 배선 구조물과, 제1 및 제2 배선 구조물들을 제1 및 제2 메모리 그룹들 사이의 동작 회로와 연결하도록 구성된 제3 배선 구조물, 및 제4 및 제5 배선 구조물들을 동작 회로와 연결하도록 구성된 제6 배선 구조물을 포함한다.
본 발명의 실시예는 메모리 블록과 메모리 블록을 위한 동작 회로의 배치 형태를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2a 및 도 2b는 도 1의 메모리 블록에 포함된 메모리 스트링을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 메모리 블록을 설명하기 위한 평면도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 메모리 블록을 설명하기 위한 도면들이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 메모리 블록과 동작 회로의 연결 방식을 설명하기 위한 회로도이다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 메모리 블록과 동작 회로의 연결 방식을 설명하기 위한 회로도이다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 14는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 예로써, 메모리 블록은 폴리실리콘의 플로팅 게이트나 질화막의 전하 저장막을 포함하는 플래시 메모리 셀들을 포함할 수 있다.
특히, 메모리 블록은 비트라인들과 각각 연결되고 소스 라인과 병렬로 연결되는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 3차원 구조의 메모리 스트링을 포함하는 메모리 블록에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 및 도 2b는 도 1의 메모리 블록에 포함된 메모리 스트링을 설명하기 위한 도면들이다. 도 3은 본 발명의 실시예에 따른 반도체 장치의 메모리 블록을 설명하기 위한 평면도이다.
도 2a, 도 2b 및 도 3을 참조하면, 반도체 기판(미도시) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제1 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WLn~WLk+1)이 형성된다. 또한, 제2 수직 채널층(SP1)의 서로 다른 높이에서 제2 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WLk)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WLn~WLk+1, SSL, WL0~WLk)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(WLn~WLk+1)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인이 될 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(WL0~WLk)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인이 될 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, WL0~WLk)과 제2 도전막들(DSL, WLn~WLk+1)이 적층된다. 제1 도전막들(SSL, WL0~WLk)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, WLn~WLk+1)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(WLn~WLk+1)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메인 셀 트랜지스터들(Cn~Ck+1)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WLk)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메인 셀 트랜지스터들(C0~Ck)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(Cn~Ck+1)과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~Ck)을 포함할 수 있다. 상기의 구조에서 셀렉트 트랜지스터(DST 또는 SST)와 메인 셀 트랜지스터(Cn 또는 C0) 사이에 더미 셀 트랜지스터가 더 연결되고, 메인 셀 트랜지스터(Ck+1 또는 Ck)와 파이프 트랜지스터(PT) 사이에 더미 셀 트랜지스터(미도시)가 더 연결될 수도 있다.
도전막으로 형성되는 소스 셀렉트 라인(SSL)과 워드라인들(WL0~WL7)은 제1 적층 구조물로 정의되고, 도전막으로 형성되는 드레인 셀렉트 라인(DSL)과 워드라인들(WL15~WL8)은 제2 적층 구조물로 정의될 수 있다. 소스 셀렉트 라인(SSL)과 워드라인들(WL0~WL7)의 사이와 드레인 셀렉트 라인(DSL)과 워드라인들(WL15~WL8)의 사이에는 절연막이 형성될 수 있다.
메모리 블록 내에서 제1 적층 구조물(SSL, WL0~WL7)과 제2 적층 구조물(DSL, WL15~WL8)은 맞물린 핑거 구조로 배치된다. 구체적으로 예를 들어 설명하면, 라인 형태의 드레인 셀렉트 라인(DSL)과 워드라인들(WL15~WL8)은 비트라인과 교차하는 방향으로 평행하게 배열되고, 라인 형태의 소스 셀렉트 라인(SSL)과 워드라인들(WL0~WL7)은 드레인 셀렉트 라인(DSL)과 워드라인들(WL15~WL8) 사이에 평행하게 배치된다. 드레인 셀렉트 라인(DSL)과 워드라인들(WL15~WL8)은 한쪽 가장자리에서 서로 연결된다. 즉, 제1 적층 구조물(SSL, WL0~WL7)에서 동일층에 형성된 소스 셀렉트 라인(SSL)과 워드라인들(WL0~WL7)이 한쪽 가장자리에서 서로 연결된다. 또한, 드레인 셀렉트 라인(DSL)과 워드라인들(WL15~WL8)은 반대쪽 가장자리에서 서로 연결된다. 즉, 제2 적층 구조물(DSL, WL15~WL8)에서 동일층에 형성된 드레인 셀렉트 라인(DSL)과 워드라인들(WL15~WL8)은 반대쪽 가장자리에서 서로 연결된다. 한편, 제1 적층 구조물(SSL, WL0~WL7)의 한쪽 가장자리와 제2 적층 구조물(DSL, WL15~WL8)의 다른쪽 가장자리는 슬리밍 공정에 의해 계단형으로 형성된다.
공통 소스 라인(SL)은 제2 적층 구조물(DSL, WL15~WL8) 사이의 제1 적층 구조물(SSL, WL0~WL7) 상에 형성되며, 제1 적층 구조물(SSL, WL0~WL7)을 관통하는 제1 수직 채널층들(SP1)과 연결된다. 메모리 블록 내에서, 하나의 비트라인(BL)에는 2개의 메모리 스트링(ST)이 연결된다. 그리고, 메모리 스트링들(ST)은 지그 재그 형태로 배열된다. 이를 위해, 제1 및 제2 수직 채널층들(SP1, SP2)이 지그 재그 형태로 배치된다.
도 1 및 도 2b를 참조하면, 동작 회로(120~140)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(120~140)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~140)는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130) 및 읽기/쓰기 회로(140)를 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입력되는 명령 신호에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(130)를 제어한다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름을 센싱할수 있도록 읽기/쓰기 회로(140)를 제어한다.
전압 공급 회로(130)는 제어 회로(120)의 제어에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들을 생성한다. 여기서, 동작 전압은 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 셀렉트 전압, 공통 소스 전압 등을 포함할 수 있다. 그리고, 제어 회로(120)의 로우 어드레스 신호에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(140)는 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 제어 신호와 메모리 셀들에 저장하기 위한 데이터에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.
이하, 동작 회로(120~140)와 메모리 블록이 연결되는 방식의 실시예들에 대해 자세히 설명하기로 한다. 도 4는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 3 및 도 4를 참조하면, 메모리 블록(110MB)으로 동작 전압을 공급하는 전압 공급 회로는 전압 생성 회로들(131S, 131D), 로우 디코더(133) 및 스위칭 회로들(135S, 135D)을 포함할 수 있다. 전압 생성 회로들(131S, 131D)은 제어 회로의 제어에 응답하여 동작 전압들을 글로벌 라인들(GDSL, GSSL, GWL0~GWL15)로 출력한다. 로우 디코더(133)는 제어 회로의 로우 어드레스 신호에 응답하여 해당 메모리 블록(110MD)을 선택하기 위한 블록 선택 신호(BLKWL)를 생성한다.
스위칭 회로들(135S, 135D)은 블록 선택 신호(BLKWL)에 응답하여 동작 전압들 선택된 메모리 블록(110MB)의 로컬 라인들(SSL, WL0~WLn, DSL)로 전달될 수 있도록, 글로벌 라인들(GDSL, GSSL, GWL0~GWL15)과 메모리 블록(110MB)의 로컬 라인들(DSL, SSL, WL0~WLn)을 연결시킨다. 스위칭 회로들(135S, 135D)은 글로벌 라인들(GDSL, GSSL, GWL0~GWL15)과 로컬 라인들(DSL, SSL, WL0~WLn) 사이에 연결되고 블록 선택 신호(BLKWL)에 응답하여 동작하는 스위칭 소자들(TR)을 포함할 수 있다.
글로벌 라인들(GDSL, GSSL, GWL0~GWL15)과 로컬 라인들(DSL, SSL, WL0~WLn)을 연결하기 위해서, 스위칭 회로(135S)는 제1 적층 구조물(SSL, WL0~WL7)의 가장자리와 연결되고 스위칭 회로(135D)는 제2 적층 구조물(DSL, WL15~WL8)의 가장자리와 연결되어야 한다. 연결의 편의를 위해, 스위칭 회로들(135S, 135D)과 글로벌 라인들(GDSL, GSSL, GWL0~GWL15)이 메모리 블록(110MB)의 양측에 나누어 배치되어야 한다.
예로써, 메모리 블록(110MB)의 일측에는 스위칭 회로(135S)와 글로벌 라인들(GSSL, GWL0~GWL7)이 배치되고, 스위칭 회로(135S)는 제1 적층 구조물(SSL, WL0~WL7)의 계단형 단부와 연결된다. 메모리 블록(110MB)의 타측에는 스위칭 회로(135D)와 글로벌 라인들(GDSL, GWL8~GWL15)이 배치되고, 스위칭 회로(135D)는 제2 적층 구조물(DSL, WL15~WL8)의 계단형 단부와 연결된다. 상기의 배치에 따라, 블록 선택 신호(BLKWL)를 전달하는 배선이 로우 디코더(133)로부터 메모리 블록(110MB)의 상부를 지나 메모리 블록(110MB)의 타측에는 스위칭 회로(135D)와 연결되어야 한다.
본 발명의 다른 실시예에 따른 메모리 블록의 로컬 라인들의 형태를 설명하면 다음과 같다. 도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 메모리 블록을 설명하기 위한 도면들이다.
도 5을 참조하면, 메모리 블록에는 다수의 제1 적층 구조물들(SSL, WL0~WL7)과 제2 적층 구조물들(DSL, WL15~WL8)이 포함된다. 제1 적층 구조물들(SSL, WL0~WL7)은 기판(미도시) 상에 교대로 적층된 절연막들(미도시)과 도전막들을 각각 포함하고 라인 형태로 배열된다. 제2 적층 구조물들(DSL, WL15~WL8)은 제1 적층 구조물들(SSL, WL0~WL7) 사이의 기판 상에 교대로 적층되는 절연막들(미도시)과 도전막들을 각각 포함하고, 라인 형태로 배열된다. 바람직하게는, 홀수개의 제2 적층 구조물들(DSL, WL15~WL8)과 짝수개의 제1 적층 구조물들(SSL, WL0~WL7)이 메모리 블록(110MB)에 포함되고, 제2 적층 구조물들(DSL, WL15~WL8) 사이에 제1 적층 구조물들(SSL, WL0~WL7)이 평행하게 배열될 수 있다.
도 5와 도 3의 평면도를 비교해보면, 수직 채널층들(SP1, SP2), 비트라인들(BL) 및 공통 소스 라인(SL)은 동일한 형태로 형성될 수 있다. 다만, 도 5에 도시된 실시예에서는 제1 적층 구조물들(SSL, WL0~WL7)이나 제2 적층 구조물들(DSL, WL15~WL8)이 가장자리에서 서로 연결되지 않고 분리되어 있다.
구체적으로 예를 들어 설명하면, 라인 형태의 드레인 셀렉트 라인(DSL)과 워드라인들(WL15~WL8)은 비트라인과 교차하는 방향으로 평행하게 배열되고, 라인 형태의 소스 셀렉트 라인(SSL)과 워드라인들(WL0~WL7)은 드레인 셀렉트 라인(DSL)과 워드라인들(WL15~WL8) 사이에 평행하게 배치된다.
한편, 제1 적층 구조물들(SSL, WL0~WL7)과 제2 적층 구조물들(DSL, WL15~WL8)의 가장자리는 슬리밍 공정에 의해 계단형으로 형성된다. 제1 적층 구조물들(SSL, WL0~WL7)과 제2 적층 구조물들(DSL, WL15~WL8)의 양쪽 가장자리 모두가 슬리밍 공정에 의해 계단형으로 형성될 수 있다. 다만, 동작 회로(전압 공급 회로 또는 스위칭 회로) 쪽을 향하는 제1 적층 구조물들(SSL, WL0~WL7)과 제2 적층 구조물들(DSL, WL15~WL8)의 가장자리는 슬리밍 공정에 의해 계단형으로 형성되어야 한다.
제1 적층 구조물들(SSL, WL0~WL7)과 제2 적층 구조물들(DSL, WL15~WL8)이 분리된 상태로 배치됨에 따라, 제1 적층 구조물들(SSL, WL0~WL7)을 서로 연결하고 제2 적층 구조물들(DSL, WL15~WL8)을 서로 연결하기 위한 배선 구조물들(MSSL, MDSL)이 필요하다. 또한, 배선 구조물들(MSSL, MDSL)을 동작 회로(예, 스위칭 회로)와 연결시키기 위한 배선 구조물(미도시)도 필요하다.
배선 구조물들은 슬리밍 공정에 의해 계단형으로 형성된 적층 구조물들의 가장리에서 적층 구조물들을 서로 연결시킨다. 구체적으로 예를 들어 설명하면 다음과 같다.
도 6 및 도 7을 참조하면, 제1 배선 구조물(MSSL, MWL0~MWL7)은 서로 다른 제1 적층 구조물들(SSL, WL0~WL7)에서 동일층에 위치하는 도전막들을 각각 연결한다. 구체적으로, 제1 배선 구조물(MSSL, MWL0~MWL7)은 동작 회로를 향하는 제1 적층 구조물들(SSL, WL0~WL7)의 도전막들의 단부를 서로 연결한다. 제1 적층 구조물들(SSL, WL0~WL7)의 도전막들은 소스 셀렉트 라인(SSL)과 워드라인들(WL0~WL7)에 대응한다. 제2 배선 구조물(MDSL, MWL8~MWL15)은 서로 다른 제2 적층 구조물들(DSL, WL15~WL8)에서 동일층에 위치하는 도전막들을 각각 연결한다. 구체적으로, 제2 배선 구조물(MDSL, MWL8~MWL15)은 동작 회로를 향하는 제2 적층 구조물들(DSL, WL15~WL8)의 도전막들의 단부를 서로 연결한다. 제2 적층 구조물들(DSL, WL15~WL8)의 도전막들은 드레인 셀렉트 라인(DSL)과 워드라인들(WL8~WL15)에 대응한다.
특히, 제1 적층 구조물들(SSL, WL0~WL7)과 제2 적층 구조물들(DSL, WL15~WL8)에 포함된 도전막들 중 최상부 도전막들이 셀렉트 라인들(DSL, SSL)로 각각 사용되고, 나머지 도전막들이 워드라인들(WL0~WL15)로 각각 사용될 수 있다. 제1 적층 구조물들(SSL, WL0~WL7)의 최상부 도전막들은 드레인 셀렉트 라인들(DSL)로 사용되고, 제2 적층 구조물들(DSL, WL15~WL8)의 최상부 도전막들은 소스 셀렉트 라인들(SSL)로 사용될 수 있다.
한편, 동작 회로를 향하는 제1 적층 구조물들(SSL, WL0~WL7) 및 제2 적층 구조물들(DSL, WL15~WL8)의 가장자리 하부에서 단차를 발생시키기 위하여, 제1 적층 구조물들(SSL, WL0~WL7) 및 제2 적층 구조물들(DSL, WL15~WL8)의 가장자리 하부에 계단형 절연막들(DL1)이 더 형성될 수 있다.
또한, 제1 적층 구조물들(SSL, WL0~WL7) 및 제2 적층 구조물들(DSL, WL15~WL8)에 포함된 도전막들의 단부들이 계단형 절연막(DL1)이 없는 영역과 상기 계단형 절연막(DL1)의 수평부들 상에 나누어 위치할 수 있다. 즉, 도전막들(SSL, WL0~WL7, DSL, WL15~WL8)의 단부들이 계단형 절연막이 없는 영역과 계단형 절연막(DL1)의 수평부들 상에서 계단형으로 위치한다.
계단형 절연막(DL1)에 의해 도전막들(SSL, WL2, WL5)의 단부들이 다른 영역들에서 동일한 높이에 위치하고, 도전막들(WL0, WL3, WL6)단부들이 다른 영역들에서 동일한 높이에 위치하고, 도전막들(WL1, WL4, WL7)의 단부들이 다른 영역들에서 동일한 높이에 위치할 수 있다. 따라서, 층간 절연막(DL2) 내부에서 도전막들(SSL, WL0~WL7)과 연결되는 콘택 플러그(CT1)들을 얕은 깊이로 형성할 수 있다.
메모리 블록과 동작 회로와의 연결 방식을 보다 구체적으로 설명하면 다음과 같다. 도 8 및 도 9는 본 발명의 다른 실시예에 따른 메모리 블록과 동작 회로의 연결 방식을 설명하기 위한 회로도이다.
도 8 및 도 9를 참조하면, 제1 및 제2 배선 구조물들(MDSL, MSSL, MWLs)은 제3 배선 구조물(MLs)에 의해 동작 회로(특히, 스위칭 회로)(135)와 연결된다. 제3 배선 구조물(MLs)은 제1 및 제2 배선 구조물들(MDSL, MSSL, MWLs)보다 상부층에 형성되며 콘택 플러그들(CT2)을 통해 제1 및 제2 배선 구조물들(MDSL, MSSL, MWLs)과 연결된다. 예로써, 제1 및 제2 배선 구조물들(MDSL, MSSL, MWLs)은 공통 소스 라인과 동일층에 형성되고 제3 배선 구조물(MLs)은 비트라인들과 동일층에 형성될 수 잇다.
제1 및 제2 배선 구조물들(MDSL, MSSL, MWLs)이 제1 적층 구조물들(SSL, WL0~WL7) 및 제2 적층 구조물들(DSL, WL15~WL8)의 한쪽 가장자리에만 형성되므로 동작 회로(특히, 전압 공급 회로)(130)는 메모리 블록(110MB)의 한쪽 가장자리에만 배치하면 된다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 메모리 블록과 동작 회로의 연결 방식을 설명하기 위한 회로도이다.
도 10을 참조하면, 제1 및 제2 메모리 그룹들(MB0, MB1)들 사이에 동작 회로(특히, 로우 디코더와 스위칭 회로들)(133, 135a, 135b)가 배치된다.
제1 메모리 그룹(MG0)은 도 5 내지 도 7에 도시된 적층 구조물들(SSL, WL0~WL7, DSL, WL15~WL8)과 대칭되는 제1 및 제2 적층 구조물들을 포함할 수 있다. 또한, 도 6의 배선 구조물들(MSSL, MWL0~MWL7, MDSL, MWL8~MWL15)과 같이, 제1 메모리 그룹(MG0)에서, 서로 다른 제1 적층 구조물들에서 동일층에 위치하는 도전막들의 계단형 단부들이 제1 배선 구조물에 의해 각각 연결되고, 서로 다른 제2 적층 구조물들에서 동일층에 위치하는 도전막들의 계단형 단부들이 제2 배선 구조물에 의해 각각 연결될 수 있다. 도 8의 제3 배선 구조물(MLs)과 같이, 제1 메모리 그룹(MG0)의 제1 및 제2 배선 구조물들을 제3 배선 구조물에 의해 제1 및 제2 메모리 그룹들(MG0, MG1) 사이의 동작 회로(특히 스위칭 회로)(135a)와 연결될 수 있다.
제2 메모리 그룹(MG1)은 도 5 내지 도 7에 도시된 적층 구조물들(SSL, WL0~WL7, DSL, WL15~WL8)과 동일한 형태의 제3 및 제4 적층 구조물들을 포함할 수 있다. 또한, 도 6의 배선 구조물들(MSSL, MWL0~MWL7, MDSL, MWL8~MWL15)과 같이, 제2 메모리 그룹(MG1)에서, 서로 다른 제3 적층 구조물들에서 동일층에 위치하는 도전막들의 계단형 단부들이 제4 배선 구조물에 의해 각각 연결되고, 서로 다른 제4 적층 구조물들에서 동일층에 위치하는 도전막들의 계단형 단부들이 제5 배선 구조물에 의해 각각 연결될 수 있다. 도 8의 제3 배선 구조물(MLs)과 같이, 제2 메모리 그룹(MG1)의 제4 및 제5 배선 구조물들을 제6 배선 구조물에 의해 제1 및 제2 메모리 그룹들(MG0, MG1) 사이의 동작 회로(특히 스위칭 회로)(135b)와 연결될 수 있다.
다시 말해, 로우 디코더(133), 제2 전압 생성 회로(131b), 스위칭 회로(135b) 및 제2 메모리 그룹(MG1)의 배치 및 연결 상태는 도 6 내지 도 9에 도시된 로우 디코더(133), 전압 생성 회로(131), 스위칭 회로(135) 및 메모리 블록(110MB)의 배치 및 연결 상태와 동일할 수 있다. 그리고, 로우 디코더(133), 제1 전압 생성 회로(131a), 스위칭 회로(135a) 및 제1 메모리 그룹(MG0)의 배치 및 연결 상태는 도 6 내지 도 9에 도시된 로우 디코더(133), 전압 생성 회로(131), 스위칭 회로(135) 및 메모리 블록(110MB)의 배치 및 연결 상태와 대칭이 될 수 있다.
로우 디코더(133)에서 생성되는 블록 선택 신호(BLKWL)는 제1 메모리 그룹(MG0) 및 제2 메모리 그룹(MG1)으로 동시에 전달될 수 있다.
도 5 내지 도 7에서 설명한 형태로 메모리 블록이 3차원 구조를 가지면서 일측에만 위치하는 동작 회로와 배선 구조물들에 의해 연결됨에, 도 10에서와 같이 3차원 구조의 메모리 그룹들 사이에 동작 회로를 배치하고 배선 구조물들로 메모리 그룹들과 동작 회로를 연결할 수 있다. 따라서, 동작 회로가 차지하는 면적을 줄일 수 있다.
도 11을 참조하면, 도 10에 도시된 동작 회로에 제1 그룹 선택 신호(GS0) 및 제2 그룹 선택 신호(GS1)에 응답하여 블록 선택 신호(BLKWL)를 전달하는 스위칭 소자들(S0, S1)을 더 추가할 수 있다. 제1 스위칭 소자(S0)는 로우 디코더(133)의 제1 출력 단자와 스위칭 회로(135a) 사이에 연결되고 제1 그룹 선택 신호(GS0)에 따라 동작할 수 있다. 제2 스위칭 소자(S1)는 로우 디코더(133)의 제2 출력 단자와 스위칭 회로(135b) 사이에 연결되고 제2 그룹 선택 신호(GS1)에 따라 동작할 수 있다. 여기서, 제1 및 제2 그룹 선택 신호들(GS0, GS1)은 외부로부터 입력되는 어드레스 신호에 응답하여 제어 회로가 생성할 수 있다. 또한, 제1 및 제2 그룹 선택 신호들(GS0, GS1)은 서로 반전된 레벨을 갖는 신호들이거나 동일한 신호일 수 있다.
스위칭 소자들(S0, S1)에 의해 블록 선택 신호(BLKWL)가 메모리 그룹들(MG0, MG1) 중 하나의 메모리 그룹으로만 전달되거나 메모리 그룹들(MG0, MG1)로 전달될 수 있다. 그 결과, 메모리 그룹들(MG0, MG1) 중 하나의 메모리 그룹만 동작하거나, 메모리 그룹들(MG0, MG1) 모두 동작할 수 있다.
한편, 도 10과 도 11에서, 제1 메모리 그룹(MG0)에 연결되는 글로벌 라인들(GDSL, GSSL, GWLs)과 제2 메모리 그룹(MG1)에 연결되는 글로벌 라인들(GDSL, GSSL, GWLs)을 서로 연결시키고 전압 생성 회로들(131a, 131b) 중 하나의 전압 생성 회로를 생략할 수도 있다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1200)은 불휘발성 메모리 장치(1220)와 메모리 컨트롤러(1210)를 포함한다. 불휘발성 메모리 장치(1220)는 앞서 설명한 도 5 또는 도 7의 메모리 블록과 도 9에 도시된 동작 회로를 포함하는 반도체 장치로 구성될 수 있다.
즉, 메모리 컨트롤러(1210)는 불휘발성 메모리 장치(1220)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(1220)와 메모리 컨트롤러(1210)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(1211)은 프로세싱 유닛(1212)의 동작 메모리로써 사용된다. 호스트 인터페이스(1213)는 메모리 시스템(1200)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1214)은 불휘발성 메모리 장치(1220)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1215)는 본 발명의 불휘발성 메모리 장치(1220)와 인터페이싱 한다. 프로세싱 유닛(1212)은 메모리 컨트롤러(1210)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(1220)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(1200)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(1210)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(1300)에 앞서 설명한 반도체 장치의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(1300)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(1310)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(1320)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(1330)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(1340) 및 불휘발성 메모리 셀과 읽기/쓰기 회로를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(1350)를 포함한다. 낸드 플래시 셀 어레이(1350)의 메모리 어레이는 도 7을 포함하는 메모리 어레이가 적용될 수 있다.
도 14에는 본 발명에 따른 플래시 메모리 장치(1412)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1400)은 시스템 버스(1460)에 전기적으로 연결된 마이크로프로세서(1420), 램(1430), 사용자 인터페이스(1440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1450) 및 메모리 시스템(1410)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1400)이 모바일 장치인 경우, 컴퓨팅 시스템(1400)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1410)은, 예를 들면, 데이터를 저장하는 데 앞서 설명한 반도체 장치를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1410)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
100 : 반도체 메모리 장치 110 : 메모리 어레이
120 : 제어 회로 130 : 전압 공급 회로
131 : 전압 생성 회로 133 : 로우 디코더
135, 135a, 135b : 스위칭 회로 140 : 읽기/쓰기 회로

Claims (17)

  1. 기판 상에 교대로 적층된 절연막들과 도전막들을 각각 포함하고 라인 형태로 배열되는 제1 적층 구조물들;
    상기 제1 적층 구조물들 사이의 상기 기판 상에 교대로 적층되는 절연막들과 도전막들을 각각 포함하고, 상기 라인 형태로 배열되는 제2 적층 구조물들;
    서로 다른 제1 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제1 배선 구조물;
    서로 다른 제2 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제2 배선 구조물;
    상기 제1 배선 구조물들 및 상기 제2 배선 구조물들을 동작 회로와 연결하도록 구성된 제3 배선 구조물; 및
    상기 동작 회로를 향하는 상기 제1 및 제2 적층 구조물들의 가장자리 하부에서 단차를 발생시키기 위하여, 상기 제1 및 제2 적층 구조물들의 가장자리 하부에 형성된 계단형 절연막들을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 적층 구조물들과 상기 제2 적층 구조물들에 포함된 상기 도전막들 중 최상부 도전막들이 셀렉트 라인들로 사용되고, 나머지 도전막들이 워드라인들로 사용되는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 적층 구조물들의 상기 최상부 도전막들은 드레인 셀렉트 라인들로 사용되고, 상기 제2 적층 구조물들의 상기 최상부 도전막들은 소스 셀렉트 라인들로 사용되는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 적층 구조물의 상기 도전막들을 관통하도록 형성된 제1 수직 채널층들;
    상기 제2 적층 구조물의 상기 도전막들을 관통하도록 형성된 제2 수직 채널층들을 더 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 기판 상에 형성되고 서로 인접하는 상기 제1 수직 채널층 및 상기 제2 수직 채널층을 연결하기 위한 파이프 채널층을 더 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 배선 구조물은 상기 동작 회로를 향하는 제1 적층 구조물들의 상기 도전막들의 단부를 서로 연결하고,
    상기 제2 배선 구조물은 상기 동작 회로를 향하는 제2 적층 구조물들의 상기 도전막들의 단부를 서로 연결하는 반도체 장치.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 및 제2 적층 구조물들에 포함된 도전막들의 단부들이 상기 계단형 절연막이 없는 영역과 상기 계단형 절연막의 수평부들 상에 나누어 위치하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 계단형 절연막이 없는 영역과 상기 계단형 절연막의 수평부들 상에서 상기 도전막들의 단부들이 계단형으로 위치하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 계단형 절연막이 없는 영역에서 상기 제1 및 제2 적층 구조물들에 포함된 도전막들 중 일부 도전막들이 상기 제1 및 제2 배선 구조물들에 의해 연결되고,
    상기 계단형 절연막의 수평부들 상에서 상기 제1 및 제2 적층 구조물들에 포함된 도전막들 중 나머지 도전막들이 상기 제1 및 제2 배선 구조물들에 의해 연결되는 반도체 장치.
  11. 기판 상에 절연막들과 도전막들이 교대로 적층되는 라인 형태의 제1 및 제2 적층 구조물들을 각각 포함하고, 상기 제1 적층 구조물 및 상기 제2 적층 구조물이 교대로 배열되는 제1 메모리 그룹;
    서로 다른 제1 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하고, 서로 다른 제2 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제1 및 제2 배선 구조물;
    상기 기판 상에 절연막들과 도전막들이 교대로 적층되는 라인 형태의 제4 및 제5 적층 구조물들을 각각 포함하고, 상기 제4 적층 구조물 및 상기 제5 적층 구조물이 교대로 배열되는 제2 메모리 그룹;
    서로 다른 제4 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하고, 서로 다른 제5 적층 구조물들에서 동일층에 위치하는 도전막들을 각각 연결하기 위한 제4 및 제5 배선 구조물;
    상기 제1 및 제2 배선 구조물들을 상기 제1 및 제2 메모리 그룹들 사이의 동작 회로와 연결하도록 구성된 제3 배선 구조물;
    상기 제4 및 제5 배선 구조물들을 상기 동작 회로와 연결하도록 구성된 제6 배선 구조물; 및
    상기 동작 회로를 향하는 상기 제1 내지 제4 적층 구조물들의 가장자리 하부에서 단차를 발생시키기 위하여, 상기 제1 내지 제4 적층 구조물들의 가장자리 하부에 형성된 계단형 절연막들을 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제1 배선 구조물은 상기 동작 회로를 향하는 제1 적층 구조물들의 상기 도전막들의 단부를 서로 연결하고,
    상기 제2 배선 구조물은 상기 동작 회로를 향하는 제2 적층 구조물들의 상기 도전막들의 단부를 서로 연결하고,
    상기 제4 배선 구조물은 상기 동작 회로를 향하는 제3 적층 구조물들의 상기 도전막들의 단부를 서로 연결하고,
    상기 제5 배선 구조물은 상기 동작 회로를 향하는 제4 적층 구조물들의 상기 도전막들의 단부를 서로 연결하는 반도체 장치.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제1 내지 제4 적층 구조물들에 포함된 도전막들의 단부들이 상기 계단형 절연막이 없는 영역과 상기 계단형 절연막의 수평부들 상에 나누어 위치하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 계단형 절연막이 없는 영역과 상기 계단형 절연막의 수평부들 상에서 상기 도전막들의 단부들이 계단형으로 위치하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 계단형 절연막이 없는 영역에서 상기 제1 내지 제4 적층 구조물들에 포함된 도전막들 중 일부 도전막들이 상기 제1, 제2, 제4 및 제5 배선 구조물들에 의해 연결되고,
    상기 계단형 절연막들의 수평부들 상에서 상기 제1 내지 제4 적층 구조물들에 포함된 도전막들 중 나머지 도전막들이 상기 제1, 제2, 제4 및 제5 배선 구조물들에 의해 연결되는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 동작 회로는,
    제1 및 제2 블록 선택 신호를 출력하도록 구성된 로우 디코더;
    상기 제1 블록 선택 신호에 응답하여 상기 제1 메모리 그룹의 상기 제3 배선 구조물과 글로벌 라인들을 연결하기 위한 제1 스위칭 회로;
    상기 제2 블록 선택 신호에 응답하여 상기 제2 메모리 그룹의 상기 제6 배선 구조물과 글로벌 라인들을 연결하기 위한 제2 스위칭 회로;
    제1 그룹 선택 신호에 응답하여 상기 제1 블록 선택 신호를 상기 제1 스위칭 회로로 전달하기 위한 제1 스위칭 소자; 및
    제2 그룹 선택 신호에 응답하여 상기 제2 블록 선택 신호를 상기 제2 스위칭 회로로 전달하기 위한 제2 스위칭 소자를 포함하는 반도체 장치.
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