TW201411798A - 交叉點陣列之小型插座連接 - Google Patents

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Abstract

積體電路可包括橫截交叉點陣列之線，在第一層上在第一間距製造該些線，其中該第一間距為次光刻；及在第二層上之引線，該些引線具有為該第一間距兩倍大之第二間距。可在交替群中於該陣列外部路由該些線至該陣列的相對側，在該相對側該些線耦合至該些引線。

Description

交叉點陣列之小型插座連接
本標的有關於半導體記憶體，且詳言之，有關於從交叉點陣列連接線到周圍的電路。
電腦或其他電子裝置之記憶體可包括整合到更大的積體電路或獨立的積體電路之記憶體單元區塊。有許多不同類型的記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)、快閃記憶體、及相變記憶體。相變記憶體裝置採用在其結晶及非晶相中有不同電氣性質的材料。每一個相變記憶體單元可藉由將記憶體單元中的材料置於結晶相或非晶相中來加以編程，提供不需電力來保持其內容的非依電性記憶體。時常使用由電流所產生的熱來控制相變材料的狀態以編程相變記憶體。
相變記憶體陣列可組織成真實的交叉點陣列，其中可在大部分或甚至整個陣列上以規律的間距路由控制線，其 可稱為位元線及/或字線。可以三維(3D)方式組織一些相變記憶體陣列，具有多個陣列相互堆疊。這種3D陣列可使用單一組的控制線來耦合到兩個不同層的記憶體陣列以最小化路由複雜度。
110‧‧‧交叉點陣列
112‧‧‧相變記憶體元件
114‧‧‧存取裝置
116‧‧‧字線
118‧‧‧四位元線組
120‧‧‧四位元線組
122‧‧‧垂直區
130‧‧‧引線
140‧‧‧通孔
200‧‧‧層
210‧‧‧交叉點陣列
220‧‧‧第一群線
231‧‧‧四線組
232‧‧‧線
233‧‧‧垂直區
235‧‧‧四線組
230‧‧‧第二群線
250‧‧‧第三群線
251‧‧‧第四群線
252‧‧‧第五群線
270‧‧‧裁切區域
280‧‧‧插座區域
290‧‧‧切斷遮罩
300‧‧‧影像
310‧‧‧交叉點陣列
312‧‧‧字線
313‧‧‧位元線
320‧‧‧四位元線組
330‧‧‧四線組
340‧‧‧四線組
370‧‧‧裁切區域
380‧‧‧插座區域
390‧‧‧切斷遮罩
400 A/B‧‧‧工作進展中之IC
401 A/B‧‧‧工作進展中之IC
402 A/B‧‧‧工作進展中之IC
403 A/B‧‧‧工作進展中之IC
404 A/B‧‧‧工作進展中之IC
405 A/B‧‧‧工作進展中之IC
410‧‧‧基板
412‧‧‧金屬層
414‧‧‧線
416‧‧‧止蝕刻層
420‧‧‧線圈
430‧‧‧間隔體材料
431‧‧‧間隔體材料
454‧‧‧間距
453‧‧‧間隔
490‧‧‧裁切區域
500‧‧‧積體電路
510‧‧‧基板
514‧‧‧線
600‧‧‧積體電路
610‧‧‧交叉點陣列
611‧‧‧線群
612‧‧‧線群
613‧‧‧線群
614‧‧‧線群
615‧‧‧線群
620‧‧‧四線組
621‧‧‧線
621P‧‧‧垂直區
622P‧‧‧垂直區
622‧‧‧線
623‧‧‧線
624‧‧‧線
625‧‧‧四線組
640‧‧‧四線組
641‧‧‧線群
645‧‧‧四線組
646‧‧‧線
646P‧‧‧垂直區
647‧‧‧線
647P‧‧‧垂直區
648‧‧‧線
648P‧‧‧垂直區
649‧‧‧線
649P‧‧‧垂直區
650-665‧‧‧引線
651P‧‧‧正交區
654P‧‧‧正交區
666-669‧‧‧引線
666P‧‧‧正交區
669P‧‧‧正交區
680‧‧‧插座區域
681‧‧‧插座區域
700‧‧‧積體電路
710‧‧‧交叉點陣列
721-724‧‧‧線
751-754‧‧‧引線
780‧‧‧插座區域
810‧‧‧交叉點陣列
811‧‧‧存取裝置
812‧‧‧第一PCM單元
813‧‧‧第二PCM單元
814‧‧‧存取裝置
816‧‧‧位元線
826-829‧‧‧字線
836-838‧‧‧字線
866-869‧‧‧引線
876-879‧‧‧引線
886-889‧‧‧通孔
896-899‧‧‧通孔
900‧‧‧電子系統
901‧‧‧處理器
902‧‧‧外部連結
903‧‧‧控制/位址線
904‧‧‧資料線
910‧‧‧記憶體裝置
911‧‧‧控制電路
912‧‧‧位址電路
913‧‧‧I/O電路
914‧‧‧字線驅動器
915‧‧‧位元線驅動器
917‧‧‧交叉點陣列記憶體
918‧‧‧寫入緩衝器
919‧‧‧讀取緩衝器
附圖，其併於且構成說明書之一部分，繪示各種實施例。連同一般性說明，圖示用來解釋各種原理。在圖中：第1圖為至交叉點陣列之小型插座連結的一實施例之一部分的透視圖；第2圖為橫截交叉點陣列之控制線的一實施例之圖；第3圖為橫截交叉點陣列之控制線的一實施例之圖，其顯示垂直的兩組控制線；第4A-F圖顯示創造在次光刻間距之線的自對準雙圖案化之一實施例的階段；第5圖顯示在光刻最小值所創造之線的範例；第6圖為小型插座的實施例之圖；第7圖為小型插座的一替代實施例之圖；第8A-B圖顯示三維交叉點陣列的小型插座之一實施例的頂視圖及剖面圖；及第9圖為使用一實施例的電子系統之區塊圖。
在下列詳細說明中，以舉例的方式提供各種特定細節 以提供相關教示之詳盡理解。然而，對熟悉此技藝人士而言很明顯地可在無這種細節下實行本教示。在其他例子中，已在相對高階無細節下說明眾所周知的方法、程序、及構件，以避免不必要地混淆本概念之態樣。使用若干敘述性用語及詞組來說明本公開之各種實施例。這些敘述性用語及詞組用來傳達熟悉此技藝人士所公認的意義，除非在此說明書中提出不同的定義。茲詳細參考在附圖中繪示及於下討論的範例。
高密度應用之PCMS交叉點架構的主要挑戰之一為與下層CMOS電路的連結，該電路可能係在處理陣列前建成。此公開敘述終止且/或路由控制線，或陣列線，比如字線或位元線，這些線可用間距加倍(pitch-doubling)技術製成，並使用金屬層來耦合控制線到CMOS電路之方法，可在陣列下方或陣列外部得到該些金屬層，且可在形成陣列前製成該些金屬層。
第1圖為至交叉點陣列110之小型插座連結的一實施例之一部分的透視圖。積體電路(IC)100可包括記憶體單元之交叉點陣列110。IC 100可建立於基板(未圖示)上，在一些實施例中該基板可包括可在建構記憶體陣列110之前製成的各種電路。各種實施例可針對一些或全部的記憶體單元利用不同的非依電性或依電性記憶體技術。可使用之非依電性記憶體技術的範例包括，但不限於，快閃記憶體、遮罩可編程唯讀記憶體(ROM)、光學可抹除可編程唯讀記憶體(EPROM)、奈米線為基記憶體、鐵 電電晶體隨機存取記憶體(FeTRAM)、相變記憶體(PCM)、及具有開關之PCM(PCMS)。可使用的依電性記憶體技術之範例包括各種類型的動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)。可使用組織成交叉點陣列之任何類型的記憶體。
交叉陣列為具有至少一組控制線之陣列，該些控制線在陣列之大部分或甚至整個陣列上以規律的間距橫截陣列。一些記憶體架構可包括在規律間距的一組線，在與記憶體陣列之區塊大小或字大小有關的某數量的線之後在線之間有較大的間隔。在交叉點陣列中，記憶體單元可耦合於一獨特對的控制線之間。在交叉點陣列中，幾十條、幾百條、或甚至幾千條控制線可以規律間距橫截陣列。
在一些半導體製程技術中，一條線及一個間隔可具有可藉由光刻成像之相同最小尺寸，其可比一特定製程技術的一條線或間隔之最小目標特徵尺寸(F)更大。如果在最終積體電路中的一個元件，比如一條線或一個間隔，比一既定半導體製程技術的光刻可成像之最小尺寸更小，則其可稱為在大小上為次光刻(sub-lithographic)。各種技術可用來創造出次光刻特徵，比如具有次光刻之尺寸的一組線及間隔，以創造出次光刻間距，包括在第4A-F圖中所述的自對準雙圖案化技術。舉例而言，在32奈米(nm)半導體製程技術中，最小目標特徵尺寸「F」可約為32nm，允許約64nm的最小間距。如果使用利用單一顯影一蝕刻程序的標準光刻技術，可用先進的98nm光刻 浸入工具來獲得約40-45nm的特徵尺寸。但藉由使用能夠印出64nm特徵之更成熟的128nm光刻工具，可使用自對準雙圖案化技術來創造出約32nm的最終目標特徵尺寸。這意味著最終的積體電路可具有含有64nm(2F)之最小間距的約32nm(F)之最小目標特徵尺寸，即使最小光刻特徵尺寸為含有最小間距128nm(4F)之約64nm(2F)，故針對那個實施例次光刻間距可為小於約128nm之任何間距。
在所示實施例中之交叉點記憶體陣列110包括PCMS記憶體單元。在第1圖中僅顯示小數量的PCMS單元，但各種實施例可包括組織成任何數量的行乘以任何數量的列之任何數量的記憶體單元，具有任何數量的層之記憶體單元。PCMS記憶體單元可包括相變記憶體(PCM)元件112，其可為相變材料製程，比如硫系合金。亦可包括存取裝置114，其可為雙向定限開關(OTS)、半導體二極體、或電晶體、或能夠調節通過PCM元件112之電流的任何其他裝置。PCMS記憶體單元可耦合於兩條控制線之間，比如字線116之一與位元線118及120之一。控制線116、118、120可由任何導電材料製成，但在一些實施例中可為金屬。
在記憶體陣列110的記憶體單元下方的層上與y軸平行地路由字線116，且取決於實施例其可在一端或另一端離開陣列。在記憶體陣列110的記憶體單元上方的層上與x軸平行地路由位元線118及120。如所示四位元線組 118可在「+x」方向中離開陣列且四位元線組120可在「-x」方向中離開陣列。在所示的實施例中，在為次光刻之第一間距路由字線116與位元線118及120。不同實施例可有不同的實際間距且光刻技術隨時間推移而變，光刻限制隨時間推移而減少。
在位元線120離開陣列區域之後，其轉到「-y」方向中創造出垂直區122。垂直區122之間隔在橫截陣列110時可大於位元線120之間距。四引線組130可在與位元線120不同的層上來自「-x」方向朝陣列110。引線130可耦合到電路以控制記憶體陣列110。在一些實施例中，引線130可在位元線120的層之下方或更接近基板的層上，且可具有位元線120之間距的兩倍大之間距。所以如果位元線具有「2F」的間距，則引線可具有「4F」的間距。在許多實施例中，引線的間距可等於或大於光刻最小值。
位元線120可藉由通孔140耦合到四引線組130。位元線120轉向而形成垂直區122及通孔140所在之區域可稱為小型插座區域，或簡稱插座區域。最接近插座區域之由引線130進入的邊緣之兩個垂直區122，可把它們想成當四引線組130朝陣列110前進時最先遇到的頭兩個垂直區122，可耦合到四引線組130之中間兩條引線。最遠離插座區域之由引線130進入的邊緣之兩個垂直區122，可把它們想成引線130其次將遇到的兩個垂直區122，可耦合到四引線組130的外側兩條引線。四引線組130的外側兩條引線可轉向彼此以允許通孔140耦合到第二兩個垂直 區122。
第2圖為橫截交叉點陣列210之控制線的圖。顯示單一層200。所示的線可想成字線或位元線或任何其他類型的控制線。由數群線橫截交叉點陣列210，比如第一群線220、第二群線230、第三群線250、第四群線251、及第五群線252。可在陣列210之相對側上於陣列210外部路由交替群的線路，其中線可耦合到引線(未圖示)。在所示範例中，將第一群線220、第三群線250、及第五群線252路由到陣列210的右側。將第二群線230及第四群線251路由到陣列210的左側。可將這些群的線路由到將耦合到引線之插座區域，比如針對第二群線230之插座區域280。一群線，比如群230，可包括兩個四線組，比如四線組231及四線組235。這兩個四線組231及235可在插座區域280中轉離彼此以創造出垂直區，比如線232的垂直區233。
可使用比如第4A-F圖中所示的技術在次光刻間距形成線。在一些技術中，線可形成為線圈，其在處理的某個階段被切斷。切斷遮罩290可為裁切遮罩的一實施例。在第4E圖的討論中更詳細說明裁切遮罩。在這種實施例中，可在裁切區域(比如裁切區域270，其位在插座區域280與陣列210之間)中切斷與線離開陣列210相反的線端。交替群的線可終止在裁切區域中，比如終止在裁切區域270中之群220及群250的一半。
雖然所示之實施例顯示耦合一四線組到一四引線組， 其他實施例可使用不同大小的線及引線群。在其他實施例中，可路由一群4個的多群到陣列之相對側及一對線可以和針對第1圖中之四線組所示類似的方式耦合到一對引線。在一些實施例中，可使用比如16條線的較大群，其中八線組線耦合到八引線組。
第3圖為橫截交叉點陣列310之控制線的一實施例之圖，其顯示垂直之兩組控制線。兩層可顯示成統一的影像300。一組位元線313可於一方向中在一層上橫截陣列310，同時一組字線312可於垂直方向中在另一層上橫截陣列310。交替群的線可耦合到陣列的相對側上的引線。舉例而言，四位元線組320可耦合到陣列310之一側上(比如在影像300底部上)的引線，同時包括四線組330及四線組340之位元群可耦合到在陣列310之另一側上的其他引線。交替群的線可耦合到插座區域380中的引線並終止在裁切區域370中。終止在裁切區域370中之線的形狀可不同實施例中可有所不同，與第2圖之裁切遮罩290相比第3圖中顯示一個不同的裁切遮罩390。
第4A-F圖顯示創造在次光刻間距之線的自對準雙圖案化之一實施例的階段。所示的各種階段包括剖面影像「A」及頂視圖「B」。第4A圖顯示工作進展中(WIP)的IC 400A/B。WIP IC 400A顯示基板410，取決於實施例，其可有任何類型的材料或多個材料製成，但可包括各種導電、半導電、及絕緣層及/或區域，並可包括各種類型的電路及/或材料，包括金屬氧化物半導體場效電晶體 (MOSFET)及/或相變材料。在一些實施例中，基板410可包括個別堆疊的材料以形成PCMS單元及/或使用自對準雙圖案化程序所形成之其他控制線。可沈積金屬層412在基板410上並可在金屬層412上沈積止蝕刻層416。可沈積、成像、及蝕刻核心材料以形成如可在WIP IC 400B上見到之線圈420。可以在「2F」的最小光刻特徵尺寸之一些尺寸形成核心材料以創造出在「4F」的間距454之線。
可接著如在第4B圖中之WIP IC 401 A/B中所示的核心材料421所示般修整核心材料420。可將核心材料420修整成約「F」，使核心材料421的最小尺寸可為約「F」451，具有約「3F」的間隔453。可在WIP IC 401 A/B上沈積一層間隔體材料430以創造出第4C圖之WIP IC 402A/B。間隔體材料430可為約「F」厚且可沈積在核心材料421上方。可移除間隔體材料430的一些，留下在核心材料421的側壁上之間隔體材料431以形成第4D圖中之WIP IC 403 A/B。可接著移除核心材料421而留下在第4E圖中之WIP IC 404A/B上之間隔體431。可使用蝕刻來將金屬層412圖案化成線414以匹配間隔體431並創造出WIP IC 405 A/B。因所用之自對準雙圖案化程序的緣故，線414可具有為次光刻之最小特徵尺寸。在所示的實施例中，間距可為約「2F」452，其中線414約「F」寬且間隔約「F」寬。線414可為實施例之線的代表。
取決於實施例，可在用來形成WIP IC 403 A/B、WIP IC 404 A/B、或WIP IC 405A/B之程序前或期間施加裁切遮罩490，以切斷間隔體431或金屬線414的線圈。可使用不同的裁切遮罩來最小化以窄尺寸切斷間隔體431或金屬線414之位置。
第5圖顯示以光刻最小值所創造之線514的一範例。可以標準光刻及蝕刻程序在基板510上形成線514以形成IC 500。間距可為約「4F」560，其可為約「2F」寬線514和約「2F」寬間隔之光刻最小值。線514可為實施例之引線的代表。
第6圖為在IC 600中之小型插座的實施例之圖。由線群611、612、613、614、615橫截交叉點陣列610，在陣列610的交替側上於陣列區域的外部路由該些線群。在第6圖中所示的側上離開陣列610的一群線612包括兩個相連的四線組620及625。第一四線組620包括線621、線622、線623、及線624，其可以次光刻間距「2F」路由橫跨陣列，具有約為「F」寬的線及約為「F」寬的間隔。第二四線組625包括相鄰第一四線組620的四條線。這兩個四線組620及625路由出陣列區域610並進入插座區域680，其中這兩個四線組轉離彼此以創造出垂直區。在線群612用來橫截陣列610相同的層上且不與任何其他線交叉地，線621轉向以形成垂直區621P；線622轉向以形成垂直區622P；線623轉向以形成垂直區；且線622轉向以形成垂直區。垂直區的間距可大於線612用來橫截陣列之次光刻間距，且在一些實施例中可包括「2F」或更 大之間隔。在一些實施例中垂直區可結束在離插座區域680的側超過「2F」的距離，或等於或大於線612之間距的距離。
在一些實施例中插座區域680可相鄰陣列，雖然其他實施例在插座區域680與陣列610之間可包括裁切區域，或一些其他間隔。雖然兩個四線組，或8條線，可進入插座區域680，插座區域680可具有為線612之間距的16倍或「32F」之寬度，其中線群612進入插座區域680的中間。在一些實施例中，插座區域可進一步分成為8F寬之兩個插座區域，並可用來耦合一個四線組到一個四引線組。
在第6圖中所示的實施例中，引線650-665在與陣列610相對的側上進入插座區域680及681。引線650-665在與線612及614不同的層上並可以約為線612之間距兩倍大的「4F」之間距路由。兩個四引線組650及655可進入插座區域680，其中它們藉由在諸線612的層與諸引線650的層之間的通孔耦合到兩個四線組620及625。在插座區域680中，四引線組650進入插座區域680之與四線組620進入插座區域680相對的側。中間兩條引線652及653耦合到最先遇到之第一兩個垂直區的線，垂直區的線624及623，其比垂直區622P及621P更遠離陣列。外側兩條引線651及654在插座區域680中朝彼此彎折，其中離諸線群的中心最遠的引線，引線651，彎折以創造出正交區651P，介於線652與引線654的正交區654P之間。 四引線組650的外部引線651之正交區651P藉由通孔672耦合到四線組620之線622的垂直區622P。四引線組650的外部引線654之正交區654P藉由通孔671耦合到四線組620之線621的垂直區621P。
四引線組655也進入插座區域680並耦合到四線組625。四引線組655的路由路徑可為四引線組650的路由路徑之鏡像，且四線組625的路由路徑可為四線組620的路由路徑之鏡像。
至交叉點陣列之小型插座連結的一替代實施例係顯示於插座區域681中。包括四線組640及四線組645之一群線614從最接近陣列610的側進入插座區域681。四線組645在插座區域681中轉離開四線組640以形成垂直區。所以線646轉向以形成垂直區646P；線647轉向以形成垂直區647P；線648轉向以形成垂直區；且線649轉向以形成垂直區。包括四線組661及四線組665的一群引線從與陣列610相對的側進入插座區域681。四線組665之外部兩條引線666及669在插座區域中朝彼此彎折，其中最接近線群614之中心的引線669彎折以創造出位在線668及引線666之正交區666P之間的正交區669P。中間兩條引線667及668藉由通孔耦合到最先遇到的頭兩個垂直區，線649及線648的垂直區。外側兩條引線耦合到最接近陣列610的兩個垂直區647P及646P，其中引線666藉由通孔676耦合到線646，且引線669藉由通孔677耦合到線647。四引線組665之路由不像四引線組650之路 由給予通孔與周圍無連接之引線間那樣多的間隔。
第7圖為IC 700中之小型插座的一替代實施例之圖，其與第6圖的四線組665之路由類似。電路，耦合到引線751-754，可位在交叉點陣列710的下方，其可被線721-724橫截。線721-724在最接近陣列710的一側上進入插座區域780並彎折以創造出垂直區。引線751-754從與引線721-724相同的側進入插座區域780。中間兩條引線752及753耦合到最先遇到的頭兩個垂直區，線721及722的垂直區。外側兩條引線751及754耦合到其次遇到的兩個垂直區，線724及723之垂直區，其比頭兩個垂直區更遠離陣列710。
第8A-B圖顯示三維(3D)交叉點陣列810的小型插座之一實施例的頂視圖800A及剖面圖800B。剖面圖800B位在頂視圖800A之切割線8B：8B，其交錯於陣列810與插座區域之間以顯示更多細節。3D陣列810可包括堆疊型記憶體單元，其可在一些實施例中為PCMS記憶體單元，比如所示者。堆疊型記憶體單元之一個例子可包括第一PCM單元812及存取裝置811，其可耦合於字線826及位元線816之間。第二PCM單元813及存取裝置814可堆疊在第一單元上並可耦合於位元線816及字線836之間。於頂視圖800A中字線836-838可在第一層上以次光刻間距橫截陣列810，且其他字線826-829在從頂視圖中見不到的第三層上。字線826-829及836-839可在插座區域中轉離開相鄰的位元線以形成垂直區。
在第二層上以為線836-839之間距兩倍的間距朝陣列路由引線876-879，且在第四層上以為線826-829之間距兩倍的間距朝陣列路由引線886-889。引線876及引線879朝彼此彎折並且分別藉由通孔896及通孔897耦合到線836及線837。引線877藉由通孔898耦合到線838且引線878藉由通孔899耦合到線839。引線866及引線869朝彼此彎折並且分別藉由通孔886及通孔887耦合到線826及線827。引線867藉由通孔888耦合到線828且引線868藉由通孔889耦合到線829。
第8B圖中所示之層的順序為使用小型插座的一實施例之積體電路上的一種可能的堆疊，其中引線876-879及866-869的諸層在陣列810和線826-829及836-839之諸層下方。取決於各個引線群路由離開插座區域的方向，可有其他堆疊。在至少一個實施例中，在引線866-869路由於陣列810下方且引線876-879路由離開陣列810時，路由引線876-879之第二層可與第四層866-869相同。
第9圖為在交叉點陣列記憶體917中使用小型插座連結的一實施例之電子系統900的區塊圖。處理器901耦合到具有控制/位址線903和資料線904的記憶體裝置910。在一些實施例中，資料及控制可利用相同的線。處理器901可為外部微處理器、微控制器、或一些其他類型的外部控制電路。在一些實施例中，處理器901可整合到與記憶體裝置910相同的封裝件中或甚至相同晶粒上。在一些實施例中，處理器901可與控制電路911整合在一起，允 許相同電路之一些用於這兩個功能。處理器901可具有外部記憶體，比如隨機存取記憶體(RAM)及唯讀記憶體(ROM)，用於程式儲存及中間資料或其可具有內部RAM或ROM。在一些實施例中，處理器可使用記憶體裝置910來儲存程式或資料。運行在處理器901上之程式可實施許多不同的功能，包括但不限於，操作系統、檔案系統、缺陷塊重映射、及錯誤管理。
在一些實施例中，設置外部連結902。外部連結902耦合到處理器901並允許處理器901通訊至外部裝置。額外的I/O電路可用來耦合外部連結902至處理器901。如果電子系統900為儲存系統，外部連結902可用來提供非依電性貯存給外部裝置。電子系統900可為固態驅動器(SSD)、USB拇指驅動器、安全數位卡(SD卡)、或任何其他類型的儲存系統。外部連結902可用來連接使用標準或專屬通訊協定的電腦或比如手機或數位相機之其他智慧型裝置。外部連結可相容之電腦通訊協定的範例包括，但不限於，下列協定的任何版本：通用序列匯流排(USB)、序列先進技術附件(SATA)、小型電腦系統互連(SCSI)、纖維通道、並列先進技術附件(PATA)、電子集成驅動器(IDE)、乙太網路、IEEE 1394、安全數位卡(SD卡)、小型快閃介面、記憶棒介面、周邊構件互連(PCI)或PCI Express。
如果電子系統900為計算系統，比如行動電話、平板電腦、筆記型電腦、機上盒、或某些其他類型的計算系 統，外部連結902可為網路連結，比如，但不限於，下列協定的任何版本：電機電子工程師學會(IEEE)802.3、IEEE 802.11、纜線系統資料介面規格(DOCSIS)、比如數位視頻廣播(DVB)-陸地、DVB-電纜、及先進電視委員會標準(ATSC)之數位電視標準、及比如全球行動通訊系統(GSM)的行動電話通訊協定、比如CDMA 2000之基於碼分多重存取(CDMA)、及長期演進(LTE)。
記憶體裝置910可包括記憶體單元之陣列917。記憶體單元可組織成二維或三維的交叉點陣列並可為相變記憶體(PCM)、具有開關之相變記憶體(PCMS)、電阻性記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、快閃記憶體、或建構成交叉點陣列之任何其他類型的記憶體。使用本文中所述之小型插座連結，交叉點陣列可耦合到字線驅動器914及/或位元線驅動器915，及/或感測放大器。可藉由控制電路911、I/O電路913、及位址電路912來接收並解碼位址線及控制線903，其可提供控制給記憶體陣列917。I/O電路913可耦合到資料線904，允許從處理器901接收資料並發送資料至處理器901。從記憶體陣列917讀取之資料可暫時儲存於讀取緩衝器919中。待寫入到記憶體陣列917之資料可於傳輸至記憶體陣列917之前暫時儲存於寫入緩衝器918。
第9圖中所示之系統已經簡化以促進記憶體之特徵的基本了解。可有許多不同的實施例，包括使用單一處理器 902來控制複數個記憶體裝置910以提供更多儲存空間。在一些實施例中可包括額外的功能，比如驅動顯示器之視頻圖形控制器，及針對人類導向的I/O之其他裝置。
在下列段落中敘述各種實施例的範例：積體電路的一個範例可包括橫截交叉點陣列之線，在第一層上以第一次光刻間距製造該些線。積體電路的一個範例亦可包括在第二層上之引線，該些引線具有約為該第一間距兩倍大之第二間距。在積體電路的該範例中，在交替群中於該陣列外部路由該些線至該陣列的相對側，在該相對該些線側耦合至該些引線。在積體電路的一些範例中，一群線可包括兩個相連的四線組，其轉離彼此而在一插座區域中創造為該第一間距的16倍寬之垂直區，且該群線藉由在該插座區域中之該第一與第二層之間的通孔耦合到兩個四引線組。在積體電路的一些範例中，該插座區域相鄰該陣列。在積體電路的一些範例中，該些垂直區結束於離該插座區域的一側之等於至少該第一間距的一距離。在積體電路的一些範例中，一群引線可包括該兩個四條引線組，該群線中之一個四線組的路由路徑為該群線中之另一個四線組的路由路徑之鏡像，且該群引線中之一個四引線組的路由路徑為該群引線中之另一個四引線組的路由路徑之鏡像。積體電路的一些範例亦可包括位在該插座區域與該陣列之間的裁切區域，其中交替群的線終止在該裁切區域中。在積體電路的一些範例中，該些交替群的線耦合至在自該插座區域該陣列的相對側上的其他引線。在 積體電路的一些範例中，一個四線組耦合至一個四引線組，該四引線組包括中間兩條引線和外側兩條引線，該些垂直區包括最接近其中該些引線進入該插座區域之該插座區域的一側之第一兩個垂直區域，及最遠離其中該些引線進入該插座區域之該插座區域的該側之第二兩個垂直區域，該些中間兩條引線進入該插座區域且分別耦合至該些第一兩個垂直區，且該些外側兩條引線進入該插座區域，轉向彼此，並耦合至該些第二兩個垂直區。在積體電路的一些範例中，該四引線組進入與該四線組進入該插座區域相對之該插座區域的一側，且該些第一兩個垂直區比該些第二兩個垂直區更遠離該陣列。在積體電路的一些範例中，該四引線組及該四線組進入最接近該陣列之該插座區域的一側，且該些第一兩個垂直區比該些第二兩個垂直區更接近該陣列。在積體電路的一些範例中，該些外側兩條引線之離該群線的中央最遠之一條引線彎折於該些內部兩條引線的至少一條與該些外側兩條引線的另一條引線之間。積體電路的一些範例亦可包括使用線雙倍程序的在第三層上於第一間距橫截該交叉點陣列之至少另外兩個四線組，其中第一間距為次光刻，及在第四層上於第二間距之至少另外兩個四引線組。在積體電路的一些範例中，該些至少另外兩個四線組轉離彼此以在位於該陣列與該插座區域之間的第二插座區域中創造出更多的垂直區，且該些至少另外兩個四線組藉由在該第二插座區域的該第三與第四層之間的通孔耦合到該些至少另外兩個四引線組，且該陣 列可包括耦合至該些至少另外兩個四線組之第一陣列的記憶體單元，及堆疊在該第一陣列的記憶體單元上且耦合至該些線之第二陣列的記憶體單元。在積體電路的一些範例中，該陣列可包括耦合至該些線的相變記憶體單元。在積體電路的一些範例中，該些相變記憶體單元可包括相變材料及存取裝置。積體電路的一些範例亦可包括其上製造該陣列之基板，其中該第一層比該第二層更遠離該基板。在諸實施例中可使用此段落之諸範例的任何組合。
一範例積體電路可包括交叉點記憶體陣列，其包括第一組四條相連的線及相鄰該第一組線之第二組四條相連的線，其中該些第一及第二組線於第一層上在第一間距交叉該陣列，該第一間距為次光刻，在第二層上在為該第一間距兩倍大之間距的一組四條引線，該組引線包括中間兩條引線及外側兩條引線，及位在含有該陣列之區域外的插座，其與該些第一及第二組線對準，並具有等於該第一間距八倍的寬度。在一些範例積體電路中，該第一組線延伸到該插座區域中並朝該第二組線彎折以創造出第一兩個垂直區和第二兩個垂直區，該第二組線在進入該插座區域前終止，該些中間兩條引線進入該插座區域中，並藉由在該些第一及第二層之間的第一兩個通孔分別耦合到該些第一兩個垂直區，且該些外側兩條引線進入該插座區域中且朝內轉，並藉由在該些第一及第二層之間的第二兩個通孔分別耦合到該些第二兩個垂直區。在一些範例積體電路中，該組引線進入與該第一組線進入該插座區域相對之該插座 區域的一側，且該些第一兩個垂直區比該些第二兩個垂直區更遠離該陣列。在一些範例積體電路中，該組線及該第一組引線進入最接近該陣列之該插座區域的一側，且該些第一兩個垂直區比該些第二兩個垂直區更接近該陣列。在一些範例積體電路中，該些外側兩條引線之最接近第二組線的一條引線彎折於該些內部兩條引線的至少一條與該些外側兩條引線的另一條引線之間。在一些範例積體電路中，該記憶體陣列可包括耦合至該些第一及第二組線的相變記憶體單元。一些範例積體電路可包括包含該插座區域、該組引線、及該些第一及第二組線的第一區域，及相鄰該第一區域的包含該第一區域之鏡像的第二區域。一些範例積體電路可包括第三組四條相連的線及相鄰該第三組線之第四組四條相連的線，其中該些第一及第二組線於第三層(其較該第二層更遠離基板)上在該第一間距交叉該陣列，且實質上與該些第一及第二組線對準，在第四層上在為該第一間距兩倍大之該間距且較該第二層更接近該基底的第二組四條引線，該第二組引線包括第二中間兩條引線及第二外側兩條引線，及第二插座區域，與該些第三及第四組線對準，並具有等於該第一間距八倍的寬度。在一些範例積體電路中，該第一插座區域位在該第二插座區域與該陣列之間，該第三組線延伸到該第二插座區域中並朝該第四組線彎折以創造出第三兩個垂直區和第四兩個垂直區，該第四組線在進入該第二插座區域前終止，該些第二中間兩條引線進入該第二插座區域中，並藉由在該些第 三及第四層之間的第三兩個通孔分別耦合到該些第三兩個垂直區，且該些第二外側兩條引線進入該插座區域中並朝內轉，並藉由在該些第三及第四層之間的第四兩個通孔耦合到該些第四兩個垂直區。在諸實施例中可使用此段落之諸範例的任何組合。
一範例系統可包括產生記憶體控制命令之處理器，及至少一個記憶體，耦合至該處理器，以回應於該些記憶體控制命令，該至少一個記憶體如前兩個段落之一中所述。積體電路的一些範例亦可包括耦合至該處理器之I/O電路，以與外部裝置通訊。在諸實施例中可使用此段落之諸範例及前兩個段落之諸範例的任何組合。
如此說明書及所附之申請專利範圍中所用，單數形式「一」及「該」包括複數參照物，除非內容清楚另有所指。此外，如此說明書及所附之申請專利範圍中所用，廣泛採用術語「或」之意義，包括「及/或」，除非內容清楚另有所指。如此所用，術語「耦合」包括直接和間接連結。此外，在第一及第二裝置耦合的情況中，包括主動裝置之中介裝置可位在其間。
前面提供之各種實施例的說明本質上為例示性且非意圖限制本公開、其之應用、或用途。因此，超出本文中所述的那些之不同的變異應落入實施例的範疇內。這種變異不應視為背離本公開之預期範疇。因此，本公開之寬度和範疇不應受限於上述的示範實施例，而僅應根據下列申請專利範圍和其等效者界定。
100‧‧‧積體電路
110‧‧‧交叉點陣列
112‧‧‧相變記憶體元件
114‧‧‧存取裝置
116‧‧‧字線
118‧‧‧四位元線組
120‧‧‧四位元線組
122‧‧‧垂直區
130‧‧‧引線
140‧‧‧通孔

Claims (30)

  1. 一種積體電路，包含：橫截交叉點陣列之線，該些線在第一層上具有次光刻第一間距；及在第二層上之引線，該些引線具有約為該第一間距兩倍大之第二間距；其中在交替群中於該陣列外部路由該些線至該陣列的相對側以耦合至該些引線。
  2. 如申請專利範圍第1項所述之積體電路，其中一群線包含兩個相連的四線組，其轉離彼此而在一插座區域中創造為該第一間距的16倍寬之垂直區，且該群線藉由在該插座區域中之該第一與第二層之間的通孔耦合到兩個四引線組。
  3. 如申請專利範圍第2項所述之積體電路，其中該插座區域相鄰該陣列。
  4. 如申請專利範圍第2項所述之積體電路，其中該些垂直區結束於離該插座區域的一側之等於至少該第一間距的一距離。
  5. 如申請專利範圍第2項所述之積體電路，其中一群引線包含該兩個四引線組；該群線中之一個四線組的路由路徑為該群線中之另一個四線組的路由路徑之鏡像；及該群引線中之一個四引線組的路由路徑為該群引線中之另一個四引線組的路由路徑之鏡像。
  6. 如申請專利範圍第2項所述之積體電路，進一步包含位在該插座區域與該陣列之間的裁切區域，其中交替群的線終止在該裁切區域中。
  7. 如申請專利範圍第6項所述之積體電路，其中該些交替群的線耦合至在自該插座區域該陣列的相對側上的其他引線。
  8. 如申請專利範圍第2項所述之積體電路，其中一個四線組耦合至一個四引線組，該四引線組包括中間兩條引線和外側兩條引線，該些垂直區包括最接近其中該些引線進入該插座區域之該插座區域的一側之第一兩個垂直區域，及最遠離其中該些引線進入該插座區域之該插座區域的該側之第二兩個垂直區域；該些中間兩條引線進入該插座區域且分別耦合至該些第一兩個垂直區；及該些外側兩條引線進入該插座區域，轉向彼此，並耦合至該些第二兩個垂直區。
  9. 如申請專利範圍第8項所述之積體電路，其中該四引線組進入與該四線組進入該插座區域相對之該插座區域的一側，且該些第一兩個垂直區比該些第二兩個垂直區更遠離該陣列。
  10. 如申請專利範圍第8項所述之積體電路，其中該四引線組及該四線組進入最接近該陣列之該插座區域的一側，且該些第一兩個垂直區比該些第二兩個垂直區更接近 該陣列。
  11. 如申請專利範圍第8項所述之積體電路，其中該些外側兩條引線之離該群線的中央最遠之一條引線彎折於該些內部兩條引線的至少一條與該些外側兩條引線的另一條引線之間。
  12. 如申請專利範圍第2項所述之積體電路，進一步包含：在第三層上於第一間距橫截該交叉點陣列之至少另外兩個四線組；在第四層上於第二間距之至少另外兩個四引線組；其中該些至少另外兩個四線組轉離彼此以在位於該陣列與該插座區域之間的第二插座區域中創造出更多的垂直區，且該些至少另外兩個四線組藉由在該第二插座區域的該第三與第四層之間的通孔耦合到該些至少另外兩個四引線組；及該陣列包含耦合至該些至少另外兩個四線組之第一陣列的記憶體單元，及堆疊在該第一陣列的記憶體單元上且耦合至該些線之第二陣列的記憶體單元。
  13. 如申請專利範圍第1項所述之積體電路，其中該陣列包含耦合至該些線的相變記憶體單元。
  14. 如申請專利範圍第13項所述之積體電路，其中該些相變記憶體單元包含相變材料及存取裝置。
  15. 如申請專利範圍第1項所述之積體電路，進一步包含其上製造該陣列之基板，其中該第一層比該第二層更 遠離該基板。
  16. 一種系統，包含：產生記憶體控制命令之處理器；及至少一個記憶體，耦合至該處理器，以回應於該些記憶體控制命令，該至少一個記憶體包含：橫截交叉點陣列之線，該些線在第一層上具有次光刻第一間距；及在第二層上之引線，該些引線具有約為該第一間距兩倍大之第二間距；其中該些線在交替群中路由於該陣列外部至該陣列的相對側以耦合至該些引線。
  17. 如申請專利範圍第16項所述之系統，其中一群線包含兩個相連的四線組，其轉離彼此而在一插座區域中創造為該第一間距的16倍寬之垂直區，且該群線藉由在該插座區域中之該第一與第二層之間的通孔耦合到兩個四引線組。
  18. 如申請專利範圍第17項所述之系統，其中一群引線包含該兩個四引線組；該群線中之一個四線組的路由路徑為該群線中之另一個四線組的路由路徑之鏡像；及該群引線中之一個四引線組的路由路徑為該群引線中之另一個四引線組的路由路徑之鏡像。
  19. 如申請專利範圍第17項所述之系統，其中一個四線組耦合至一個四引線組，該四引線組包括中間兩條引 線和外側兩條引線，該些垂直區包括最接近其中該些引線進入該插座區域之該插座區域的一側之第一兩個垂直區域，及最遠離其中該些引線進入該插座區域之該插座區域的該側之第二兩個垂直區域；該些中間兩條引線進入該插座區域且分別耦合至該些第一兩個垂直區；及該些外側兩條引線進入該插座區域，轉向彼此，並耦合至該些第二兩個垂直區。
  20. 如申請專利範圍第19項所述之系統，其中該些外側兩條引線之離該群線的中央最遠之一條引線彎折於該些內部兩條引線的至少一條與該些外側兩條引線的另一條引線之間。
  21. 如申請專利範圍第17項所述之系統，進一步包含：在第三層上於第一間距橫截該交叉點陣列之至少另外兩個四線組；在第四層上於第二間距之至少另外兩個四引線組；其中該些至少另外兩個四線組轉離彼此以在位於該陣列與該插座區域之間的第二插座區域中創造出更多的垂直區，且該些至少另外兩個四線組藉由在該第二插座區域的該第三與第四層之間的通孔耦合到該些至少另外兩個四引線組；該第三及第四層位在該些第一及第二層之間；及 該陣列包含耦合至該些至少另外兩個四線組之第一陣列的記憶體單元，及堆疊在該第一陣列的記憶體單元上且耦合至該些線之第二陣列的記憶體單元。
  22. 如申請專利範圍第16項所述之系統，其中該陣列包含耦合至該些線的相變記憶體單元。
  23. 如申請專利範圍第16項所述之系統，進一步包含耦合至該處理器之I/O電路，以與外部裝置通訊。
  24. 一種積體電路，包含：交叉點記憶體陣列，包括第一組四條相連的線及相鄰該第一組線之第二組四條相連的線，其中該些第一及第二組線於第一層上在第一間距交叉該陣列，該第一間距為次光刻；在第二層上在為該第一間距兩倍大之間距的一組四條引線，該組引線包括中間兩條引線及外側兩條引線；及位在含有該陣列之區域外的插座，其與該些第一及第二組線對準，並具有等於該第一間距八倍的寬度；其中該第一組線延伸到該插座區域中並朝該第二組線彎折以創造出第一兩個垂直區和第二兩個垂直區；該些中間兩條引線進入該插座區域中，並藉由在該些第一及第二層之間的第一兩個通孔分別耦合到該些第一兩個垂直區；及該些外側兩條引線進入該插座區域中，朝內轉，並藉由在該些第一及第二層之間的第二兩個通孔耦合到該些第二兩個垂直區。
  25. 如申請專利範圍第24項所述之積體電路，其中該組引線進入與該第一組線進入該插座區域相對之該插座區域的一側，且該些第一兩個垂直區比該些第二兩個垂直區更遠離該陣列。
  26. 如申請專利範圍第24項所述之積體電路，其中該組引線及該第一組線進入最接近該陣列之該插座區域的一側，且該些第一兩個垂直區比該些第二兩個垂直區更接近該陣列。
  27. 如申請專利範圍第24項所述之積體電路，其中該些外側兩條引線之最接近第二組線的一條引線彎折於該些內部兩條引線的至少一條與該些外側兩條引線的另一條引線之間。
  28. 如申請專利範圍第24項所述之積體電路，其中該記憶體陣列包含耦合至該些第一及第二組線的相變記憶體單元。
  29. 如申請專利範圍第24項所述之積體電路，進一步包含：包含該插座區域、該組引線、及該些第一及第二組線的第一區域；及相鄰該第一區域的包含該第一區域之鏡像的第二區域。
  30. 如申請專利範圍第24項所述之積體電路，進一步包含：第三組四條相連的線及相鄰該第三組線之第四組四條 相連的線，其中該些第一及第二組線於第三層上在該第一間距交叉該陣列，且實質上與該些第一及第二組線對準；在第四層上在為該第一間距兩倍大之該間距的第二組四條引線，該第二組引線包括第二中間兩條引線及第二外側兩條引線；及第二插座區域，與該些第三及第四組線對準，並具有等於該第一間距八倍的寬度；其中該第一插座區域位在該第二插座區域與該陣列之間；該第三組線延伸到該第二插座區域中並朝該第四組線彎折以創造出第三兩個垂直區和第四兩個垂直區；該些第二中間兩條引線進入該第二插座區域中，並藉由在該些第三及第四層之間的第三兩個通孔分別耦合到該些第三兩個垂直區；及該些第二外側兩條引線進入該插座區域中並朝內轉，並藉由在該些第三及第四層之間的第四兩個通孔耦合到該些第四兩個垂直區。
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